KR20190048942A - 게이트 구동부 및 이를 포함한 전계발광 표시장치 - Google Patents

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Abstract

본 명세서의 실시예에 따른 전계발광 표시장치는 영상을 표시하는 표시영역과 영상을 표시하지 않는 비표시영역으로 구성된 표시패널, 표시영역에 위치하고 구동 트랜지스터를 포함하는 서브 픽셀 회로, 및 전계발광 소자로 구성된 서브 픽셀, 비표시영역에 위치하는 게이트 구동부, 및 비표시영역에 위치하며 서브 픽셀에 가변 전압을 제공하는 가변 전압 출력부를 포함하고, 가변 전압 출력부는 전계발광 소자의 애노드에 초기화 전압 또는 기준 전압을 선택적으로 출력한다. 이에 따라, 초기화 기간에서 초기화 전압을 사용하여 전계발광 소자의 애노드를 초기화하고, 샘플링 기간에서 낮은 휘도의 블랙 계조를 표현하기 위해 충분히 높은 전압인 기준 전압을 사용하여 전계발광 표시장치의 명암비 저하를 방지할 수 있다.

Description

게이트 구동부 및 이를 포함한 전계발광 표시장치{GATE DRIVING PART AND ELECTROLUMINESCENT DISPLAY DEVICE HAVING THE SAME}
본 명세서는 게이트 구동부 및 전계발광 표시장치에 관한 것으로서, 보다 구체적으로 표시장치의 해상도가 증가하면서 표현하기 어려운 블랙 계조를 표현할 수 있는 게이트 구동부 및 이를 포함한 전계발광 표시장치에 관한 것이다.
전계발광 표시장치는 발광층의 재료에 따라 무기 발광 표시장치와 유기 발광 표시장치로 구분된다. 이 중에서, 유기발광 표시장치는 스스로 발광하는 유기발광 소자를 포함하며, 응답속도가 빠르고 발광효율, 휘도 및 시야각이 큰 장점이 있다.
자발광 소자인 유기발광 소자는 애노드, 캐소드, 및 애노드와 캐소드 사이에 형성된 유기 화합물층을 포함한다. 유기 화합물층은 정공주입층(hole injection layer, HIL), 정공수송층(hole transport layer, HTL), 발광층(emission layer, EML), 전자수송층(electron transport layer, ETL), 및 전자주입층(electron injection layer, EIL) 등으로 이루어진다. 애노드와 캐소드에 전원전압이 인가되면 정공수송층으로부터의 정공과 전자수송층으로부터의 전자가 발광층으로 이동되어 여기자(exciton)를 형성하고, 이 여기자에 의해 발광층이 가시광을 발생하게 된다.
유기발광 표시장치는 유기발광 소자와 트랜지스터를 각각 포함한 픽셀들을 매트릭스 형태로 배열하여 영상 데이터의 계조에 따라 픽셀들에서 구현되는 영상의 휘도를 조절한다. 트랜지스터는 데이터에 따라 유기발광 소자의 전류량을 조절하는 구동 트랜지스터와 픽셀회로의 전류 패스를 스위칭(switching)하는 스위칭 트랜지스터를 포함할 수 있다. 구동 트랜지스터는 구동 트랜지스터의 게이트와 소스 사이에 걸리는 전압에 따라 유기발광 소자에 흐르는 구동 전류를 제어한다. 구동 전류에 따라 유기발광 소자의 발광량과 휘도가 결정된다.
픽셀들 간의 휘도, 색감 차이 없는 균일한 화질을 구현하기 위해서는 구동 트랜지스터의 문턱 전압, 구동 트랜지스터의 전자 이동도 등과 같은 픽셀의 구동 특성이 모든 픽셀들에서 동일해야 한다. 하지만, 공정 편차 등을 포함한 다양한 원인에 의해 픽셀들 간 구동 특성에 편차가 있을 수 있다. 또한, 표시장치의 구동 시간에 따라 픽셀들 간의 열화 진행 속도가 다르게 되어 픽셀들 간에 구동 특성에서 차이가 커질 수 있다. 따라서, 픽셀들 간의 구동 특성 편차에 따라 유기발광 소자로 흐르는 구동 전류량이 변화되고, 이에 의해 픽셀의 불균일을 초래하게 된다.
이에 따라, 전계발광 표시장치의 화질과 수명을 개선하기 위하여 픽셀들 간의 구동 특성 차이를 보상하기 위한 보상 회로가 유기발광 표시장치에 적용되고 있다. 보상 회로는 내부 보상 방법과 외부 보상 방법이 적용될 수 있다. 내부 보상 방법은 픽셀 내의 보상 회로를 이용하여 구동 트랜지스터의 전기적 특성에 따라 변하는 구동 트랜지스터의 게이트-소스 간 전압을 샘플링하고 샘플링된 전압으로 데이터 전압을 보상한다. 외부 보상 방법은 픽셀에 연결된 센싱 회로를 이용하여 구동 트랜지스터들의 전기적 특성에 따라 변하는 픽셀의 전압을 센싱하고, 센싱된 전압을 바탕으로 외부 보상 회로에서 입력영상의 픽셀 데이터(디지털 데이터)를 변조한다.
내부 보상 회로에서 유기발광 소자의 휘도는 픽셀의 고전위 전원 전압에 영향을 받을 수 있다. 이 경우, 고전위 전원 전압의 전압 강하(IR drop)에 의해 패널 내에서 픽셀의 위치에 따라 고전위 전원 전압이 다르면 유기발광 소자의 전류가 픽셀의 요구 전류와 차이가 발생하여 균일한 화질을 얻을 수 없다. 고전위 전원 전압의 전압 강하를 줄이기 위하여, 고전위 전원 전압 배선의 선 폭을 증가시킬 수 있으나, 고해상도 패널에서는 고전위 전원 전압 배선의 폭이 감소될 수 밖에 없고 고전위 전원 전압 배선이 길어지기 때문에 고해상도, 대화면 패널의 경우에 고전위 전원 전압 저항 감소 방법으로는 고전위 전원 전압의 전압 강하를 개선하는데 한계가 있다.
또한, 구동 트랜지스터의 문턱 전압을 샘플링하는 샘플링 동작 시에 유기발광 소자의 애노드에 유기발광 소자의 동작 전압보다 낮은 전압이 인가되어야 유기발광 소자의 불필요한 발광을 방지할 수 있다. 패널의 해상도가 증가할수록 블랙 계조를 표현하는 데이터 전압은 점점 낮아지기 때문에, 유기발광 소자의 애노드에 인가되는 전압이 점점 높아지고 있다. 따라서, 적정한 블랙 계조를 표현할 수 있는 픽셀회로를 구현하기 위한 노력이 필요하다.
이에 본 명세서의 발명자들은 위에서 언급한 문제점을 인식하고, 전압 인가 배선에 대한 전압 강하를 최소화하고, 블랙 계조의 휘도 증가로 인한 명암비 저하를 방지하기 위한 전계발광 표시장치를 발명하였다.
본 명세서의 실시예에 따른 해결 과제는 유기발광 소자의 애노드에 인가되는 전압이 유기발광 소자의 동작 전압보다 낮으면서 블랙 계조를 표현할 수 있는 픽셀회로에 전압을 인가하는 게이트 구동부 및 이를 포함한 전계발광 표시장치를 제공하는 것이다.
본 명세서의 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 명세서의 일 실시예에 따른 전계발광 표시장치에 있어서, 전계발광 표시장치는 영상을 표시하는 표시영역과 영상을 표시하지 않는 비표시영역으로 구성된 표시패널, 표시영역에 위치하고 구동 트랜지스터를 포함하는 서브 픽셀 회로와 전계발광 소자로 구성된 서브 픽셀, 비표시영역에 위치하는 게이트 구동부, 및 비표시영역에 위치하며 서브 픽셀에 가변 전압을 제공하는 가변 전압 출력부를 포함하고, 가변 전압 출력부는 전계발광 소자의 애노드에 초기화 전압 또는 기준 전압을 선택적으로 출력한다. 이에 따라, 본 명세서에 따른 전계발광 표시장치는 초기화 기간에서 초기화 전압을 사용하여 전계발광 소자의 애노드를 초기화하고, 샘플링 기간에서 낮은 휘도의 블랙 계조를 표현하기 위해 충분히 높은 전압인 기준 전압을 사용하여 전계발광 표시장치의 명암비 저하를 방지할 수 있다.
본 명세서의 일 실시예에 따른 전계발광 표시장치에 있어서, 전계발광 표시장치는 영상을 표시하는 표시영역과 영상을 표시하지 않는 비표시영역으로 구성된 표시패널, 표시영역에 위치하고 구동 트랜지스터 및 구동 트랜지스터의 게이트에 연결된 커패시터를 포함하는 서브 픽셀 회로와 전계발광 소자로 구성된 서브 픽셀, 비표시영역에 위치하는 게이트 구동부, 및 비표시영역에 위치하며 서브 픽셀에 가변 전압을 제공하는 가변 전압 출력부를 포함하고, 가변 전압 출력부는 구동 트랜지스터의 소스 및 커패시터의 일측 전극에 고전위 전원 전압 또는 기준 전압을 선택적으로 출력한다. 이에 따라, 본 명세서에 따른 전계발광 표시장치는 전계발광 소자의 구동 전류가 고전위 전원 전압에 영향을 받지 않으므로, 고해상도 패널에서 균일한 화질을 구현하여 휘도 및 화질이 향상된 대화면의 패널을 제공할 수 있으며, 전계발광 표시장치의 명암비 저하를 방지할 수 있다.
본 명세서의 일 실시예에 따른 영상을 표시하기 위한 서브 픽셀에 스캔 신호를 출력하는 게이트 구동부에 있어서, 게이트 구동부는 Q 노드의 전압에 의해 턴온 또는 턴오프되는 풀업 트랜지스터, QB 노드의 전압에 의해 턴온 또는 턴오프되는 풀다운 트랜지스터, Q 노드 및 QB 노드의 전압을 제어하는 노드 제어부, 및 서브 픽셀의 구동 기간에 따라 초기화 전압, 고전위 전원 전압, 및 기준 전압 중 어느 하나를 선택적으로 출력하는 가변 전압 출력부를 포함한다. 이에 따라, 서브 픽셀에 배치될 수 있는 전원 배선의 개수를 감소시킬 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 명세서의 실시예들에 따르면, 서브 픽셀의 구동 기간에 따라 초기화 전압과 기준 전압으로 가변할 수 있는 가변 전압을 서브 화소에 인가시킴으로써, 초기화 기간에서 초기화 전압을 사용하여 전계발광 소자의 애노드를 초기화하고, 샘플링 기간에서 낮은 휘도의 블랙 계조를 표현하기 위해 충분히 높은 전압인 기준 전압을 사용하여 전계발광 표시장치의 명암비 저하를 방지할 수 있다.
그리고, 본 명세서의 실시예들에 따르면, 게이트 구동부는 가변 전압 라인에 초기화 전압, 고전위 전원 전압, 및 기준 전압 중 어느 하나를 선택적으로 출력할 수 있는 가변 전압 출력부를 포함함으로써, 서브 픽셀에 배치될 수 있는 전원 배선의 개수를 감소시킬 수 있다.
그리고, 본 명세서의 실시예들에 따르면, 전계발광 소자의 구동 전류가 고전위 전원 전압에 영향을 받지 않으므로, 고해상도 패널에서 균일한 화질을 구현할 수 있고, 휘도 및 화질이 향상된 대화면의 패널을 제공할 수 있는 효과가 있다.
이상에서 해결하고자 하는 과제, 과제 해결 수단, 효과에 기재한 명세서의 내용이 청구항의 필수적인 특징을 특정하는 것은 아니므로, 청구항의 권리범위는 명세서의 내용에 기재된 사항에 의하여 제한되지 않는다.
도 1은 본 명세서의 일 실시예에 따른 전계발광 표시장치의 블록도이다.
도 2는 도 1에 도시된 서브 픽셀 및 서브 픽셀에 입력되는 신호에 대한 블록도이다.
도 3은 본 명세서의 제1 실시예에 따른 서브 픽셀의 회로도이다.
도 4는 도 3에 도시된 픽셀회로의 구동 특성을 설명하기 위한 파형도이다.
도 5는 본 명세서의 제1 실시예에 따른 게이트 구동부의 구성을 나타낸 도면이다.
도 6은 본 명세서의 제2 실시예에 따른 서브 픽셀의 회로도이다.
도 7은 도 6에 도시된 픽셀회로의 구동 특성을 설명하기 위한 파형도이다.
도 8은 본 명세서의 제2 실시예에 따른 게이트 구동부의 구성을 나타낸 도면이다.
도 9는 본 명세서의 일 실시예에 따른 게이트 구동부 및 서브 픽셀의 블록도이다.
도 10은 S-factor에 따른 유기발광 소자의 구동 전류의 그래프이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
시간 관계에 대한 설명일 경우, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간 적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
본 명세서의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
본 명세서에서 표시패널의 기판 상에 형성되는 픽셀회로와 게이트 구동부는 n타입 또는 p타입의 트랜지스터로 구현될 수 있다. 예를 들어, 트랜지스터는 MOSFET(Metal Oxide Semiconductor Field Effect Transistor) 구조의 트랜지스터로 구현될 수 있다. 트랜지스터는 게이트(gate), 소스(source), 및 드레인(drain)을 포함한 3전극 소자이다. 소스는 캐리어(carrier)를 트랜지스터에 공급하는 전극이다. 트랜지스터 내에서 캐리어는 소스로부터 흐르기 시작한다. 드레인은 트랜지스터에서 캐리어가 외부로 나가는 전극이다. 예를 들어, 트랜지스터에서의 캐리어의 흐름은 소스로부터 드레인으로 흐른다. n타입 트랜지스터의 경우, 캐리어가 전자(electron)이기 때문에 소스에서 드레인으로 흐를 수 있도록 소스 전압이 드레인 전압보다 낮은 전압을 가진다. n타입 트랜지스터에서 전자가 소스로부터 드레인쪽으로 흐르기 때문에 전류의 방향은 드레인으로부터 소스 쪽으로 흐른다. p타입 트랜지스터의 경우, 캐리어가 정공(hole)이기 때문에 소스로부터 드레인으로 정공이 흐를 수 있도록 소스 전압이 드레인 전압보다 높다. p타입 트랜지스터의 정공이 소스로부터 드레인 쪽으로 흐르기 때문에 전류가 소스로부터 드레인 쪽으로 흐른다. 트랜지스터의 소스와 드레인은 고정된 것이 아니고, 트랜지스터의 소스와 드레인은 인가 전압에 따라 변경될 수 있다.
이하에서, 게이트 온 전압(gate on voltage)은 트랜지스터가 턴-온(turn-on)될 수 있는 게이트 신호의 전압일 수 있다. 게이트 오프 전압(gate off voltage)은 트랜지스터가 턴-오프(turn-off)될 수 있는 전압일 수 있다. p타입 트랜지스터에서 게이트 온 전압은 게이트 로우 전압(또는 로직로우 전압, VL)일 수 있고, 게이트 오프 전압은 게이트 하이 전압(또는 로직하이 전압, VH)일 수 있다. n타입 트랜지스터에서 게이트 온 전압은 게이트 하이 전압일 수 있고, 게이트 오프 전압은 게이트 로우 전압일 수 있다.
이하, 첨부된 도면을 참조하여 본 명세서의 실시예에 따른 전계발광 표시장치에 대하여 설명하기로 한다.
도 1은 본 명세서의 일 실시예에 따른 전계발광 표시장치의 블록도이다.
도 1을 참고하면, 전계발광 표시장치(100)는 영상 처리부(110), 타이밍 제어부(120), 게이트 구동부(130), 데이터 구동부(140), 표시패널(150), 및 전원 공급부(180)를 포함한다.
영상 처리부(110)는 외부로부터 공급된 영상 데이터와 더불어 각종 장치를 구동하기 위한 구동신호들을 출력한다. 영상 처리부(110)로부터 출력되는 구동신호에는 데이터 인에이블 신호, 수직 동기신호, 수평 동기신호 및 클럭신호가 포함될 수 있다.
타이밍 제어부(120)는 영상 처리부(110)로부터 영상 데이터 및 구동신호들을 공급받는다. 타이밍 제어부(120)는 구동신호에 기초하여 게이트 구동부(130)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어신호(GDC)와 데이터 구동부(140)의 동작 타이밍을 제어하기 위한 데이터 타이밍 제어신호(DDC)를 출력한다.
게이트 구동부(130)는 타이밍 제어부(120)로부터 공급된 게이트 타이밍 제어신호(GDC)에 응답하여 게이트 신호를 출력한다. 게이트 구동부(130)는 게이트 라인들(GL1, …, GLn)에 게이트 신호를 출력한다. 게이트 신호는 복수의 스캔 신호와 발광 제어 신호를 포함한다. 이에, 각각의 게이트 라인들은 복수의 스캔라인 및 발광 제어 신호 라인을 포함할 수 있다. 게이트 구동부(130)는 IC(integrated circuit) 형태로 표시패널(150)의 일측에 배치될 수 있고, 칩온필름(chip on film, COF) 방식의 형태로 배치될 수 있으며, 표시패널(150)에 내장된 GIP(gate in panel) 방식의 형태로 배치될 수도 있다. 게이트 구동부(130)는 표시패널(150)의 좌, 우측에 각각 배치되거나 어느 일측에 배치될 수도 있다. 게이트 구동부(130)는 복수의 스테이지들로 이루어진다. 예를 들어, 게이트 구동부(130)의 제n 스테이지는 표시패널의 제n 스캔라인을 구동하기 위한 제n 스캔신호를 출력한다.
데이터 구동부(140)는 타이밍 제어부(120)로부터 공급된 데이터 타이밍 제어신호(DDC)에 응답하여 데이터 전압을 출력한다. 데이터 구동부(140)는 타이밍 제어부(120)로부터 공급된 디지털 형태의 데이터 신호(DATA)를 샘플링하고 래치(latch)하여 감마기준전압에 기초한 아날로그 형태의 데이터 신호로 변환한다. 데이터 구동부(140)는 데이터 라인들(DL1, …, DLm)에 아날로그 형태로 변환된 데이터 신호를 출력한다. 데이터 구동부(140)는 IC(integrated circuit) 형태로 표시패널(150) 상에 형성되거나, 표시패널(150)에 COF(cip on film) 형태로 형성될 수도 있다.
전원 공급부(180)는 고전위 전원 전압(VDD)과 저전위 전원 전압(VSS) 등을 출력한다. 전원 공급부(180)로부터 출력된 고전위 전원 전압(VDD)과 저전위 전원 전압(VSS) 등은 표시패널(150)에 공급된다. 고전위 전원 전압(VDD)은 고전위 전원 라인을 통해 표시패널(150)에 공급되고, 저전위 전원 전압(VSS)은 저전위 전원 라인을 통해 표시패널(150)에 공급된다. 전원 공급부(180)로부터 출력된 전압은 게이트 구동부(130)나 데이터 구동부(140)에서 이용되기도 한다.
표시패널(150)은 게이트 구동부(130) 및 데이터 구동부(140)로부터 공급된 게이트 신호 및 데이터 신호, 그리고 전원 공급부(180)로부터 공급된 전원에 대응하여 영상을 표시한다. 표시패널(150)은 영상을 표시할 수 있도록 동작하는 서브 픽셀(SP)들을 포함한다.
표시패널(150)은 서브 픽셀(SP)들이 형성되는 표시 영역과 표시 영역의 외곽으로 각종 신호 라인들이나 패드 등이 형성되는 비표시 영역을 포함한다. 표시 영역은 영상을 표시하는 영역이므로 서브 픽셀(SP)들이 위치하는 영역이고, 비표시 영역은 영상을 표시하지 않는 영역이므로 더미 서브 픽셀들이 위치하거나 서브 픽셀(SP)이 위치하지 않는 영역이다.
표시 영역은 복수의 서브 픽셀(SP)을 포함하고, 각각의 서브 픽셀(SP)들이 표시하는 계조를 기반으로 영상을 표시한다. 각각의 서브 픽셀(SP)은 컬럼 라인(column line)을 따라 배열되는 데이터 라인과 연결되고, 픽셀라인(또는 스캔라인(scan line) 또는 로우 라인(row line))을 따라 배열되는 게이트 라인에 연결된다. 동일한 픽셀라인에 배치된 서브 픽셀(SP)들은 동일한 게이트 라인을 공유하며 동시에 구동된다. 그리고, 제1 픽셀라인에 배치된 서브 픽셀(SP)들을 제1 서브 픽셀들이라고 정의하고, 제n 픽셀라인에 배치된 서브 픽셀(SP)들을 제n 서브 픽셀들이라고 정의할 때, 제1 서브 픽셀들부터 제n 서브 픽셀들은 순차적으로 구동된다.
표시패널(150)의 서브 픽셀(SP)들은 매트릭스 형태로 배치되어 화소 어레이를 구성하지만, 이에 한정되지는 않는다. 서브 픽셀(SP)들은 매트릭스 형태 이외에도 화소를 공유하는 형태, 스트라이프(stripe) 형태, 다이아몬드(diamond) 형태 등 다양한 형태로 배치될 수 있다.
서브 픽셀(SP)들은 적색 서브 픽셀, 녹색 서브 픽셀 및 청색 서브 픽셀을 포함하거나 백색 서브 픽셀, 적색 서브 픽셀, 녹색 서브 픽셀 및 청색 서브 픽셀을 포함한다. 서브 픽셀(SP)들은 발광 특성에 따라 하나 이상의 다른 발광 면적을 가질 수도 있다.
도 2는 도 1에 도시된 서브 픽셀 및 서브 픽셀에 입력되는 신호에 대한 블록도이다.
하나의 서브 픽셀(SP)은 게이트 라인(GL), 데이터 라인(DL), 고전위 전원 라인(VDDL), 저전위 전원 라인(VSSL), 및 가변 전압 라인(VVL)과 연결된다. 서브 픽셀(SP)은 픽셀회로의 구성에 따라 트랜지스터와 커패시터의 개수, 입력되는 전원의 종류, 및 구동 방법이 결정된다. 이 경우, 게이트 신호는 복수의 스캔 신호 및 발광 제어 신호를 포함할 수 있으므로, 게이트 라인(GL)은 스캔 신호를 전달하는 복수의 스캔라인들을 포함할 수 있다. 따라서, 게이트 구동부는 한 개의 픽셀회로에 하나 이상의 스캔 신호를 제공할 수 있다.
도 3은 본 명세서의 제1 실시예에 따른 서브 픽셀의 회로도이다. 그리고, 도 4는 도 3에 도시된 픽셀회로의 구동 특성을 설명하기 위한 파형도이다. 도 3에 도시된 픽셀회로는 표시 영역의 제j 픽셀라인에 배치되어 제k 데이터 전압에 대응하는 휘도로 발광하는 서브 픽셀(SP)을 예로 들어 설명한다. 이 경우, j 및 k는 자연수이고, 1≤j≤n, 1≤k≤m 이다.
도 3 및 도 4를 참조하면, 서브 픽셀은 전계발광 소자(EL), 및 복수의 트랜지스터들(DT, T1~T7) 및 스토리지 커패시터(Cst)를 포함하는 픽셀회로로 구성된다. 본 명세서의 제1 실시예에서는 트랜지스터들이 p타입 트랜지스터인 것을 예로 들어 설명한다.
픽셀회로는 구동 트랜지스터(DT)의 문턱 전압을 보상하는 내부 보상 회로를 포함한다. 서브 픽셀에는 고전위 전원 전압(VDD), 저전위 전원 전압(VSS), 가변 전압(VV1) 등의 픽셀 전원이 인가된다. 그리고, 서브 픽셀에 제j-1 스캔 신호(SCAN(j-1)), 제j 스캔 신호(SCAN(j)), 제j 발광제어 신호(EM(j)), 제k 데이터 전압 등의 픽셀 구동 신호가 인가된다.
스캔 신호(SCAN(j-1), SCAN(j)) 및 제j 발광제어 신호(EM(j))는 게이트 구동부(130)에 의해 게이트 라인에 공급된다. 게이트 라인은 제j-1 스캔라인(SCANL(j-1)), 제j 스캔라인(SCANL(j)), 및 제j 발광제어 신호 라인(EML(j))을 포함한다. 제k 데이터 전압은 데이터 구동부(140)로부터 제k 데이터 라인(DLk)에 공급된다. 스캔 신호(SCAN(j-1), SCAN(j))는 1 수평 기간만큼의 펄스폭으로 로직로우 전압(VL)과 로직하이 전압(VH) 사이에서 스윙한다. 본 명세서의 제1 실시예에서 트랜지스터들(DT, T1~T7)은 p타입 트랜지스터이므로, 게이트 온 전압(gate on voltage)은 로직로우 전압(VL)이고, 게이트 오프 전압(gate off voltage)은 로직하이 전압(VH)이다.
도 4를 참조하면, 제j-1 스캔 신호(SCAN(j-1))에 이어서 제k 데이터 전압에 동기되는 제j 스캔 신호(SCAN(j))가 서브 픽셀(SP)에 공급된다. 서브 픽셀(SP)의 구동 방법은 초기화 기간(INI), 샘플링 기간(SAM), 홀딩 기간(HLD), 및 발광 기간(EMI)의 단계로 진행될 수 있다. 제j-1 스캔 신호(SCAN(j-1))의 온 레벨 전압은 초기화 기간(INI) 동안 서브 픽셀(SP)에 입력되고, 초기화 기간(INI) 이외의 기간 동안 오프 레벨 전압으로 유지된다. 제j 스캔 신호(SCAN(j))의 온 레벨 전압은 샘플링 기간(SAM) 동안 서브 픽셀(SP)에 입력되고, 샘플링 기간(SAM) 이외의 기간 동안 오프 레벨 전압으로 유지된다. 제j 발광 제어 신호(EM(j))의 오프 레벨 전압은 제j-1 스캔 신호(SCAN(j-1)) 및 제j 스캔 신호(SCAN(j))가 모두 온 레벨로 중첩되는 기간을 포함한 기간 동안 오프 레벨 전압을 유지한다. 예를 들어, 제j 발광제어 신호(EM(j))의 오프 레벨 전압은 3 수평 기간일 수 있다.
전계발광 소자(EL)는 데이터 전압에 따라 구동 트랜지스터(DT)에서 조절되는 전류량으로 발광하여, 입력 영상의 데이터 계조에 해당하는 휘도를 표현한다. 도 3과 같은 서브 픽셀(SP)에 인가되는 데이터 전압이 높을수록 구동 트랜지스터(DT)의 소스-게이트 간 전압이 커져서 픽셀의 휘도가 높아진다. 또한, 서브 픽셀(SP)에 인가되는 가변 전압(VV1)이 작아질수록 구동 트랜지스터(DT)의 구동 전류가 커지므로 픽셀의 휘도가 높아진다. 그리고, 픽셀회로에 인가되는 가변 전압(VV1)이 커질수록 구동 전류가 작아지므로 픽셀의 휘도가 낮아진다. 표시패널(150)이 고해상도가 될수록 블랙 계조를 표현하기 위한 블랙 커런트(black current)는 점점 낮아지지만, 블랙 계조를 표현하기 위해 가변 전압(VV1)을 계속 높일 수는 없다. 전계발광 소자(EL)의 애노드를 초기화하는 전압이 가변 전압(VV1)이므로, 가변 전압(VV1)이 높으면 전계발광 소자(EL)가 발광할 수 있기 때문이다. 그리고, 전계발광 소자(EL)의 애노드와 캐소드 사이에도 커패시터가 존재하므로, 애노드와 캐소드 사이에서 형성되는 커패시터에 충전된 전하가 전계발광 소자(EL)를 통해 방전되면서 블랙 휘도가 상승할 수 있기 때문이다. 따라서, 블랙 계조의 휘도를 표현할 수 있는 가변 전압(VV1)의 설정이 필요하다.
여기서 도 10을 참조하면, 도 10은 S-factor에 따른 유기발광 소자의 구동 전류(Ioled)의 그래프이다. 그래프의 가로축은 가변 전압(VV)이고, 세로축은 유기발광 소자의 구동 전류(Ioled)의 로그값이다. 도 10은 도 3의 서브 픽셀(SP) 구조에 신호를 인가하여 실험한 그래프이다. 그리고, S-facor는 트랜지스터의 성능을 나타내는 값의 일종으로서, 유기발광 소자의 애노드에 전압을 얼마나 빨리 충전할 수 있는지를 나타내는 값이다. 이 경우, S-facor는 구동 트랜지스터의 특성을 나타낸다.
최근에는 표시패널의 성능이 향상되면서 S-facor의 값을 점점 높이는 추세이다. S-facor의 값이 증가하게 되면 유기발광 소자의 구동 전류(Ioled)의 최소값도 증가하게 된다. 예를 들어, 블랙 계조의 타겟값(Target B)에 대응되는 전류의 로그값이 1.00X10- 12 인 경우, S-facor를 높였을 때 블랙 계조의 타겟값(Target B)를 만족하는 가변 전압(VV) 설정이 불가능할 수 있다.
따라서, 가변 전압(VV)은 고정된 전압으로 구성되지 않고, 가변 가능한 전압으로 설정함으로써, 블랙 계조의 타겟값을 만족할 수 있다. 이에 따라, 서브 픽셀(SP)의 구동 방법에 대한 구체적인 설명을 다음과 같이 이어서 한다.
다시, 도 3 및 도 4를 참조하면, 전계발광 소자(EL)의 전류패스는 발광 제어 신호(EM(j))에 따라 제어되는 제4 트랜지스터(T4)에 의해 온/오프된다. 전계발광 소자(EL)는, 예를 들어, 유기발광 소자일 수 있으며, 유기발광 소자는 애노드와 캐소드 사이에 형성된 유기 화합물층을 포함한다. 유기 화합물층은 발광층, 정공주입층, 정공수송층, 전자수송층, 및 전자주입층 중 적어도 하나를 포함할 수 있으나, 이에 한정되지 않는다. 전계발광 소자(EL)의 애노드는 제4 트랜지스터(T4)의 제2 전극에 연결되고, 전계발광 소자(EL)의 캐소드는 저전위 전원 전압(VSS)이 인가되는 저전위 전원 전압 라인(VSSL)에 연결된다.
구동 트랜지스터(DT)는 소스-게이트 간 전압에 따라 전계발광 소자(EL)에 흐르는 구동 전류를 조절하는 구동 소자이다. 구동 트랜지스터(DT)는 구동 트랜지스터의 게이트 노드(DTG)에 연결된 게이트, 고전위 전원 전압(VDD)이 인가되는 고전위 전원 전압 라인(VDDL)에 연결된 소스, 및 제4 트랜지스터(T4)의 제1 전극에 연결된 드레인을 포함한다.
제1 트랜지스터(T1)는 제j 스캔 신호(SCAN(j))에 응답하여 제k 데이터 전압을 제1 노드(N1)에 공급하는 스위치 소자이다. 제j 스캔 신호(SCAN(j))는 제j 스캔라인(SCANL(j))을 통해 서브 픽셀(SP)에 공급된다. 제k 데이터 전압은 제j 스캔 신호(SCAN(j))와 동기되는 전압이다. 제1 트랜지스터(T1)는 제j 스캔라인(SCANL(j))에 연결된 게이트, 제1 노드(N1)에 연결된 제1 전극, 및 제k 데이터 라인(DLk)에 연결된 제2 전극을 포함한다.
커패시터(Cst)는 제1 노드(N1)와 구동 트랜지스터의 게이트 노드(DTG) 사이에 연결된다.
제2 트랜지스터(T2)는 제j 스캔 신호(SCAN(j))에 응답하여 구동 트랜지스터(DT)의 게이트 및 드레인 간의 전류 흐름(Current Path)을 도통시켜 구동 트랜지스터(DT)를 다이오드 연결하는 스위치 소자이다. 구동 트랜지스터(DT)가 다이오드 연결되면 구동 트랜지스터(DT)의 게이트 및 드레인의 전위는 “VDD-|Vth|”가 된다. 따라서, 구동 트랜지스터(DT)가 다이오드 연결되면 구동 트랜지스터(DT)의 문턱전압(Vth)이 샘플링된다. 제2 트랜지스터(T2)는 제j 스캔라인(SCANL(j))에 연결된 게이트, 구동 트랜지스터(DT)의 드레인에 연결된 제1 전극, 및 구동 트랜지스터(DT)의 게이트에 연결된 제2 전극을 포함한다.
제3 트랜지스터(T3)는 제j 발광 제어 신호(EM(j))에 응답하여 가변 전압(VV1)을 제1 노드(N1)에 공급하는 스위치 소자이다. 제j 발광 제어 신호(EM(j))는 제j 발광 제어 신호 라인(EML(j))을 통해 서브 픽셀에 공급된다. 제3 트랜지스터(T3)는 제j 발광 제어 신호 라인(EML(j))에 연결된 게이트, 제1 노드(N1)에 연결된 제1 전극, 및 가변 전압(VV1)이 인가되는 가변 전압 라인(VVL1)에 연결된 제2 전극을 포함한다.
제4 트랜지스터(T4)는 제j 발광 제어 신호(EM(j))에 응답하여 구동 트랜지스터(DT)의 드레인과 전계발광 소자(EL)의 애노드 간의 전류 흐름을 도통시켜 구동 트랜지스터(DT)에서 생성된 구동 전류가 전계발광 소자(EL)의 애노드에 인가되도록 하는 스위치 소자이다. 제4 트랜지스터(T4)는 제j 발광 제어 신호 라인(EML(j))에 연결된 게이트, 구동 트랜지스터(DT)의 드레인에 연결된 제1 전극, 및 전계발광 소자(EL)의 애노드에 연결된 제2 전극을 포함한다. 제4 트랜지스터(T4)는 초기화 기간(INI), 샘플링 기간(SAM), 및 홀딩 기간(HLD) 동안 구동 트랜지스터(DT)와 전계발광 소자(EL) 사이의 전류 흐름을 차단하여 전계발광 소자(EL)가 원치 않게 발광되는 현상을 방지한다. 전계발광 소자(EL)가 발광 기간(EMI) 이외에서 발광되면 블랙 계조의 휘도가 상승하여 명암비(contrast ratio)가 감소될 수 있다. 블랙 계조는 픽셀 데이터의 최저 계조값 예를 들어 00000000(2)이다. 블랙 계조에서 픽셀의 휘도는 최저 휘도일 수 있다. 그리고, 영상 처리부(110)에서 높은 가변 전압(VV1)을 요구하는 경우에, 샘플링 기간(SAM) 동안 전계발광 소자(EL)의 애노드 전압이 높아져 전계발광 소자(EL)에 전류가 흘러 전계발광 소자(EL)가 발광할 수 있다. 따라서, 발광 기간(EMI) 이외의 기간에서 전계발광 소자(EL)가 발광하는 현상을 방지하기 위하여, 제4 트랜지스터(T4)는 제j 발광 제어 신호(EM(j))에 응답하여 초기화 기간(IMI), 샘플링 기간(SAM) 및 홀딩 기간(HLD) 동안 전계발광 소자(EL)에 연결된 전류 패스를 차단하고 발광 기간(EMI) 동안 전계발광 소자(EL)와 구동 트랜지스터(DT) 사이에 전류 패스를 연결한다.
제5 트랜지스터(T5)는 제j-1 스캔 신호(SCAN(j-1))에 응답하여 가변 전압(VV1)을 제4 트랜지스터(T4)의 제2 전극에 공급하는 스위치 소자이다. 제5 트랜지스터(T5)는 제j-1 스캔라인(SANL(j-1))에 연결된 게이트, 제4 트랜지스터(T4)의 제2 전극에 연결된 제1 전극, 및 가변 전압(VV1)가 인가되는 가변 전압 라인(VVL1)에 연결된 제2 전극을 포함한다.
제6 트랜지스터(T6)는 제j-1 스캔 신호(SCAN(j-1))에 응답하여 가변 전압(VV1)을 구동 트랜지스터의 게이트 노드(DTG)에 공급하는 스위치 소자이다. 제6 트랜지스터(T6)는 제j-1 스캔라인(SCANL(j-1))에 연결된 게이트, 구동 트랜지스터의 게이트 노드(DTG)에 연결된 제1 전극, 및 가변 전압 라인(VVL1)에 연결된 제2 전극을 포함한다.
제7 트랜지스터(T7)는 제j-1 스캔 신호(SCAN(j-1))에 응답하여 고전위 전원 전압(VDD)을 제1 노드(N1)에 공급하는 스위치 소자이다. 제7 트랜지스터(T7)는 제j-1 스캔라인(SCANL(j-1))에 연결된 게이트, 고전위 전원 전압(VDD)이 인가되는 고전위 전원 전압 라인(VDDL)에 연결된 제1 전극, 및 제1 노드(N1)에 연결된 제2 전극을 포함한다.
이 경우, 구동 트랜지스터(DT)의 게이트에 연결된 제2 및 제6 트랜지스터(T2, T6)는 오프 기간이 길기 때문에 누설 전류에 취약하다. 제2 및 제6 트랜지스터(T2, T6)에서 누설 전류가 생기면 발광 기간(EMI) 동안 구동 트랜지스터의 게이트 노드(DTG)의 전압이 변하여 원하는 계조를 구현하기 어렵다. 이를 고려하여 제2 및 제6 트랜지스터(T2, T6)는 누설 전류를 줄일 수 있도록 듀얼 게이트(dual gate) 구조의 트랜지스터로 구성될 수 있다. 듀얼 게이트 구조는 두 개의 트랜지스터가 직렬로 연결되어 동일한 게이트 신호에 따라 제어되는 구조를 의미한다. 또한, 제2 및 제6 트랜지스터(T2, T6)의 누설 전류가 매우 작은 트랜지스터, 예를 들어, 산화물 트랜지스터(oxide transistor)로 구현될 경우, 싱글 게이트(single gate) 구조도 가능할 수 있다.
이어서, 서브 픽셀(SP)의 구동 특성을 설명한다. 도 4에 도시된 서브 픽셀 회로를 구동하기 위한 1 프레임(1 frame)은 제j-1 스캔 신호(SCAN(j-1))가 제j-1 스캔라인(SCANL(j-1))에 입력되는 초기화 기간(INI), 제j 스캔 신호(SCAN(j))가 제j 스캔라인(SCANL(j))에 입력되는 샘플링 기간(SAM), 전계발광 소자(EL)가 발광하는 발광 기간(EMI), 및 샘플링 기간(SAM)과 발광 기간(EMI) 사이의 홀딩 기간(HLD)을 포함한다.
초기화 기간(INI)에서 제j-1 스캔 신호(SCAN(j-1))의 전압이 게이트 온 전압으로 반전되고, 제j 발광 제어 신호(EM(j))는 게이트 오프 전압으로 반전된다. 초기화 기간(INI) 동안, 제j 스캔 신호(SCAN(j))는 게이트 오프 전압을 유지한다.
초기화 기간(INI)에서 제5 트랜지스터(T5)가 제j-1 스캔 신호(SCAN(j-1))의 게이트 온 전압에 응답하여 턴-온 됨으로써, 제5 트랜지스터(T5)를 통해 가변 전압(VV1)이 전계발광 소자(EL)의 애노드에 인가된다.
그리고, 제6 트랜지스터(T6)가 제j-1 스캔 신호(SCAN(j-1))의 게이트 온 전압에 응답하여 턴-온 됨으로써, 제6 트랜지스터(T6)를 통해 가변 전압(VV1)이 구동 트랜지스터의 게이트 노드(DTG)에 인가된다.
그리고, 제7 트랜지스터(T7)가 제j-1 스캔 신호(SCAN(j-1))의 게이트 온 전압에 응답하여 턴-온됨으로써, 제7 트랜지스터(T7)를 통해 고전위 전원 전압(VDD)이 제1 노드(N1)에 인가된다.
따라서, 초기화 기간(INI) 동안 전계발광 소자(EL)의 애노드, 구동 트랜지스터의 게이트 노드(DTG), 및 제1 노드(N1)의 전압이 각각, 가변 전압(VV1) 및 고전위 전원 전압(VDD)으로 초기화된다. 그리고, 초기화 기간(INI) 동안 제5 트랜지스터(T5), 제6 트랜지스터(T6), 및 제7 트랜지스터(T7)를 제외한 제1 트랜지스터 내지 제4 트랜지스터(T1~T4) 및 구동 트랜지스터(DT)는 턴-오프 된다. 이 경우, 가변 전압(VV1)은 구동 트랜지스터의 게이트 노드(DTG)를 초기화하기 위한 초기화 전압(VINI)이다. 초기화 전압(VINI)은 로직로우 전압(VL) 보다 높은 전압이다. 예를 들어, 초기화 전압(VINI)은 -3V이고, 로직로우 전압(VL)은 -7V이다.
샘플링 기간(SAM)에서 제j-1 스캔 신호(SCAN(j-1))의 전압이 게이트 오프 전압으로 반전되고, 제j 스캔 신호(SCAN(j))의 전압이 게이트 온 전압으로 반전된다. 샘플링 기간(SAM) 동안, 제j 발광 제어 신호(EM(j))는 게이트 오프 전압을 유지한다.
샘플링 기간(SAM)에서 제1 트랜지스터(T1)가 제j 스캔 신호(SCAN(j))의 게이트 온 전압에 응답하여 턴-온 됨으로써, 제1 트랜지스터(T1)를 통해 데이터 전압이 제1 노드(N1)에 인가된다. 제1 노드(N1)에는 데이터 전압이 인가되므로, 제1 노드(N1)의 전위는 고전위 전원 전압(VDD)에서 데이터 전압으로 변한다. 이 경우, 데이터 전압은 Vdata로 표기할 수 있다. 데이터 전압은 제1 노드(N1)를 통해 커패시터(Cst)의 일측 전극에 인가된다.
그리고, 제2 트랜지스터(T2)가 제j 스캔 신호(SCAN(j))의 게이트 온 전압에 응답하여 턴-온 됨으로써, 구동 트랜지스터(DT)가 다이오드 연결된다. 구동 트랜지스터(DT)가 다이오드 연결되면 구동 트랜지스터(DT)에 흐르는 전류에 의해 구동 트랜지스터의 게이트 및 드레인의 전위는 “VDD-|Vth|”가 된다. 이 경우, 구동 트랜지스터(DT)가 다이오드 연결되면 구동 트랜지스터(DT)의 문턱전압(Vth)이 샘플링되어 구동 트랜지스터의 게이트 노드(DTG)를 통해 커패시터(Cst)의 타측 전극에 인가된다.
샘플링 기간(SAM)에서 제1 트랜지스터(T1) 및 제2 트랜지스터(T2)를 제외한 제3 트랜지스터 내지 제7 트랜지스터(T7)는 턴-오프 된다.
홀딩 기간(HLD)에서 제j 스캔 신호(SCAN(j))의 전압이 게이트 오프 전압으로 반전된다. 홀딩 기간(HLD) 동안, 제j-1 스캔 신호(SCAN(j-1)) 및 제j 발광 제어 신호(EM(j))는 게이트 오프 전압을 유지한다.
홀딩 기간(HLD)에서 제j 스캔 신호(SCAN(j))가 게이트 오프 전압으로 변할 때 발생되는 킥백 전압(kickback voltage)(Vkb) 만큼 제1 노드(N1) 및 구동 트랜지스터의 게이트 노드(DTG)의 전압이 변할 수 있다. 따라서, 홀딩 기간(HLD) 동안, 제1 노드(N1)의 전압은 “Vdata+Vkb”가 되고, 구동 트랜지스터의 게이트 노드(DTG)의 전압은 “VDD-|Vth|+Vkb”가 된다. 변화된 제1 노드(N1) 및 구동 트랜지스터의 게이트 노드(DTG)의 전압은 커패시터(Cst)에 인가된다. 그리고, 홀딩 기간(HLD) 동안, 구동 트랜지스터의 게이트 노드(DTG)의 전압 상승으로 인해 구동 트랜지스터(DT)도 턴-오프된다. 그리고, 제3 트랜지스터(T3) 내지 제7 트랜지스터(T7)도 턴-오프 상태를 유지한다.
발광 기간(EMI)에서 제j 발광 제어 신호(EM(j))의 전압은 게이트 온 전압으로 반전된다. 발광 기간(EMI) 동안, 제j-1 스캔 신호(SCAN(j-1)) 및 제j 스캔 신호(SCAN(j))는 게이트 오프 전압을 유지한다.
발광 기간(EMI)에서 제3 트랜지스터(T3)가 제j 발광 제어 신호(EM(j))의 게이트 온 전압에 응답하여 턴-온됨으로써, 제3 트랜지스터(T3)를 통해 가변 전압(VV1)가 제1 노드(N1)에 인가된다. 따라서, 제1 노드(N1)의 전압이 “Vdata+Vkb”에서 가변 전압(VV1)으로 변한다. 이 경우, 가변 전압(VV1)은 기준 전압(VREF)이다. 기준 전압(VREF)은 초기화 전압(VINI) 보다 높은 전압이다.
그리고, 커패시터(Cst)를 통한 커플링(coupling)으로 인하여, 제1 노드(N1)의 전압 변화분(Vdata+Vkb-VREF) 만큼 구동 트랜지스터의 게이트 노드(DTG)의 전압도 변한다. 예를 들면, 구동 트랜지스터의 게이트 노드(DTG)의 전압은 “VDD-|Vth|+Vkb” 에서 “{VDD-|Vth|+Vkb}-{Vdata+Vkb-VREF}” 즉, “VDD-|Vth|-Vdata+VREF”로 변한다. 이 경우, 구동 트랜지스터(DT)의 소스는 고전위 전원 전압(VDD)을 유지한다. 이를 통해, 전계발광 소자(EL)의 구동 전류를 결정하는 구동 트랜지스터(DT)의 소스-게이트 간 전압(Vsg)이 설정된다. 전계발광 소자(EL)에는 아래의 수학식 1과 같은 구동 전류(Iel)가 흐르게 된다.
[수학식 1]
Iel=K(Vsg-|Vth|)2=K{VDD-[VDD-|Vth|-Vdata+VREF]-|Vth|}2=K(Vdata-VREF)2
여기서, K는 구동 트랜지스터(DT)의 이동도, 채널비, 기생 용량 등에 의해 결정되는 상수값이고, Vth는 구동 트랜지스터(DT)의 문턱 전압이다.
수학식 1에서 알 수 있는 바와 같이, 본 발명은 전계발광 소자(EL)의 전류가 고전위 전원 전압(VDD)에 영향을 받지 않게 된다. 본 발명의 실시예는 전계발광 소자(EL)의 구동 전류(Iel)가 고전위 전원 전압(VDD)에 영향을 받지 않으므로, 고해상도 패널에서 균일한 화질을 구현할 수 있고, 휘도 및 화질이 향상된 대화면의 패널을 제공할 수 있는 효과가 있다.
그리고, 구동 기간에 따라 초기화 전압(VINI)과 기준 전압(VREF) 중 어느 하나의 전압으로 가변하는 가변 전압(VV1)을 서브 화소(SP)에 인가시킴으로써, 초기화 기간(INI)에서 초기화 전압(VINI)을 사용하여 전계발광 소자(EL)의 애노드를 초기화하고, 샘플링 기간(SAM)에서 낮은 휘도의 블랙 계조를 표현하기 위해 충분히 높은 전압인 기준 전압(VREF)을 사용하여 전계발광 표시장치의 명암비 저하를 방지할 수 있다.
이어서, 초기화 전압(VINI)과 기준 전압(VREF)으로 가변하는 가변 전압(VV1)을 서브 화소(SP)에 인가하기 위한 게이트 구동부의 구성을 설명한다.
도 5는 본 명세서의 제1 실시예에 따른 게이트 구동부의 구성을 나타낸 도면이다.
게이트 구동부(130)는 Q 노드(Q)에 게이트가 연결된 풀업 트랜지스터(Tpu), QB 노드(QB)에 게이트가 연결된 풀다운 트랜지스터(Tpd), Q 노드(Q) 및 QB 노드(QB)에 전압을 제어하는 노드 제어부(135), 및 가변 전압 출력부(137)를 포함한다.
노드 제어부(135)는 Q 노드(Q)와 QB 노드(QB)의 전압이 서로 반대 위상이 되도록 충전 또는 방전시키는 트랜지스터들을 포함할 수 있다.
Q 노드(Q)는 QB 노드(QB)와 반대로 충전 또는 방전된다. 예를 들면, Q 노드(Q)에 로직하이 전압(VH)이 인가되면 QB 노드(QB)에는 로직로우 전압(VL)이 인가되고, Q 노드(Q)에 로직로우 전압(VL)이 인가되면 QB 노드(QB)에는 로직하이 전압(VH)이 인가된다. 이 경우, 풀업 트랜지스터(Tpu) 및 풀다운 트랜지스터(Tpd)가 턴-온(turn-on)/턴-오프(turn-off)됨으로써 서브 픽셀(SP)에 게이트 온 전압 또는 게이트 오프 전압을 제공할 수 있다.
풀업 트랜지스터(Tpu)의 게이트는 Q 노드(Q)에 연결되고, 제1 전극은 클럭 신호가 인가되는 클럭 신호 라인(CLKL)에 연결되며, 제2 전극은 제j-1 스캔 신호가 출력되는 제j-1 스캔라인(SCANL(j-1))에 연결된다. 풀업 트랜지스터(Tpu)는 Q 노드(Q)에 로직로우 전압(VL)이 인가되면 턴-온되어 클럭 신호를 제j-1 스캔라인(SCANL(j-1))에 출력한다. 예를 들어, 클럭 신호는 1 수평 기간만큼의 펄스폭으로 로직로우 전압(VL)과 로직하이 전압(VH) 사이에서 스윙한다. 그리고, Q 노드(Q)가 로직로우 전압(VL)일 때 클럭 신호는 로직로우 전압(VL)일 수 있다.
풀다운 트랜지스터(Tpd)의 게이트는 QB 노드(QB)에 연결되고, 제1 전극은 제j-1 스캔 신호가 출력되는 제j-1 스캔라인(SCANL(j-1))에 연결되며, 제2 전극은 로직하이 전압(VH)이 인가되는 로직하이 전압 라인(VHL)에 연결된다. 풀다운 트랜지스터(Tpd)는 QB 노드(QB)에 로직로우 전압(VL)이 인가되면 턴-온되어 로직하이 전압(VH)을 제j-1 스캔라인(SCANL(j-1))에 출력한다.
본 명세서의 제1 실시예에 따른 가변 전압 출력부(137)는 가변 전압(VV1)을 출력하기 위해, 제1 가변 전압 트랜지스터(Tv1) 및 제2 가변 전압 트랜지스터(Tv2)를 포함한다.
제1 가변 전압 트랜지스터(Tv1)의 게이트는 Q 노드(Q)에 연결되고 풀업 트랜지스터(Tpu)에 동기되어 턴-온 또는 턴-오프된다. 제1 가변 전압 트랜지스터(Tv1)의 제1 전극은 초기화 전압(VINI)이 인가되는 초기화 전압 라인(VINIL)에 연결되고, 제2 전극은 가변 전압(VV1)이 출력되는 가변 전압 라인(VVL1)에 연결된다. 제1 가변 전압 트랜지스터(Tv1)는 Q 노드(Q)에 로직로우 전압(VL)이 인가되면 턴-온되어 초기화 전압(VINI)을 가변 전압 라인(VVL1)에 출력한다.
제2 가변 전압 트랜지스터(Tv2)의 게이트는 QB 노드(QB)에 연결되고 풀다운 트랜지스터(Tpd)에 동기되어 턴-온 또는 턴-오프된다. 제2 가변 전압 트랜지스터(Tv1)의 제1 전극은 가변 전압(VV1)이 출력되는 가변 전압 라인(VVL1)에 연결되고, 제2 전극은 기준 전압(VREF)이 인가되는 기준 전압 라인(VREFL)에 연결된다. 제2 가변 전압 트랜지스터(Tv2)는 QB 노드(QB)에 로직로우 전압(VL)이 인가되면 턴-온되어 기준 전압(VREF)을 가변 전압 라인(VVL1)에 출력한다.
본 명세서의 제1 실시예에 따른 게이트 구동부는 가변 전압 라인(VVL1)에 초기화 전압(VINI) 및 기준 전압(VREF)을 선택적으로 출력할 수 있는 가변 전압 출력부(137)를 포함함으로써, 서브 픽셀(SP)에 배치될 수 있는 전원 배선의 개수를 감소시킬 수 있다.
도 6은 본 명세서의 제2 실시예에 따른 서브 픽셀의 회로도이다. 도 7은 도 6에 도시된 픽셀회로의 구동 특성을 설명하기 위한 파형도이다. 도 6에 도시된 픽셀회로는 표시 영역의 제j 픽셀라인에 배치되어 제k 데이터 전압에 대응하는 휘도로 발광하는 서브 픽셀(SP)을 예로 들어 설명한다. 이 경우, j 및 k는 자연수이고, 1≤j≤n, 1≤k≤m 이다.
도 6 및 도 7을 참조하면, 서브 픽셀(SP)은 전계발광 소자(EL), 및 복수의 트랜지스터들(DT, T1~T6) 및 스토리지 커패시터(Cst) 등을 포함하는 픽셀회로로 구성된다. 본 명세서의 제2 실시예에서는 트랜지스터들이 p타입 트랜지스터인 것을 예로 들어 설명한다.
픽셀회로는 구동 트랜지스터(DT)의 문턱 전압을 보상하는 내부 보상 회로를 포함한다. 서브 픽셀(SP)에는 초기화 전압(VINI), 저전위 전원 전압(VSS), 가변 전압(VV2) 등의 픽셀 전원이 인가된다. 그리고, 서브 픽셀(SP)에 제j-1 스캔 신호(SCAN(j-1)), 제j 스캔 신호(SCAN(j)), 제j 발광제어 신호(EM(j)), 제k 데이터 전압 등의 픽셀 구동 신호가 인가된다.
스캔 신호(SCAN(j-1), SCAN(j)) 및 제j 발광제어 신호(EM(j))는 게이트 구동부(130)에 의해 게이트 라인들에 공급된다. 게이트 라인은 제j-1 스캔라인(SCANL(j-1)), 제j 스캔라인(SCANL(j)), 및 제j 발광제어 신호 라인(EML(j))을 포함한다. 제k 데이터 전압은 데이터 구동부(140)로부터 제k 데이터 라인(DLk)에 공급된다. 스캔 신호(SCAN(j-1), SCAN(j))는 1 수평 기간만큼의 펄스폭으로 로직로우 전압(VL)과 로직하이 전압(VH) 사이에서 스윙한다. 본 명세서의 제2 실시예에서 트랜지스터들(DT, T1~T6)은 p타입 트랜지스터이므로, 게이트 온 전압(gate on voltage)은 로직로우 전압(VL)이고, 게이트 오프 전압(gate off voltage)은 로직하이 전압(VH)이다.
도 6을 참조하면, 제j-1 스캔 신호(SCAN(j-1))에 이어서 제k 데이터 전압에 동기되는 제j 스캔 신호(SCAN(j))가 서브 픽셀(SP)에 공급된다. 서브 픽셀(SP)의 구동 방법은 초기화 기간(INI), 샘플링 기간(SAM), 홀딩 기간(HLD), 및 발광 기간(EMI)의 단계로 진행될 수 있다. 제j-1 스캔 신호(SCAN(j-1))의 온 레벨 전압은 초기화 기간(INI) 동안 서브 픽셀(SP)에 입력되고, 초기화 기간(INI) 이외의 기간 동안 오프 레벨 전압으로 유지된다. 제j 스캔 신호(SCAN(j))의 온 레벨 전압은 샘플링 기간(SAM) 동안 서브 픽셀(SP)에 입력되고, 샘플링 기간(SAM) 이외의 기간 동안 오프 레벨 전압으로 유지된다. 제j 발광제어 신호(EM(j))의 오프 레벨 전압은 제j-1 스캔 신호(SCAN(j-1)) 및 제j 스캔 신호(SCAN(j))와 중첩되는 기간을 포함한 기간 동안 오프 레벨 전압을 유지한다. 예를 들어, 제j 발광제어 신호(EM(j))의 오프 레벨 전압은 3 수평 기간일 수 있다.
전계발광 소자(EL)는 데이터 전압에 따라 구동 트랜지스터(DT)에서 조절되는 전류량으로 발광하여, 입력 영상의 데이터 계조에 해당하는 휘도를 표현한다. 도 6과 같은 서브 픽셀(SP)에 인가되는 데이터 전압이 높을수록 구동 트랜지스터(DT)의 소스-게이트 간 전압이 커져서 픽셀의 휘도가 높아진다. 또한, 서브 픽셀(SP)에 인가되는 기준 전압이 작아질수록 구동 트랜지스터(DT)의 구동 전류(Iel)가 커지므로 픽셀의 휘도가 높아진다. 그리고, 픽셀회로에 인가되는 기준 전압이 커질수록 구동 전류(Iel)가 작아지므로 픽셀의 휘도가 낮아진다. 표시패널(150)이 고해상도화될 수록 블랙 계조를 표현하기 위한 블랙 커런트(black current)는 점점 낮아지지만, 블랙 계조를 표현하기 위해 기준 전압을 계속 높일 수는 없다. 기준 전압이 높으면 전계발광 소자(EL)가 발광할 수 있기 때문이다. 이를 해결하기 위해, 본 발명의 제1 실시예에서는 전계발광 소자(EL)의 애노드를 초기화하는 전압에 초기화 전압(VINI)과 기준 전압(VREF)으로 가변하여 인가할 수 있는 가변 전압(VV1)을 적용하였다. 본 발명의 제2 실시예에서는 전계발광 소자(EL)의 애노드를 초기화하는 전압에 초기화 전압(VINI)을 사용하고, 고전위 전원 전압(VDD)과 기준 전압(VREF)으로 가변하여 인가할 수 있는 가변 전압(VV2)을 적용한다.
도 6 및 도 7을 참조하면, 전계발광 소자(EL)의 전류패스는 발광 제어 신호(EM(j))에 따라 제어되는 제4 트랜지스터(T4)에 의해 온/오프된다. 전계발광 소자(EL)는 예를 들어 유기발광 소자일 수 있으며, 유기발광 소자는 애노드와 캐소드 사이에 형성된 유기 화합물층을 포함한다. 유기 화합물층은 발광층, 정공주입층, 정공수송층, 전자수송층, 및 전자주입층 중 적어도 하나를 포함할 수 있으나, 이에 한정되지 않는다. 전계발광 소자(EL)의 애노드는 제4 트랜지스터(T4)의 제2 전극에 연결되고, 전계발광 소자(EL)의 캐소드는 저전위 전원 전압(VSS)이 인가되는 저전위 전원 전압 라인(VSSL)에 연결된다.
구동 트랜지스터(DT)는 소스-게이트 간 전압에 따라 전계발광 소자(EL)에 흐르는 구동 전류를 조절하는 구동 소자이다. 구동 트랜지스터(DT)는 구동 트랜지스터의 게이트 노드(DTG)에 연결된 게이트, 구동 트랜지스터의 소스 노드(DTS)에 연결된 소스, 및 구동 트랜지스터의 드레인 노드(DTD)에 연결된 드레인을 포함한다.
제1 트랜지스터(T1)는 제j 스캔 신호(SCAN(j))에 응답하여 제k 데이터 전압을 구동 트랜지스터의 소스 노드(DTS)에 공급하는 스위치 소자이다. 제j 스캔 신호(SCAN(j))는 제j 스캔라인(SCANL(j))을 통해 서브 픽셀(SP)에 공급된다. 제k 데이터 전압은 제j 스캔 신호(SCAN(j))와 동기되는 전압이다. 제1 트랜지스터(T1)는 제j 스캔라인(SCANL(j))에 연결된 게이트, 제k 데이터 라인(DLk)에 연결된 제1 전극, 및 구동 트랜지스터의 소스 노드(DTS)에 연결된 제2 전극을 포함한다.
제2 트랜지스터(T2)는 제j 스캔 신호(SCAN(j))에 응답하여 구동 트랜지스터(DT)의 게이트 및 드레인 간의 전류 흐름(Current Path)을 도통시켜 구동 트랜지스터(DT)를 다이오드 연결하는 스위치 소자이다. 구동 트랜지스터(DT)가 다이오드 연결되면 구동 트랜지스터(DT)의 게이트 및 드레인의 전위는 “Vdata-|Vth|”가 된다. 따라서, 구동 트랜지스터(DT)가 다이오드 연결되면 구동 트랜지스터(DT)의 문턱전압(Vth)이 샘플링된다. 제2 트랜지스터(T2)는 제j 스캔라인(SCANL(j))에 연결된 게이트, 구동 트랜지스터의 드레인 노드(DTD)에 연결된 제1 전극, 및 구동 트랜지스터의 게이트 노드(DTG)에 연결된 제2 전극을 포함한다.
제3 트랜지스터(T3)는 제j 발광 제어 신호(EM(j))에 응답하여 가변 전압(VV2)을 구동 트랜지스터의 소스 노드(DTS)에 공급하는 스위치 소자이다. 제j 발광 제어 신호(EM(j))는 제j 발광 제어 신호 라인(EML(j))을 통해 서브 픽셀에 공급된다. 제3 트랜지스터(T3)는 제j 발광 제어 신호 라인(EML(j))에 연결된 게이트, 구동 트랜지스터의 소스 노드(DTS)에 연결된 제1 전극, 및 가변 전압(VV2)이 인가되는 가변 전압 라인(VVL2)에 연결된 제2 전극을 포함한다.
커패시터(Cst)는 제3 트랜지스터(T3)의 제2 전극과 구동 트랜지스터의 게이트 노드(DTG) 사이에 연결된다.
제4 트랜지스터(T4)는 제j 발광 제어 신호(EM(j))에 응답하여 구동 트랜지스터(DT)의 드레인과 전계발광 소자(EL)의 애노드 간의 전류 흐름을 도통시켜 구동 트랜지스터(DT)에서 생성된 구동 전류가 전계발광 소자(EL)의 애노드에 인가되도록 하는 스위치 소자이다. 제4 트랜지스터(T4)는 제j 발광 제어 신호 라인(EML(j))에 연결된 게이트, 구동 트랜지스터의 드레인 노드(DTD)에 연결된 제1 전극, 및 전계발광 소자(EL)의 애노드에 연결된 제2 전극을 포함한다. 제4 트랜지스터(T4)는 초기화 기간(INI), 샘플링 기간(SAM), 및 홀딩 기간(HLD) 동안 구동 트랜지스터(DT)와 전계발광 소자(EL) 사이의 전류 흐름을 차단하여 전계발광 소자(EL)가 원치 않게 발광되는 현상을 방지한다. 전계발광 소자(EL)가 발광 기간(EMI) 이외에서 발광되면 블랙 계조의 휘도가 상승하여 명암비(contrast ratio)가 감소될 수 있다. 블랙 계조는 픽셀 데이터의 최저 계조값 예를 들어 00000000(2)이다. 블랙 계조에서 픽셀의 휘도는 최저 휘도일 수 있다. 따라서, 발광 기간(EMI) 이외의 기간에서 전계발광 소자(EL)가 발광하는 현상을 방지하기 위하여, 제4 트랜지스터(T4)는 제j 발광 제어 신호(EM(j))에 응답하여 초기화 기간(IMI), 샘플링 기간(SAM) 및 홀딩 기간(HLD) 동안 전계발광 소자(EL)에 연결된 전류 패스를 차단하고 발광 기간(EMI) 동안 전계발광 소자(EL)와 구동 트랜지스터(DT) 사이에 전류 패스를 연결한다.
제5 트랜지스터(T5)는 제j-1 스캔 신호(SCAN(j-1))에 응답하여 초기화 전압(VINI)을 구동 트랜지스터의 게이트 노드(DTG)에 공급하는 스위치 소자이다. 제5 트랜지스터(T5)는 제j-1 스캔라인(SANL(j-1))에 연결된 게이트, 구동 트랜지스터의 게이트 노드(DTG)에 연결된 제1 전극, 및 초기화 전압(VINI)이 인가되는 초기화 전압 라인(VINIL)에 연결된 제2 전극을 포함한다.
제6 트랜지스터(T6)는 제j 스캔 신호(SCAN(j))에 응답하여 초기화 전압(VINI)을 전계발광 소자(EL)의 애노드에 공급하는 스위치 소자이다. 제6 트랜지스터(T6)는 제j 스캔라인(SCANL(j))에 연결된 게이트, 전계발광 소자(EL)의 애노드에 연결된 제1 전극, 및 초기화 전압 라인(VINIL)에 연결된 제2 전극을 포함한다.
이 경우, 구동 트랜지스터(DT)의 게이트에 연결된 제2 및 제5 트랜지스터(T2, T5)는 오프 기간이 길기 때문에 누설 전류에 취약하다. 제2 및 제5 트랜지스터(T2, T5)에서 누설 전류가 생기면 발광 기간(EMI) 동안 구동 트랜지스터의 게이트 노드(DTG)의 전압이 변하여 원하는 계조를 구현하기 어렵다. 이를 고려하여 제2 및 제5 트랜지스터(T2, T5)는 누설 전류를 줄일 수 있도록 듀얼 게이트(dual gate) 구조의 트랜지스터로 구성될 수 있다. 듀얼 게이트 구조는 두 개의 트랜지스터가 직렬로 연결되어 동일한 게이트 신호에 따라 제어되는 구조를 의미한다. 또한, 제2 및 제5 트랜지스터(T2, T5)의 누설 전류가 매우 작은 트랜지스터, 예를 들어, 산화물 트랜지스터(oxide transistor)로 구현될 경우, 싱글 게이트(single gate) 구조도 가능할 수 있다.
이어서, 서브 픽셀(SP)의 구동 특성을 설명한다. 도 7에 도시된 서브 픽셀 회로를 구동하기 위한 1 프레임(1 frame)은 제j-1 스캔 신호(SCAN(j-1))가 제j-1 스캔라인(SCANL(j-1))에 입력되는 초기화 기간(INI), 제j 스캔 신호(SCAN(j))가 제j 스캔라인(SCANL(j))에 입력되는 샘플링 기간(SAM), 전계발광 소자(EL)가 발광하는 발광 기간(EMI), 및 샘플링 기간(SAM)과 발광 기간(EMI) 사이의 홀딩 기간(HLD)을 포함한다.
초기화 기간(INI)에서 제j-1 스캔 신호(SCAN(j-1))의 전압이 게이트 온 전압으로 반전되고, 제j 발광 제어 신호(EM(j))는 게이트 오프 전압으로 반전된다. 초기화 기간(INI) 동안, 제j 스캔 신호(SCAN(j))는 게이트 오프 전압을 유지한다. 이 경우, 가변 전압 라인(VVL2)에는 기준 전압(VREF)이 인가된다.
초기화 기간(INI)에서 제5 트랜지스터(T5)가 제j-1 스캔 신호(SCAN(j-1))의 게이트 온 전압에 응답하여 턴-온 됨으로써, 제5 트랜지스터(T5)를 통해 초기화 전압(VINI)이 구동 트랜지스터의 게이트 노드(DTG)에 인가된다.
따라서, 초기화 기간(INI) 동안 구동 트랜지스터의 게이트 노드(DTG)의 전압이 초기화 전압(VINI)으로 초기화된다. 그리고, 초기화 기간(INI) 동안 제5 트랜지스터(T5)를 제외한 제1 트랜지스터 내지 제4 트랜지스터(T1~T4) 및 구동 트랜지스터(DT)는 턴-오프 된다.
샘플링 기간(SAM)에서 제j-1 스캔 신호(SCAN(j-1))의 전압은 게이트 오프 전압으로 반전되고, 제j 스캔 신호(SCAN(j))의 전압이 게이트 온 전압으로 반전된다. 샘플링 기간(SAM) 동안, 제j 발광 제어 신호(EM(j))는 게이트 오프 전압을 유지한다. 이 경우, 가변 전압 라인(VVL2)에는 기준 전압(VREF)이 인가되므로, 커패시터(Cst)의 일측 전극에 기준 전압(VREF)이 인가된다. 기준 전압(VREF)은 초기화 전압(VINI) 및 로직로우 전압(VL) 보다 높은 전압으로, 예를 들어, 3V~4V 이다.
샘플링 기간(SAM)에서 제1 트랜지스터(T1)가 제j 스캔 신호(SCAN(j))의 게이트 온 전압에 응답하여 턴-온 됨으로써, 제1 트랜지스터(T1)를 통해 데이터 전압(Vdata)이 구동 트랜지스터의 소스 노드(DTS)에 인가된다.
그리고, 제2 트랜지스터(T2)가 제j 스캔 신호(SCAN(j))의 게이트 온 전압에 응답하여 턴-온 됨으로써, 구동 트랜지스터(DT)가 다이오드 연결된다. 구동 트랜지스터(DT)가 다이오드 연결되면 구동 트랜지스터(DT)에 흐르는 전류에 의해 구동 트랜지스터의 게이트 및 드레인의 전위는 “Vdata-|Vth|”가 된다. 이 경우, 구동 트랜지스터(DT)가 다이오드 연결되면 구동 트랜지스터(DT)의 문턱전압(Vth)이 샘플링되어 구동 트랜지스터의 게이트 노드(DTG)를 통해 커패시터(Cst)의 타측 전극에 인가된다. 따라서, 커패시터(Cst)에는 기준 전압(VREF)과 “Vdata-|Vth|”의 차이만큼의 전압이 충전된다.
또한, 제6 트랜지스터(T6)가 제j 스캔 신호(SCAN(j))의 게이트 온 전압에 응답하여 턴-온 됨으로써, 초기화 전압(VINI)이 전계발광 소자(EL)의 애노드에 인가된다. 따라서, 샘플링 기간(INI) 동안 전계발광 소자(EL)의 애노드가 초기화 전압(VINI)으로 초기화된다.
샘플링 기간(SAM)에서 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제6 트랜지스터(T6), 및 구동 트랜지스터(DT)를 제외한 제3 트랜지스터 내지 제5 트랜지스터(T5)는 턴-오프 된다.
홀딩 기간(HLD)에서 제j 스캔 신호(SCAN(j))의 전압이 게이트 오프 전압으로 반전된다. 홀딩 기간(HLD) 동안, 제j-1 스캔 신호(SCAN(j-1)) 및 제j 발광 제어 신호(EM(j))는 게이트 오프 전압을 유지한다. 그리고, 가변 전압 라인(VVL2)에는 고전위 전원 전압(VDD)이 인가된다.
홀딩 기간(HLD)에서 커패시터(Cst)의 일측 전극에 연결된 가변 전압 라인(VVL2)에 인가되는 전압이 기준 전압(VREF)에서 고전위 전원 전압(VDD)으로 변할 때 발생되는 커플링(coupling) 현상에 의해 커패시터(Cst)의 타측 전극의 전압이 변할 수 있다. 따라서, 홀딩 기간(HLD) 동안, 커패시터(Cst)의 타측 전극의 전압은 “Vdata-|Vth|+VDD-VREF”가 된다. 변화된 커패시터(Cst)의 타측 전극의 전압은 구동 트랜지스터의 게이트 노드(DTG)에 인가된다. 그리고, 홀딩 기간(HLD) 동안, 구동 트랜지스터의 게이트 노드(DTG)의 전압 상승으로 인해 구동 트랜지스터(DT)도 턴-오프 된다. 그리고, 제1 트랜지스터(T1) 내지 제6 트랜지스터(T6)도 턴-오프 상태를 유지한다.
발광 기간(EMI)에서 제j 발광 제어 신호(EM(j))의 전압이 게이트 온 전압으로 반전된다. 발광 기간(EMI) 동안, 제j-1 스캔 신호(SCAN(j-1)) 및 제j 스캔 신호(SCAN(j))는 게이트 오프 전압을 유지한다. 이 경우, 가변 전압 라인(VVL2)에는 고전위 전원 전압(VDD)이 인가된다.
발광 기간(EMI)에서 제3 트랜지스터(T3)가 제j 발광 제어 신호(EM(j))의 게이트 온 전압에 응답하여 턴-온 됨으로써, 제3 트랜지스터(T3)를 통해 가변 전압(VV2)이 구동 트랜지스터의 소스 노드(DTS)에 인가된다. 따라서, 구동 트랜지스터의 소스 노드(DTS)의 전압이 “Vdata”에서 가변 전압(VV2)으로 변하기 때문에 구동 트랜지스터(DT)는 턴온된다. 이 경우, 가변 전압(VV2)은 고전위 전원 전압(VDD)이다.
그리고, 제4 트랜지스터(T4)가 제j 발광 제어 신호(EM(j))의 게이트 온 전압에 응답하여 턴-온 됨으로써, 제4 트랜지스터(T4)는 구동 트랜지스터의 드레인 노드(DTD)와 전계발광 소자(EL)의 애노드를 도통시킨다.
발광 기간(EMI)에서 구동 트랜지스터의 게이트 노드(DTG)의 전압은 “Vdata-|Vth|+VDD-VREF”이고, 구동 트랜지스터(DT)의 소스는 고전위 전원 전압(VDD)이다. 이를 통해, 전계발광 소자(EL)의 구동 전류를 결정하는 구동 트랜지스터(DT)의 소스-게이트 간 전압(Vsg)이 설정된다. 전계발광 소자(EL)에는 아래의 수학식 2와 같은 구동 전류(Iel)가 흐르게 된다.
[수학식 2]
Iel=K(Vsg-|Vth|)2=K{VDD-[Vdata-|Vth|+VDD-VREF]-|Vth|}2=K(Vdata-VREF)2
여기서, K는 구동 트랜지스터(DT)의 이동도, 채널비, 기생 용량 등에 의해 결정되는 상수값이고, Vth는 구동 트랜지스터(DT)의 문턱 전압이다.
수학식 2에서 알 수 있는 바와 같이, 본 발명은 전계발광 소자(EL)의 전류가 고전위 전원 전압(VDD)에 영향을 받지 않게 된다. 본 발명의 실시예는 기준 전압(VREF)과 고전위 전원 전압(VDD)으로 가변하는 가변 전압(VV2)을 서브 픽셀(SP)에 인가시킴으로써, 전계발광 소자(EL)의 구동 전류(Iel)가 고전위 전원 전압(VDD)의 영향을 받지 않으므로, 고해상도 패널에서 균일한 화질을 구현할 수 있고, 휘도 및 화질이 향상된 대화면의 패널을 제공할 수 있는 효과가 있다.
그리고, 초기화 기간(INI)에서 초기화 전압(VINI)을 사용하여 전계발광 소자(EL)의 애노드를 초기화하고, 샘플링 기간(SAM)에서 낮은 휘도의 블랙 계조를 표현하기 위해 충분히 높은 전압인 기준 전압(VREF)을 사용하여 전계발광 표시장치의 명암비 저하를 방지할 수 있다. 이 경우, 충분히 높은 전압이란 고해상도 표시패널에서 블랙 계조를 표현하기 위한 구동 전류를 발생시킬 수 있는 전압을 의미한다.
이어서, 초기화 전압(VINI)과 기준 전압(VREF)으로 가변하는 가변 전압(VV2)을 서브 픽셀(SP)에 인가하기 위한 게이트 구동부의 구성을 설명한다.
도 8은 본 명세서의 제2 실시예에 따른 게이트 구동부의 구성을 나타낸 도면이다.
게이트 구동부(130)는 Q 노드(Q)에 게이트가 연결된 풀업 트랜지스터(Tpu), QB 노드(QB)에 게이트가 연결된 풀다운 트랜지스터(Tpd), Q 노드(Q) 및 QB 노드(QB)에 전압을 제어하는 노드 제어부(135), 및 가변 전압 출력부(137)를 포함한다.
노드 제어부(135)는 Q 노드(Q)와 QB 노드(QB)의 전압이 서로 반대 위상이 되도록 충방전시키는 트랜지스터들을 포함할 수 있다.
Q 노드(Q)는 QB 노드(QB)와 반대로 충방전된다. 예를 들면, Q 노드(Q)에 로직하이 전압(VH)이 인가될 때 QB 노드(QB)에는 로직로우 전압(VL)이 인가되고, Q 노드(Q)에 로직로우 전압(VL)이 인가될 때 QB 노드(QB)에는 로직하이 전압(VH)이 인가된다. 이 경우, 풀업 트랜지스터(Tpu) 및 풀다운 트랜지스터(Tpd)가 턴-온(turn-on)/턴-오프(turn-off)됨으로써 서브 픽셀(SP)에 게이트 온 전압 또는 게이트 오프 전압을 제공할 수 있다.
풀업 트랜지스터(Tpu)의 게이트는 Q 노드(Q)에 연결되고, 제1 전극은 클럭 신호가 인가되는 클럭 신호 라인(CLKL)에 연결되며, 제2 전극은 제j 스캔 신호가 출력되는 제j 스캔라인(SCANL(j))에 연결된다. 풀업 트랜지스터(Tpu)는 Q 노드(Q)에 로직로우 전압(VL)이 인가되면 턴-온되어 클럭 신호를 제j 스캔라인(SCANL(j))에 출력한다. 예를 들어, 클럭 신호는 1 수평 기간만큼의 펄스폭으로 로직로우 전압(VL)과 로직하이 전압(VH) 사이에서 스윙한다. 그리고, Q 노드(Q)가 로직로우 전압(VL)일 때 클럭 신호는 로직로우 전압(VL)일 수 있다.
풀다운 트랜지스터(Tpd)의 게이트는 QB 노드(QB)에 연결되고, 제1 전극은 제j 스캔 신호가 출력되는 제j 스캔라인(SCANL(j))에 연결되며, 제2 전극은 로직하이 전압(VH)이 인가되는 로직하이 전압 라인(VHL)에 연결된다. 풀다운 트랜지스터(Tpd)는 QB 노드(QB)에 로직로우 전압(VL)이 인가되면 턴-온되어 로직하이 전압(VH)을 제j 스캔라인(SCANL(j))에 출력한다.
본 명세서의 제2 실시예에 따른 가변 전압 출력부(137)는 가변 전압(VV2)을 출력하기 위해, 제1 가변 전압 트랜지스터(Tv1) 및 제2 가변 전압 트랜지스터(Tv2)를 포함한다.
제1 가변 전압 트랜지스터(Tv1)의 게이트는 Q 노드(Q)에 연결되어 풀업 트랜지스터(Tpu)와 동기되어 턴-온 또는 턴-오프된다. 제1 가변 전압 트랜지스터(Tv1)의 제1 전극은 고전위 전원 전압(VDD)이 인가되는 고전위 전원 전압 라인(VDDL)에 연결되고, 제2 전극은 가변 전압(VV2)이 출력되는 가변 전압 라인(VVL2)에 연결된다. 제1 가변 전압 트랜지스터(Tv1)는 Q 노드(Q)에 로직로우 전압(VL)이 인가되면 턴-온되어 고전위 전원 전압(VDD)을 가변 전압 라인(VVL2)에 출력한다.
제2 가변 전압 트랜지스터(Tv2)의 게이트는 QB 노드(QB)에 연결되어 풀다운 트랜지스터(Tpd)와 동기되어 턴-온 또는 턴-오프된다. 제2 가변 전압 트랜지스터(Tv1)의 제1 전극은 가변 전압(VV2)이 출력되는 가변 전압 라인(VVL2)에 연결되고, 제2 전극은 기준 전압(VREF)이 인가되는 기준 전압 라인(VREFL)에 연결된다. 제2 가변 전압 트랜지스터(Tv2)는 QB 노드(QB)에 로직로우 전압(VL)이 인가되면 턴-온되어 기준 전압(VREF)을 가변 전압 라인(VVL2)에 출력한다.
본 명세서의 제2 실시예에 따른 게이트 구동부는 가변 전압 라인(VVL2)에 고전위 전원 전압(VDD) 및 기준 전압(VREF)을 선택적으로 출력할 수 있는 가변 전압 출력부(137)를 포함함으로써, 서브 픽셀(SP)에 배치될 수 있는 전원 배선의 개수를 감소시킬 수 있다.
도 9는 본 명세서의 일 실시예에 따른 게이트 구동부 및 서브 픽셀의 블록도이다. 구체적으로, 도 6의 본 명세서의 제2 실시예에 따른 서브 픽셀(SP) 및 도 8의 게이트 구동부가 적용된 도면이다.
게이트 구동부(130)는 복수의 스테이지(STG)들을 포함한다. 도 9에서는 예를 들어, 제j 번째, 제j+1 번째, 제j+2 번째 스테이지(STG)들을 도시하여 설명한다. 복수의 스테이지(STG)들은 각각 도 8에 도시된 회로를 포함할 수 있다. 이 경우, 복수의 스테이지(STG)들은 각각 가변 전압 라인(VVL2) 및 스캔 신호 라인(SCANL)에 연결되어 가변 전압(VV2) 및 스캔 신호(SCAN)를 서브 픽셀(SP)에 공급한다.
앞서 언급한 바와 같이, 게이트 구동부(130)에 포함된 가변 전압 출력부(137)에서 고전위 전원 전압(VDD) 또는 기준 전압(VREF)을 가변 전압 라인(VVL2)으로 출력시키기 때문에 각 서브 픽셀(SP)들에는 별도의 고전위 전원 전압 라인(VDDL) 또는 기준 전압 라인(VREFL)이 생략될 수 있다.
따라서, 각각의 서브 픽셀(SP)들에 세로 방향으로 배치되는 라인들은 초기화 전압 라인(VINIL) 및 데이터 전압 라인(DL)으로만 구성될 수 있다.
본 명세서의 실시예에 따른 게이트 구동부 및 전계발광 표시장치는 다음과 같이 설명될 수 있다.
본 명세서의 실시예에 따른 전계발광 표시장치에 있어서, 전계발광 표시장치는 영상을 표시하는 표시영역과 영상을 표시하지 않는 비표시영역으로 구성된 표시패널, 표시영역에 위치하고 구동 트랜지스터를 포함하는 서브 픽셀 회로 및 전계발광 소자로 구성된 서브 픽셀, 비표시영역에 위치하는 게이트 구동부, 및 비표시영역에 위치하며 서브 픽셀에 가변 전압을 제공하는 가변 전압 출력부를 포함하고, 가변 전압 출력부는 전계발광 소자의 애노드에 초기화 전압 또는 기준 전압을 선택적으로 출력한다. 이에 따라, 초기화 기간에서 초기화 전압을 사용하여 전계발광 소자의 애노드를 초기화하고, 샘플링 기간에서 낮은 휘도의 블랙 계조를 표현하기 위해 충분히 높은 전압인 기준 전압을 사용하여 전계발광 표시장치의 명암비 저하를 방지할 수 있다.
서브 픽셀 회로는 구동 트랜지스터의 게이트에 연결된 커패시터를 포함하고, 가변 전압 출력부는 가변 전압을 상기 커패시터의 일측 전극 및 타측 전극에 출력할 수 있다.
가변 전압 출력부는 전계발광 소자의 애노드를 초기화하기 위한 초기화 기간에서 초기화 전압을 출력하고, 가변 전압 출력부는 구동 트랜지스터의 문턱 전압을 샘플링하기 위한 샘플링 기간에서 기준 전압을 출력할 수 있다.
가변 전압 출력부는 제1 가변 전압 트랜지스터 및 제2 가변 전압 트랜지스터를 포함하며, 제1 가변 전압 트랜지스터는 턴온되어 초기화 전압을 가변 전압이 인가되는 가변 전압 라인에 출력할 수 있고, 제2 가변 전압 트랜지스터는 턴온되어 기준 전압을 가변 전압 라인에 출력할 수 있다.
게이트 구동부는 풀업 트랜지스터 및 풀다운 트랜지스터를 포함하고, 풀업 트랜지스터 및 제1 가변 전압 트랜지스터는 서로 동기되어 턴온 및 턴오프되고, 풀다운 트랜지스터 및 제2 가변 전압 트랜지스터는 서로 동기되어 턴온 및 턴오프될 수 있다.
표시패널은 제n 픽셀라인 및 제m 데이터 라인을 포함하고(n 및 m은 1 이상인 자연수), 서브 픽셀은 제j(1≤≤j≤n, j는 자연수) 픽셀라인에 배치되어 제k(1≤≤k≤≤m, k는 자연수) 데이터 전압에 대응하는 휘도로 발광하고, 서브 픽셀은 제j 스캔라인에 게이트가 연결되고 제k 데이터 라인에 제1 전극이 연결된 제1 트랜지스터, 제j 스캔라인에 게이트가 연결되고 구동 트랜지스터의 드레인에 제1 전극이 연결되며 구동 트랜지스터의 게이트에 제2 전극이 연결된 제2 트랜지스터, 게이트 노드에 게이트가 연결되고 고전위 전원 전압 라인에 제1 전극이 연결되며 제2 트랜지스터의 제1 전극에 드레인이 연결된 구동 트랜지스터, 구동 트랜지스터의 게이트 노드에 일측 전극이 연결되고 제1 트랜지스터의 제2 전극에 타측 전극이 연결된 커패시터, 제j 발광 제어 신호 라인에 게이트가 연결되고 커패시터의 타측 전극에 제1 전극이 연결되며 가변 전압이 인가되는 가변 전압 라인에 제2 전극이 연결된 제3 트랜지스터, 제j 발광 제어 신호 라인에 게이트가 연결되고 구동 트랜지스터의 드레인에 제1 전극이 연결되며 전계발광 소자의 애노드에 제2 전극이 연결된 제4 트랜지스터, 제j-1 스캔라인에 게이트가 연결되고 제4 트랜지스터의 제2 전극에 제1 전극이 연결되며 가변 전압 라인에 제2 전극이 연결된 제5 트랜지스터, 제j-1 스캔라인에 게이트가 연결되고 구동 트랜지스터의 게이트 노드에 제1 전극이 연결되며 가변 전압 라인에 제2 전극이 연결된 제6 트랜지스터, 및 제j-1 스캔라인에 게이트가 연결되고 고전위 전원 전압 라인에 제1 전극이 연결되며 커패시터의 타측 전극에 제2 전극이 연결된 제7 트랜지스터를 포함할 수 있다.
본 명세서의 실시예에 따른 전계발광 표시장치에 있어서, 전계발광 표시장치는 영상을 표시하는 표시영역과 영상을 표시하지 않는 비표시영역으로 구성된 표시패널, 표시영역에 위치하고 구동 트랜지스터 및 구동 트랜지스터의 게이트에 연결된 커패시터를 포함하는 서브 픽셀 회로, 및 전계발광 소자로 구성된 서브 픽셀, 비표시영역에 위치하는 게이트 구동부, 및 비표시영역에 위치하며 서브 픽셀에 가변 전압을 제공하는 가변 전압 출력부를 포함하고, 가변 전압 출력부는 구동 트랜지스터의 소스 및 커패시터의 일측 전극에 고전위 전원 전압 또는 기준 전압을 선택적으로 출력한다. 이에 따라, 전계발광 소자의 구동 전류가 고전위 전원 전압에 영향을 받지 않으므로, 고해상도 패널에서 균일한 화질을 구현하여 휘도 및 화질이 향상된 대화면의 패널을 제공할 수 있으며, 전계발광 표시장치의 명암비 저하를 방지할 수 있다.
가변 전압 출력부는 구동 트랜지스터의 게이트를 초기화하기 위한 초기화 기간 및 구동 트랜지스터의 문턱전압을 샘플링하기 위한 샘플링 기간에서 고전위 전원 전압을 출력하고, 가변 전압 출력부는 샘플링 기간에 이어진 홀딩 기간 및 발광 기간에서 기준 전압을 출력할 수 있다.
가변 전압 출력부는 제1 가변 전압 트랜지스터 및 제2 가변 전압 트랜지스터를 포함하며, 제1 가변 전압 트랜지스터는 턴온되어 고전위 전원 전압을 가변 전압이 인가되는 가변 전압 라인에 출력하고, 제2 가변 전압 트랜지스터는 턴온되어 기준 전압을 가변 전압 라인에 출력할 수 있다.
게이트 구동부는 풀업 트랜지스터 및 풀다운 트랜지스터를 포함하고, 풀업 트랜지스터 및 제1 가변 전압 트랜지스터는 서로 동기되어 턴온 및 턴오프되고, 풀다운 트랜지스터 및 제2 가변 전압 트랜지스터는 서로 동기되어 턴온 및 턴오프될 수 있다.
표시패널은 제n 픽셀라인 및 제m 데이터 라인을 포함하고(n 및 m은 1 이상인 자연수), 서브 픽셀은 제j(1≤≤j≤≤n, j는 자연수) 픽셀라인에 배치되어 제k(1≤≤k≤≤m, k는 자연수) 데이터 전압에 대응하는 휘도로 발광하고, 서브 픽셀은 게이트 노드에 게이트가 연결되고 소스 노드에 소스가 연결되며 드레인 노드에 드레인이 연결된 구동 트랜지스터, 제j 스캔라인에 게이트가 연결되고 제k 데이터 라인에 제1 전극이 연결되며 소스 노드에 제2 전극이 연결된 제1 트랜지스터, 제j 스캔라인에 게이트가 연결되고 드레인 노드에 제1 전극이 연결되며 게이트 노드에 제2 전극이 연결된 제2 트랜지스터, 게이트 노드에 일측 전극이 연결되고 가변 전압이 인가되는 가변 전압 라인에 타측 전극이 연결된 커패시터, 제j 발광 제어 신호 라인에 게이트가 연결되고 소스 노드에 제1 전극이 연결되며 가변 전압 라인에 제2 전극이 연결된 제3 트랜지스터, 제j 발광 제어 신호 라인에 게이트가 연결되고 드레인 노드에 제1 전극이 연결되며 전계발광 소자의 애노드에 제2 전극이 연결된 제4 트랜지스터, 제j-1 스캔라인에 게이트가 연결되고 커패시터의 타측 전극에 제1 전극이 연결되며 초기화 전압이 인가되는 초기화 전압 라인에 제2 전극이 연결된 제5 트랜지스터, 및 제j 스캔라인에 게이트가 연결되고 제4 트랜지스터의 제2 전극에 제1 전극이 연결되며 초기화 전압 라인에 제2 전극이 연결된 제6 트랜지스터를 포함할 수 있다.
본 명세서의 실시예에 따른 영상을 표시하기 위한 서브 픽셀에 스캔 신호를 출력하는 게이트 구동부에 있어서, 게이트 구동부는 Q 노드의 전압에 의해 턴온 또는 턴오프되는 풀업 트랜지스터, QB 노드의 전압에 의해 턴온 또는 턴오프되는 풀다운 트랜지스터, Q 노드 및 QB 노드의 전압을 제어하는 노드 제어부, 및 서브 픽셀의 구동 기간에 따라 초기화 전압, 고전위 전원 전압, 및 기준 전압 중 어느 하나를 선택적으로 출력하는 가변 전압 출력부를 포함한다. 이에 따라, 서브 픽셀에 배치될 수 있는 전원 배선의 개수를 감소시킬 수 있다.
가변 전압 출력부는 제1 가변 전압 트랜지스터 및 제2 가변 전압 트랜지스터를 포함할 수 있고, 제1 가변 전압 트랜지스터의 게이트는 Q 노드에 연결될 수 있으며, 제2 가변 전압 트랜지스터의 게이트는 QB 노드에 연결될 수 있다.
제1 가변 전압 트랜지스터의 제1 전극은 초기화 전압 또는 고전위 전원 전압이 인가되는 초기화 전압 라인 또는 고전위 전원 전압 라인에 연결될 수 있고, 제2 가변 전압 트랜지스터의 제1 전극은 기준 전압이 인가되는 기준 전압 라인에 연결될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시예로 국한되는 것은 아니고, 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형 실시될 수 있다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 보호 범위는 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함하는 것으로 해석되어야 할 것이다.
GL1~GLn : 게이트 라인들
DL1~DLm : 데이터 라인들
100 : 전계발광 표시장치
110 : 영상 처리부
120 : 타이밍 제어부
130 : 게이트 구동부
135 : 노드 제어부
137 : 가변 전압 출력부
140 : 데이터 구동부
150 : 표시패널
180 : 전원 공급부

Claims (14)

  1. 영상을 표시하는 표시영역과 영상을 표시하지 않는 비표시영역으로 구성된 표시패널;
    상기 표시영역에 위치하고 구동 트랜지스터를 포함하는 서브 픽셀 회로, 및 전계발광 소자로 구성된 서브 픽셀;
    상기 비표시영역에 위치하는 게이트 구동부; 및
    상기 비표시영역에 위치하며 상기 서브 픽셀에 가변 전압을 제공하는 가변 전압 출력부를 포함하고,
    상기 가변 전압 출력부는 상기 전계발광 소자의 애노드에 초기화 전압 또는 기준 전압을 선택적으로 출력하는, 전계발광 표시장치.
  2. 제1 항에 있어서,
    상기 서브 픽셀 회로는 상기 구동 트랜지스터의 게이트에 연결된 커패시터를 포함하고,
    상기 가변 전압 출력부는 상기 가변 전압을 상기 커패시터의 일측 전극 및 타측 전극에 출력하는, 전계발광 표시장치.
  3. 제1 항에 있어서,
    상기 가변 전압 출력부는 상기 전계발광 소자의 애노드를 초기화하기 위한 초기화 기간에서 상기 초기화 전압을 출력하고,
    상기 가변 전압 출력부는 상기 구동 트랜지스터의 문턱 전압을 샘플링하기 위한 샘플링 기간에서 상기 기준 전압을 출력하는, 전계발광 표시장치.
  4. 제1 항에 있어서,
    상기 가변 전압 출력부는 제1 가변 전압 트랜지스터 및 제2 가변 전압 트랜지스터를 포함하며,
    상기 제1 가변 전압 트랜지스터는 턴온되어 상기 초기화 전압을 상기 가변 전압이 인가되는 가변 전압 라인에 출력하고,
    상기 제2 가변 전압 트랜지스터는 턴온되어 상기 기준 전압을 상기 가변 전압 라인에 출력하는, 전계발광 표시장치.
  5. 제4 항에 있어서,
    상기 게이트 구동부는 풀업 트랜지스터 및 풀다운 트랜지스터를 포함하고,
    상기 풀업 트랜지스터 및 상기 제1 가변 전압 트랜지스터는 서로 동기되어 턴온 및 턴오프되고, 상기 풀다운 트랜지스터 및 상기 제2 가변 전압 트랜지스터는 서로 동기되어 턴온 및 턴오프되는, 전계발광 표시장치.
  6. 제1 항에 있어서,
    상기 표시패널은 제n 픽셀라인 및 제m 데이터 라인을 포함하고(n 및 m은 1 이상인 자연수),
    상기 서브 픽셀은 제j(1≤≤j≤≤n, j는 자연수) 픽셀라인에 배치되어 제k(1≤≤k≤≤m, k는 자연수) 데이터 전압에 대응하는 휘도로 발광하고,
    상기 서브 픽셀은
    제j 스캔라인에 게이트가 연결되고 제k 데이터 라인에 제1 전극이 연결된 제1 트랜지스터;
    제j 스캔라인에 게이트가 연결되고 상기 구동 트랜지스터의 드레인에 제1 전극이 연결되며 상기 구동 트랜지스터의 게이트에 제2 전극이 연결된 제2 트랜지스터;
    게이트 노드에 게이트가 연결되고 고전위 전원 전압 라인에 제1 전극이 연결되며 상기 제2 트랜지스터의 제1 전극에 드레인이 연결된 구동 트랜지스터;
    상기 구동 트랜지스터의 게이트 노드에 일측 전극이 연결되고 상기 제1 트랜지스터의 제2 전극에 타측 전극이 연결된 커패시터;
    제j 발광 제어 신호 라인에 게이트가 연결되고 상기 커패시터의 타측 전극에 제1 전극이 연결되며 상기 가변 전압이 인가되는 가변 전압 라인에 제2 전극이 연결된 제3 트랜지스터;
    상기 제j 발광 제어 신호 라인에 게이트가 연결되고 상기 구동 트랜지스터의 드레인에 제1 전극이 연결되며 상기 전계발광 소자의 애노드에 제2 전극이 연결된 제4 트랜지스터;
    제j-1 스캔라인에 게이트가 연결되고 상기 제4 트랜지스터의 제2 전극에 제1 전극이 연결되며 상기 가변 전압 라인에 제2 전극이 연결된 제5 트랜지스터;
    상기 제j-1 스캔라인에 게이트가 연결되고 상기 구동 트랜지스터의 게이트 노드에 제1 전극이 연결되며 상기 가변 전압 라인에 제2 전극이 연결된 제6 트랜지스터; 및
    상기 제j-1 스캔라인에 게이트가 연결되고 상기 고전위 전원 전압 라인에 제1 전극이 연결되며 상기 커패시터의 타측 전극에 제2 전극이 연결된 제7 트랜지스터를 포함하는, 전계발광 표시장치.
  7. 영상을 표시하는 표시영역과 영상을 표시하지 않는 비표시영역으로 구성된 표시패널;
    상기 표시영역에 위치하고 구동 트랜지스터 및 상기 구동 트랜지스터의 게이트에 연결된 커패시터를 포함하는 서브 픽셀 회로, 및 전계발광 소자로 구성된 서브 픽셀;
    상기 비표시영역에 위치하는 게이트 구동부; 및
    상기 비표시영역에 위치하며 상기 서브 픽셀에 가변 전압을 제공하는 가변 전압 출력부를 포함하고,
    상기 가변 전압 출력부는 상기 구동 트랜지스터의 소스 및 상기 커패시터의 일측 전극에 고전위 전원 전압 또는 기준 전압을 선택적으로 출력하는, 전계발광 표시장치.
  8. 제7 항에 있어서,
    상기 가변 전압 출력부는 상기 구동 트랜지스터의 게이트를 초기화하기 위한 초기화 기간 및 상기 구동 트랜지스터의 문턱전압을 샘플링하기 위한 샘플링 기간에서 상기 고전위 전원 전압을 출력하고,
    상기 가변 전압 출력부는 상기 샘플링 기간에 이어진 홀딩 기간 및 발광 기간에서 상기 기준 전압을 출력하는, 전계발광 표시장치.
  9. 제7 항에 있어서,
    상기 가변 전압 출력부는 제1 가변 전압 트랜지스터 및 제2 가변 전압 트랜지스터를 포함하며,
    상기 제1 가변 전압 트랜지스터는 턴온되어 상기 고전위 전원 전압을 상기 가변 전압이 인가되는 가변 전압 라인에 출력하고,
    상기 제2 가변 전압 트랜지스터는 턴온되어 상기 기준 전압을 상기 가변 전압 라인에 출력하는, 전계발광 표시장치.
  10. 제9 항에 있어서,
    상기 게이트 구동부는 풀업 트랜지스터 및 풀다운 트랜지스터를 포함하고,
    상기 풀업 트랜지스터 및 상기 제1 가변 전압 트랜지스터는 서로 동기되어 턴온 및 턴오프되고, 상기 풀다운 트랜지스터 및 상기 제2 가변 전압 트랜지스터는 서로 동기되어 턴온 및 턴오프되는, 전계발광 표시장치.
  11. 제7 항에 있어서,
    상기 표시패널은 제n 픽셀라인 및 제m 데이터 라인을 포함하고(n 및 m은 1 이상인 자연수),
    상기 서브 픽셀은 제j(1≤≤j≤n, j는 자연수) 픽셀라인에 배치되어 제k(1≤≤k≤≤m, k는 자연수) 데이터 전압에 대응하는 휘도로 발광하고,
    상기 서브 픽셀은
    게이트 노드에 게이트가 연결되고 상기 소스 노드에 소스가 연결되며 드레인 노드에 드레인이 연결된 구동 트랜지스터;
    제j 스캔라인에 게이트가 연결되고 제k 데이터 라인에 제1 전극이 연결되며 상기 소스 노드에 제2 전극이 연결된 제1 트랜지스터;
    제j 스캔라인에 게이트가 연결되고 상기 드레인 노드에 제1 전극이 연결되며 상기 게이트 노드에 제2 전극이 연결된 제2 트랜지스터;
    상기 게이트 노드에 일측 전극이 연결되고 상기 가변 전압이 인가되는 가변 전압 라인에 타측 전극이 연결된 커패시터;
    제j 발광 제어 신호 라인에 게이트가 연결되고 상기 소스 노드에 제1 전극이 연결되며 상기 가변 전압 라인에 제2 전극이 연결된 제3 트랜지스터;
    상기 제j 발광 제어 신호 라인에 게이트가 연결되고 상기 드레인 노드에 제1 전극이 연결되며 상기 전계발광 소자의 애노드에 제2 전극이 연결된 제4 트랜지스터;
    제j-1 스캔라인에 게이트가 연결되고 상기 커패시터의 타측 전극에 제1 전극이 연결되며 초기화 전압이 인가되는 초기화 전압 라인에 제2 전극이 연결된 제5 트랜지스터; 및
    상기 제j 스캔라인에 게이트가 연결되고 상기 제4 트랜지스터의 제2 전극에 제1 전극이 연결되며 상기 초기화 전압 라인에 제2 전극이 연결된 제6 트랜지스터를 포함하는, 전계발광 표시장치.
  12. 영상을 표시하기 위한 서브 픽셀에 스캔 신호를 출력하는 게이트 구동부에 있어서, 상기 게이트 구동부는
    Q 노드의 전압에 의해 턴온 또는 턴오프되는 풀업 트랜지스터;
    QB 노드의 전압에 의해 턴온 또는 턴오프되는 풀다운 트랜지스터;
    상기 Q 노드 및 상기 QB 노드의 전압을 제어하는 노드 제어부; 및
    상기 서브 픽셀의 구동 기간에 따라 초기화 전압, 고전위 전원 전압, 및 기준 전압 중 어느 하나를 선택적으로 출력하는 가변 전압 출력부를 포함하는, 게이트 구동부.
  13. 제12 항에 있어서,
    상기 가변 전압 출력부는 제1 가변 전압 트랜지스터 및 제2 가변 전압 트랜지스터를 포함하고,
    상기 제1 가변 전압 트랜지스터의 게이트는 상기 Q 노드에 연결되며,
    상기 제2 가변 전압 트랜지스터의 게이트는 상기 QB 노드에 연결되는, 게이트 구동부.
  14. 제13 항에 있어서,
    상기 제1 가변 전압 트랜지스터의 제1 전극은 상기 초기화 전압 또는 상기 고전위 전원 전압이 인가되는 초기화 전압 라인 또는 고전위 전원 전압 라인에 연결되고,
    상기 제2 가변 전압 트랜지스터의 제1 전극은 상기 기준 전압이 인가되는 기준 전압 라인에 연결된, 게이트 구동부.
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