JP2007316668A - 電流供給回路 - Google Patents

Abstract

【課題】電流供給回路による信号線駆動電流のばらつきを抑えて、表示装置の表示品位を向上させる。
【解決手段】ビット重み付け電流源回路４３において、基準電流書込み動作時には、基準電流線４０からの基準電流ＩＲＥＦ［２］がｎ型ＴＦＴ４８を通過するように導かれ、そのときのゲート電圧がキャパシタ４９に保持される。ビット重み付け電流出力動作時には、キャパシタ４９の保持電圧に応じた電流が、ｎ型ＴＦＴ４８から出力されて、対応の画像データビットＤ［２］（ｍ）に応じてオンオフされるｎ型ＴＦＴ５３を介して信号線へ供給される。ｎ型ＴＦＴ５３のオフ時には、ｎ型ＴＦＴ５３と相補的にオンオフするｐ型ＴＦＴ５２のオンにより、ｎ型ＴＦＴ４８からの出力電流はダミー負荷５１を通過する。これにより、キャパシタ４６での電荷リークによってｎ型ＴＦＴ４８のゲート電圧が次第に低下することを防止できる。
【選択図】図２

Description

この発明は、電流供給回路に関し、より特定的には、有機ＥＬ（Electro-Luminescence）素子等の電流により発光輝度が変化する発光素子を各画素に備えた表示装置に用いられれる電流供給回路に関する。

近年、携帯情報端末やテレビジョン受像機向けに有機ＥＬなどを発光素子として用いた表示装置が盛んに開発されている。有機ＥＬなどの発光素子を各画素に備えた自発光型表示装置は、良好な視認性を有し、また動画表示特性も優れている。

有機ＥＬを発光素子として用いた従来の表示装置は、例えば、特開平１１−２１２４９３号公報に記載のものが知られている。

図３７は同公報に記載された従来の表示装置の構成を示す回路図であり、発光素子（ｍ、ｎ）に対して、４本の信号線（Ｓｍ，１〜Ｓｍ，４）と４本の走査線（Ｄｎ，１〜Ｄｎ，４）が薄膜トランジスタＴＦＴ１〜４を介して接続されている。また、信号線（Ｓｍ，１〜Ｓｍ，４）には、定電流源（Ｉｍ，１〜Ｉｍ，４）が接続されており、その電流比を１：２：４：８に設定することにより、発光素子の電流を１６通りに制御して、１６通りの階調的な発光輝度を得るものである。

ガラス基板上に形成された薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）を画素のスイッチング素子として使用した、いわゆるアクティブ型表示装置が広く知られている。特に、有機ＥＬ等の電流により発光輝度が変化する発光素子を用いたアクティブ型表示装置においては、書き換えられた信号に基づいて、次の書換え時まで発光素子に電流を流し続けることが出来るため、画素にスイッチング素子を用いないパッシブ型よりも小さい発光素子への駆動電流で高輝度が得られるという利点がある。

薄膜トランジスタのうち、低温プロセスで製作が可能な低温多結晶シリコンＴＦＴ（低温ｐ−Ｓｉ ＴＦＴ）は、アモルファスシリコンＴＦＴに比べて電子移動度が高いため、駆動回路をガラス基板上に画素マトリクス回路と一体形成することが可能であり、液晶表示装置をはじめとして広く用いられるようになってきた。

ところが、低温ｐ−Ｓｉ ＴＦＴは、一般にレーザーアニールにより形成されるが、レーザー照射強度をガラス基板面内で均一に制御することが難しいなどの理由により、単結晶シリコンよりもＶｔｈ（閾値電圧）やμ（移動度）などの特性ばらつきが大きい。

従来の表示装置では、各列の信号線毎に複数の定電流源が接続されているため、定電流源を表示パネル内にＴＦＴを用いてガラス基板に画素マトリクスと一体に構成する場合、ＴＦＴ特性のばらつきによって、各列の定電流源の出力電流すなわち信号線駆動電流にばらつきが生じ、発光輝度にむらが発生するという問題がある。

さらに、複数の信号線を各列毎に配線する必要があるので、画素ピッチが狭い高解像度の表示装置では配線が困難になるという問題がある。

また、各画素での階調的な輝度はデジタルの画像データによって指示される構成が一般的である。このため、表示色の増加等に伴って画像データのビット数が増大すると、画像データを伝達する画像データ線での電圧変動が、発光素子へ電流を供給する信号線における信号線駆動電流の生成に影響を及ぼす可能性がある。
特開平１１−２１２４９３号公報

この発明の目的は、ＴＦＴ特性のばらつきが大きい場合であっても、列単位での信号線駆動電流のばらつきを抑え、発光輝度のむらを抑えることのできる表示装置を得ることである。

この発明の他の目的は、各列ごとの信号線の本数を削減して、画素ピッチが狭い高解像度表示にも対応することが出来る表示装置を得ることである。

この発明のさらに他の目的は、画像データを伝達する画像データ線での電圧変動が、発光素子へ電流を供給する信号線における信号線駆動電流の生成に及ぼす影響を抑制することにより、表示装置の表示品位の向上を図ることである。

この発明に従う表示装置は、各画素の発光素子に電流を供給するように構成された画素マトリクス回路と、デジタル画像データに応じた信号電流を画素マトリクス回路へ供給するための信号線と、デジタル画像データの各ビットに対応して、ビット重み付けされた基準電流を出力する基準電流発生手段と、デジタル画像データの各ビットに対応して設けられ、対応の基準電流に応じたビット重み付け電流を出力し、かつ、対応の基準電流を書込むことによって出力するビット重み付け電流を補正する機能を有するビット重み付け電流発生手段と、ビット重み付け電流発生手段に対応して設けられ、対応のビット重み付け電流発生手段から出力されるビット重み付け電流を、対応のビットのデータレベルに応じてスイッチングするスイッチング手段とを備え、スイッチング手段によりスイッチングした電流を加算して、信号電流として信号線へ出力する。

このような表示装置においては、ビット重み付け電流を出力するビット重み付け電流発生手段を共通の基準電流を書き込むことにより補正し、ビット重み付け電流発生手段から出力されるビット重み付け電流を当該ビットに対応するデジタル画像のビットデータに応じてスイッチングした後加算して信号線へ出力するように構成したので、ＴＦＴ特性のばらつきが大きい場合であっても各列の信号線駆動電流のばらつきを抑えることが可能となり、発光輝度のむらを抑えることができる。

好ましくは、ビット重み付け電流発生手段は、電流を出力する第1の電界効果トランジ
スタと、基準電流の書込み時に、第1の電界効果トランジスタのゲートおよびドレイン間
を接続する第２の電界効果トランジスタと、第1の電界効果トランジスタのゲートに接続
された容量素子とを含み、基準電流の書込み時には第２の電界効果トランジスタが導通することにより、第１の電界効果トランジスタを流れる電流に応じたゲート電圧を容量素子に保持し、かつ、ビット重み付け電流の出力時には、第２の電界効果トランジスタが遮断され、第１の電界効果トランジスタが容量素子に保持されたゲート電圧に応じた電流を出力する。

このような表示装置では、基準電流書込み時にはビット重み付け電流出力用の第１の電界効果トランジスタのゲートードレイン間を第２の電界効果トランジスタにより接続し、第１の電界効果トランジスタを流れる電流に応じたゲート電圧をゲートに接続された容量素子に保持し、ビット重み付け電流の出力時には、第２の電界効果トランジスタが遮断して、第１の電界効果トランジスタが容量素子に保持されたゲート電圧に応じた電流を出力するように構成したので、基準電流書込み時に第１の電界効果トランジスタに書き込まれた基準電流を、ビット重み付け電流出力時に再現して出力することができ、トランジスタ特性のばらつきが大きい場合であっても各列の信号線駆動電流のばらつきを抑えることが可能となり、発光輝度のむらを抑えることができる。

さらに、好ましくは、ビット重み付け電流発生手段は、ビット重み付け電流が出力されるノードと電気的に接続されたダミー負荷をさらに含み、対応のスイッチング手段により信号線へ電流を供給しない場合には、ダミー負荷に電流を供給する。

このような表示装置では、スイッチング手段により信号線へ電流を供給しない場合には、ビット重み付け電流発生手段の出力に設けたダミー負荷に電流を供給するようにしたので、第１の電界効果トランジスタのゲートに接続された容量素子により保持された電荷がリークするのを抑えることができ、第１の電界効果トランジスタのゲート電位低下による信号線駆動電流の低下を抑えることができる。

また、さらに好ましくは、ビット重み付け電流発生手段は、第１の電界効果トランジスタのドレイン側にカスコード接続された第３の電界効果トランジスタをさらに含み、第３の電界効果トランジスタのゲートには、第３の電界効果トランジスタが飽和領域で動作するように所定電圧が印加される。

このような表示装置では、第１の電界効果トランジスタのドレイン側にカスコード接続された第３の電界効果トランジスタを備え、第３の電界効果トランジスタのゲートには、当該トランジスタが飽和領域で動作する所定の電圧を印加するので、第３の電界効果トランジスタにより第１の電界効果トランジスタのＶｄｓ（ソース・ドレイン間電圧）の変化をシールドすることができ、信号線へ供給する信号電流の変化に伴って信号線電圧が変化する場合であっても、第１の電界効果トランジスタにより駆動される信号線電流の変化を抑えることが可能となる。

あるいは、さらに好ましくは、ビット重み付け電流発生手段は、第１の電界効果トランジスタのドレイン側にカスコード接続された第４の電界効果トランジスタをさらに含み、ビット重み付け電流の出力動作時に対応のスイッチング手段から信号線へ電流を出力しない場合には、第４の電界効果トランジスタは遮断される。

このような表示装置では、第１の電界効果トランジスタのドレイン側にカスコード接続された第４の電界効果トランジスタを備え、ビット重み付け電流発生手段の電流出力動作時に上記スイッチング手段から信号線へ電流を出力しない場合には、第４の電界効果トランジスタを遮断するので、第１の電界効果トランジスタのゲートに接続された容量素子に保持された電荷がリークする経路を遮断することができる。したがって、第１の電界効果トランジスタのゲート電位が低下することがなく、画像データが“１”となって信号線へ電流を出力するときにも、所定の電流を供給することが可能となる。

特に、さらに好ましくは、ビット重み付け電流発生手段のビット重み付け電流の出力動作時にスイッチング手段から信号線へ電流を出力しない場合、または、基準電流書込み動作時に第１の電界効果トランジスタへ基準電流を書き込まない場合には、第４の電界効果トランジスタは遮断される。

このような表示装置においては、ビット重み付け電流発生手段の電流出力動作時にスイッチング手段から信号線へ電流を出力しない場合、または、基準電流書込み動作時に第１の電界効果トランジスタへ基準電流を書き込まない場合には、第４の電界効果トランジスタを遮断するので、さらには、基準電流を書き込まない場合にも第１の電界効果トランジスタのゲートに接続された容量素子に保持された電荷がリークする経路を遮断することができるので、第１の電界効果トランジスタのゲート電位が低下することがなく、画像データが“１”となって信号線へ電流を出力するときにも、所定の電流を供給することが可能となる。

また、特にさらに好ましくは、ビット重み付け電流発生手段は、第４の電界効果トランジスタのドレインに接続されて、ドレインの電圧を保持する容量素子をさらに含む。

このような表示装置においては、第４の電界効果トランジスタのドレインに接続され、当該ドレイン電圧を保持する容量素子を備えたので、第４の電界効果トランジスタのドレイン電位が第１の電界効果トランジスタのゲート電位よりも低下するのを防ぎ、第１の電界効果トランジスタのゲートに接続された容量素子に保持された電荷のリークするのを防止することができるので、第１の電界効果トランジスタのゲート電位が低下することがなく、画像データが“１”となって信号線へ電流を出力するときにも、所定の電流を供給することが可能となる。

あるいは、さらに好ましくは、ビット重み付け電流発生手段は、第１の電界効果トランジスタのドレインに接続され、ドレインの電圧を保持する容量素子をさらに含む。

このような表示装置においては、第１の電界効果トランジスタのドレインに接続され、当該ドレイン電圧を保持する容量素子を備えたので、第１の電界効果トランジスタのドレイン電位がゲート電位よりも低下するのを防ぎ、第１の電界効果トランジスタのゲートに接続された容量素子に保持された電荷のリークするのを防止することができるため、第１の電界効果トランジスタのゲート電位が低下することがなく、画像データが“１”となって信号線へ電流を出力するときにも、所定の電流を供給することが可能となる。

あるいは好ましくは、表示装置は、入力される１表示ライン分のデジタル画像データを、ラッチパルスに応答して順次ラッチするラッチ手段と、ラッチパルスを順次生成するラッチパルス生成手段とをさらに備え、ラッチ手段にて１フレーム分のデジタル画像をラッチするデータラッチ期間のブランキング期間およびビット重み付け電流発生手段にて信号線へ電流を供給する期間のブランキング期間においても、ラッチパルス生成手段は動作してラッチパルスを生成し、かつ、ビット重み付け電流発生手段は、生成されたラッチパルスに基づいて、ビット重み付け電流を補正するための対応の基準電流の書込みを行なう。

このような表示装置においては、ラッチ手段で１フレーム分のデジタル画像をラッチするデータラッチ期間のブランキング期間及び上記ビット重み付け電流発生手段にて上記信号線へ電流を供給する期間のブランキング期間との両方に属する期間において、ラッチパルス生成手段を動作させラッチパルスを生成するとともに、ラッチパルスに基づいてビット重み付け電流発生手段に基準電流を書き込むようにしたので、各列のビット重み付け電流発生手段における基準電流書込み動作と電流出力動作を分離して、容易に基準電流書込みを行うことができる。また、ビット重み付け電流発生手段に基準電流書込みのための新たなパルス生成手段を設ける必要がないので、回路構成が簡単となり、回路サイズ（寸法）を縮小できる。

さらに好ましくは、電源投入等の起動時には、ラッチパルス生成手段が動作し、生成されたラッチパルスに基づいて、ビット重み付け電流発生手段が対応の基準電流を書込んだ後に、ラッチ手段によりデジタル画像データを順次ラッチして表示が行なわれる。

このような表示装置においては、電源投入等の起動時には、ラッチパルス生成手段を動作させ、ラッチパルスに基づいてビット重み付け電流発生手段に基準電流を書き込んだ後に、ラッチ手段により順次デジタル画像をラッチして表示を行うようにしたので、動作期間のほぼ全てにわたってビット重み付け電流発生手段への基準電流書込み補正を行うことができ、ブランキング期間のみを使う場合に比べ、配線容量や保持用の容量素子を充電して駆動用トランジスタのゲート電圧が所定値となるまでの時間を短縮することができ、画像表示へスムーズに移行することが可能となる。

あるいは好ましくは、表示装置は、可変の基準電圧を発生する電圧可変手段と、基準電圧を電流に変換する定電流源とをさらに備え、基準電流発生手段は、定電流源から出力される電流を元に基準電流を生成する電流源回路を含む。

このような表示装置においては、基準電圧を発生して、基準電圧を電流に変換して、それを元に基準電流を生成するようにしたので、コントローラにより基準電圧を調整することにより、ＲＧＢの基準電流の比、及び大きさを調整することができ、表示のホワイトバランス調整や輝度調整を制御することが可能となる。

さらに好ましくは、電流源回路は、定電流源から出力される電流を画像データの各ビットに対応する基準電流に変換するためのカレントミラー回路を含み、カレントミラー回路は、ビット重み付けに応じてサイズ比を異ならせた複数の電界効果トランジスタを有する。

このような表示装置においては、基準電圧を変換して得た元電流を、サイズ比を異ならせた複数の電界効果トランジスタからなるカレントミラー回路にてビット重み付けされた複数の基準電流に変換するようにしたので、簡単な構成でビット重み付けされた基準電流を得ることができる。

また好ましくは、ビット重み付け電流発生手段は、２系統のビット重み付け電流源を含み、表示装置は、２系統のビット重み付け電流源のそれぞれにおいて、基準電流の書込み動作とビット重み付け電流の出力動作とが相補的に交互に繰り返されるように制御する制御手段をさらに備える。

このような表示装置においては、ビット重み付け電流発生手段が２系統のビット重み付け電流発生手段を含み、２系統のビット重み付け電流発生手段の基準電流書込み動作と電流出力動作が相補的に交互に繰り返されるように制御するようにしたので、基準電流書込み動作に十分な時間を割り当てることができ、安定したビット重み付け電流を出力することが可能となり、信号駆動電流のばらつきをさらに抑えることができる。

あるいは好ましくは、表示装置は、ビット重み付けされた各基準電流値を各階段ステップ電流値とする階段波電流を発生する階段波電流源をさらに備え、基準電流発生手段は、階段波電流の対応する階段ステップでの電流を書込み、書込まれた電流を再現して基準電流として出力する電流源を含む。

このような表示装置においては、ビット重み付けされた各基準電流値を各階段ステップ電流値とする階段波電流を発生し、この階段波電流の対応するステップの電流を書込み、当該書込み電流を再現して基準電流とするので、１つの階段波電流から正確なビット数分の基準電流を得ることが可能となる。

また好ましくは、基準電流発生手段は、ビット重み付けされた各電流値をとる階段波電流として基準電流を供給し、ビット重み付け電流発生手段は、デジタル画像データの対応のビットに応じたタイミングで、階段波電流を基準電流として書き込まれる。

このような表示装置においては、基準電流がビット重み付けされた各電流値をとる階段波電流として供給され、ビット重み付け電流発生手段においては、各ビットに対応するタイミングで階段波基準電流を書き込むので、電流供給線として低インピーダンスとなるように配線幅を広くとる必要のある基準電流線の本数を各色１本に削減することができ、また、基準電流発生回路も各色１出力として簡単化できるので、駆動回路の寸法（サイズ）を小さくすることが可能となる。

この発明の他の構成に従う表示装置は、各画素の発光素子に電流を供給するように構成された画素マトリクス回路と、デジタル画像データに応じた信号電流を画素マトリクス回路へ供給するための複数の第１の信号線と、デジタル画像データを伝達する画像データ線と、デジタル画像データに応じた信号電流を複数の第１の信号線に生成する信号線駆動部とを備え、信号線駆動部は、複数の第１の信号線にそれぞれ対応して、複数の第１の信号線とは独立に設けられた複数の第２の信号線と、複数の第２の信号線にそれぞれ対応して設けられ、各々が、画像データ線から受けた画像信号に応じた電流を対応の第２の信号線に生成するための複数の電流変換回路と、複数の第１および第２の信号線の間にそれぞれ設けられた複数の電流伝達回路とを含み、複数の電流伝達回路の各々は、対応の第２の信号線の通過電流に応じた電流を再現して得られる電流を、信号電流として対応の第１の信号線に生成し、画像データ線は、第１の信号線とクロスする領域を避けて配置される。

好ましくは、複数の電流変換回路の各々は、デジタル画像データを構成する複数ビットにそれぞれ対応して設けられた複数の電流変換ユニットを含み、複数の電流変換ユニットの各々は、複数ビットのうちの対応ビットのデータを、複数の電流変換回路ごとに定められた第１の所定タイミングにおいて画像データ線から取込んで保持する第１のラッチ回路と、第１の所定タイミングよりも後に複数の電流変換回路に共通に定められた第２の所定タイミングにおいて、第１のラッチ回路に保持された対応ビットのデータを第１のラッチ回路から受けて保持する第２のラッチ回路と、複数ビットにそれぞれ対応して設定された複数のビット重み付け電流のうちの対応する１つを、対応の第２の信号線へ生成するための電流源回路とを含み、電流源回路は、第２のラッチ回路に保持された対応ビットのデータに応じて、対応のビット重み付け電流の生成を実行あるいは停止する。

このような表示装置においては、画素回路へ信号電流を供給するように配置された第１の信号線が、画像データ線と直接クロスすることが無いので、画像データの伝達によって第１の信号線の電位が影響を受けることなく、画素回路へ信号電流を書き込むことが可能となる。また、第１の信号線と画像データ線とが直接クロスすることが無いことから、第１の信号線の配線容量が低減される。この結果、信号線電位が画像データに応じた信号電流レベルに対応した所望の値となるまでの整定時間を短くすることが可能となるので、画像データに応じた信号電流を高速に生じさせることができ、エッジぼけの抑制等の表示品位の向上が図られる。

あるいは好ましくは、複数の電流変換回路の各々は、デジタル画像データを構成する複数ビットにそれぞれ対応して設けられた複数の電流変換ユニットを含み、複数の電流変換ユニットの各々は、複数ビットのうちの対応ビットのデータを、複数の電流変換回路ごとに定められた第１の所定タイミングにおいて、画像データ線から取込んで保持するラッチ回路と、複数ビットにそれぞれ対応して設定された複数のビット重み付け電流のうちの対応する１つを、対応の第２の信号線へ生成するための電流源回路とを含み、電流源回路は、ラッチ回路に保持された対応ビットのデータに応じて、対応のビット重み付け電流の生成を実行あるいは停止し、かつ、複数の電流変換部に共通に定められた第２の所定タイミングまでの間、ビット重み付け電流の生成を強制的に停止させるリセット回路を有し、第２の所定タイミングは、同一の水平期間内において、第１の所定タイミングよりも後に設定される。

このような表示装置では、電流源回路内にリセット回路を設けることにより、画像データ線から１行分のデジタル画像データをラッチする動作と、１行分の信号線電流を並列に供給する動作とを実行することができる。したがって、ラッチ回路を２段階に設けることなく、デジタル画像データの線順次化が可能となるので、信号線駆動回路部分の回路規模を縮小することが可能となる。特に、当該ラッチ回路は、第１の信号線ごとにデジタル画像データのビット数分設ける必要があるので、回路規模の縮小効果は大きい。

また好ましくは、表示装置は、複数ビットにそれぞれ対応して設定された複数のビット重み付け電流の基準レベルをそれぞれ示す複数の基準電流を生成する基準電流発生回路をさらに備え、複数の電流変換回路の各々は、デジタル画像データを構成する複数ビットにそれぞれ対応して設けられた複数の電流源回路を含み、複数の電流源回路の各々は、基準電流発生回路から対応の基準電流を受けて、対応の基準電流に応じた電気的な状態を内部に保持する基準電流書込み動作と、基準電流書込み動作時に保持された電気的な状態に応じてビット重み付け電流源を生成する電流出力動作とを実行可能なビット重み付け電流源と、ビット重み付け電流源の電流出力動作時に、ビット重み付け電流源から対応の第２の信号線へのビット重み付け電流の伝達を、複数ビットのうちの対応ビットに応じてスイッチングするスイッチ回路とを含む。

さらに好ましくは、ビット重み付け電流源は、所定電圧および第１のノードとそれぞれ接続されたソースおよびドレインを有する第１の電界効果トランジスタと、基準電流が供給されるノードと第１のノードの間に設けられ、基準電流書込み動作時にオンする一方で、電流出力動作時にオフする第２の電界効果トランジスタと、基準電流書込み動作時に、第１の電界効果トランジスタのゲートおよびドレイン間を接続する第３の電界効果トランジスタと、第１の電界効果トランジスタのゲート・ソース間電圧を保持するように接続された容量素子とを含み、スイッチ回路は、対応の第２の信号線と第１のノードとの間に設けられ、電流出力動作時に、対応ビットに応じてオンまたはオフする第４の電界効果トランジスタを含む。

このような表示装置では、複数の電流源回路から出力されるビット重み付け電流を基準電流に基づいて補正できるので、電流源回路を構成するＴＦＴの特性ばらつきが大きい場合であっても、信号電流のばらつきが抑制されて発光輝度のむらを抑えることができる。

特に、さらに好ましくは、ビット重み付け電流源は、ダミー負荷と、電流出力動作時において、第４の電界効果トランジスタがオフしたときに相補的にオンして、ダミー負荷、第１のノードおよび第１の電界効果トランジスタを含む電流経路を形成するための第５の電界効果トランジスタとをさらに含む。

このような表示装置では、ビット重み付け電流源からビット重み付け電流が出力されない場合においても、電流を出力すべき第１の電界効果トランジスタを含む電流経路をダミー負荷によって形成できるので、基準電流書込み動作時に保持された第１の電界効果トランジスタのゲート電圧変動を防止して、ビット重み付け電流を高精度に出力できる。

また好ましくは、複数の電流伝達回路の各々は、第１および第２の電流源回路を有し、第１および第２の電流源回路の各々は、対応の第２の信号線の通過電流に応じた電気的な状態を内部に保持する電流書込み動作と、電流書込み動作時に保持された電気的な状態に応じた電流を対応の第１の信号線へ供給する電流出力動作との一方を交互に実行する。

さらに好ましくは、第１および第２の電流源回路の各々は、所定電圧および第１のノードとそれぞれ接続されたソースおよびドレインと、第２のノードに接続されたゲートとを有する第１の電界効果トランジスタと、電流書込み動作時に、第１の電界効果トランジスタのゲートおよびドレイン間を接続する第２の電界効果トランジスタと、第１の電界効果トランジスタのソース・ドレイン間電圧を保持するように第２のノードと接続された容量素子とを含み、複数の電流伝達回路の各々は、対応の第２の信号線を、第１および第２の電流源回路のうちの電流書込み動作を行なう一方の第１のノードと接続する入力スイッチ回路と、対応の第１の信号線を、第１および第２の電流源回路のうちの電流出力動作を行なう他方の第１のノードと接続する出力スイッチ回路とを含む。

このような表示装置では、２系統設けられた電流源回路によって、対応の第２の信号線から電流を書込まれる電流書込み動作と、電流書込み動作時に書込まれた電流を対応の第１の信号線へ供給する電流出力動作とが交互に実行することにより、電流伝達回路を効率的に構成することができる。

以下、この発明の実施の形態による表示装置を図面を参照して詳しく説明する。
（実施の形態１）
図１は、実施の形態１による表示装置の構成を示すブロック図である。ここでは、例えば、Ｒ（赤）Ｇ（緑）Ｂ（青）の各色３ビットの画像データにより５１２色の表示を行う場合について説明する。また、図はＲＧＢ各１列分（第ｍ列）の構成を示し、添え字ｍは例えば左からｍ番目のＲＧＢ列（ＲＧＢ列の組）に対応していることを示す。

図１を参照して、実施の形態１による表示装置の代表例として示される有機ＥＬパネル３８は、シフトレジスタ回路１と、データラッチ回路２と、タイミングラッチ回路３と、信号線駆動回路４と、基準電流発生回路８と、画素マトリクス回路３１と、スキャンドライバ回路３７とを備える。

データラッチ回路２は、シフトレジスタ回路１から出力されるシフトパルスにより、入力される画像データＲ［２．．０］，Ｇ［２．．０］，Ｂ［２．．０］をラッチする。タイミングラッチ回路３は、データラッチ回路２でラッチされた画像データをラッチパルスＬＰによりラッチすることにより線順次化された画像データを得る。信号線駆動回路４は、画素マトリクス回路３１の信号線を駆動する。

信号線駆動回路４は、ビット重み付けされたＲ用の基準電流を供給するためのＲ用の基準電流線５と、ビット重み付けされたＧ用の基準電流を供給するためのＧ用の基準電流線６と、ビット重み付けされたＢ用の基準電流を供給するためのＢ用の基準電流線７とを含む。なお、ここでは、各色３ビットの場合を示すので、各色に対応する基準電流線５〜７の各々は、３本ずつ用意される。基準電流発生回路８は、上記のＲ用、Ｇ用およびＢ用の基準電流を発生し基準電流線５〜７へ供給する。

信号線駆動回路４は、さらに、Ｒ用最上位〜最下位ビット重み付け電流をそれぞれ生成するＲ用のビット重み付け電流源回路９〜１１と、Ｇ用最上位〜最下位ビット重み付け電流をそれぞれ生成するＧ用のビット重み付け電流源回路１２〜１４と、Ｂ用最上位〜最下位ビット重み付け電流をそれぞれ生成するＢ用のビット重み付け電流源回路１５〜１７とを含む。信号線駆動回路４は、さらに、Ｒ用のビット重み付け電流源回路９〜１１にそれぞれ対応して設けられたスイッチ回路１８〜２０と、Ｇ用のビット重み付け電流源回路１２〜１４にそれぞれ対応して設けられたスイッチ回路２１〜２３と、Ｂ用のビット重み付け電流源回路１５〜１７にそれぞれ対応して設けられたスイッチ回路２４〜２６と、ＡＮＤ回路２７とを含む。

スイッチ回路１８〜２０は、タイミングラッチ回路３からの出力画像データＤＲ［２］（ｍ）〜ＤＲ［０］（ｍ）にそれぞれ応じて、Ｒ用のビット重み付け電流源回路９〜１１の出力電流をスイッチングする。スイッチ回路２１〜２３は、タイミングラッチ回路３からの出力画像データＤＧ［２］（ｍ）〜ＤＧ［０］（ｍ）にそれぞれ応じて、Ｇ用のビット重み付け電流源回路１２〜１４の出力電流をスイッチングする。スイッチ回路２４〜２６は、タイミングラッチ回路３からの出力画像データＤＢ［２］（ｍ）〜ＤＢ［０］（ｍ）にそれぞれ応じて、Ｂ用のビット重み付け電流源回路１５〜１７の出力電流をスイッチングする。ＡＮＤ回路２７は、サンプリングイネーブル信号ＳＥおよびシフトパルスＳＰＸ（ｍ）に基づいて、ビット重み付け電流源回路へ基準電流のサンプリング（書込み）を指示するサンプリング信号ＳＭＰ（ｍ）を生成する。

画素マトリクス回路３１は、信号線駆動回路４より出力される各色の信号電流ＩＬ＿Ｒ（ｍ），ＩＬ＿Ｇ（ｍ），ＩＬ＿Ｂ（ｍ）を画素マトリクス回路３１へ供給するための信号線２８〜３０と、Ｒ画素回路３２と、Ｇ画素回路３３と、Ｂ画素回路３４と、１行分の各画素をスキャン（走査）するための第１および第２の走査線３５，３６とを含む。第１の走査線３５および第２の走査線３６は、画素の各行ごとに設けられている。なお、有機ＥＬパネル３８を構成する上述の各回路は、ガラス基板上に形成された低温ポリシリコンＴＦＴ（低温ｐ−Ｓｉ ＴＦＴ）により構成されているものとする。

次に有機ＥＬパネル３８の動作につき説明する。
まず、シフトレジスタ回路１は外部コントローラ回路（図示せず）より入力されるスタートパルスＳＴＸおよびシフトクロックＣＬＫＸにより、順次シフトパルスＳＰＸ（０），ＳＰＸ（１），…，ＳＰＸ（ｍ），…を出力していく。データラッチ回路２には、それぞれＲＧＢ画像データＲ［２．．０］，Ｇ［２．．０］，Ｂ［２．．０］が外部コントローラ回路（図示せず）から入力され、上記シフトパルスにより左端のデータより順次ラッチされていく。

図１では、左端からｍ番目のＲＧＢ列の構成について代表的に示しているので、シフトパルスＳＰＸ（ｍ）によりｍ番目のＲＧＢ組のＲＧＢ画像データが所定のタイミングにてラッチされる。そして、データラッチ回路２により１行分のＲＧＢ画像データがラッチされた後、各データラッチ回路２の出力データは、タイミングラッチ回路３にて共通のラッチパルスＬＰによりラッチされ、線順次化された画像データとなって信号線駆動回路４へ入力される。図１には、タイミングラッチ回路３によって線順次化されたこれらの画像データのうち、ｍ番目のＲＧＢ組に対応するＤＲ［２］（ｍ），ＤＲ［１］（ｍ），ＤＲ［０］（ｍ）、ＤＧ［２］（ｍ），ＤＧ［１］（ｍ），ＤＧ［０］（ｍ）およびＤＢ［２］（ｍ），ＤＢ［１］（ｍ），ＤＢ［０］（ｍ）が代表的に示される。

信号線駆動回路４では、各Ｒ列に対して共通に設けられたＲ用の基準電流線５を介して、Ｒ用のビット重み付け電流源回路９〜１１にビット重み付けされたＲ用の基準電流を順次供給する。同様に、各Ｇ列、Ｂ列に対して共通に設けられたＧ用の基準電流線６およびＢ用の基準電流線７を介して、Ｇ用のビット重み付け電流源回路１２〜１４およびＢ用のビット重み付け電流源回路１５〜１７にビット重み付けされたＧ用およびＢ用の基準電流をそれぞれ順次供給する。

ここで、ビット重み付け電流源回路９〜１１，１２〜１４，１５〜１７の各々の構成を図２に示す。図２では各色に対して一般化して記載するために添え字ＲＧＢは省略している。

図２に示された基準電流線４０〜４２は、それぞれ最上位ビット〜最下位ビットに重み付けされた基準電流を供給する。すなわち、基準電流線４０〜４２は、図１におけるＲ用、Ｇ用およびＢ用の基準電流線５〜７に相当する。ビット重み付け電流源回路４３〜４５は、最上位ビット〜最下位ビットにそれぞれ対応する。すなわち、ビット重み付け電流源回路４３〜４５は、図１のビット重み付け電流源回路９〜１１、ビット重み付け電流源回路１２〜１４およびビット重み付け電流源回路１５〜１７の各々に相当する。図２では、最上位ビットのビット重み付け電流源回路４３の構成のみが代表的に示されるが、各ビット重み付け電流源回路の構成は同様である。各ビット重み付け電流源回路は、ｎ型ＴＦＴ４６〜４８，５０、キャパシタ（容量素子）４９、ダミー負荷５１およびｐ型ＴＦＴ５２を含む。

図２に示すように、ビット重み付け電流源回路４３〜４５のｎ型ＴＦＴ４６のドレインには、それぞれ基準電流線４０〜４２が接続されており、ｎ型ＴＦＴ４６のソースには、ｎ型ＴＦＴ４７，４８のドレインおよびｎ型ＴＦＴ５０のソースが接続されている。ｎ型ＴＦＴ４７のソースには、ｎ型ＴＦＴ４８のゲートおよびそのゲート電圧を保持するためのキャパシタ４９の一端が接続されている。キャパシタ４９の他端は、接地されている。また、ｎ型ＴＦＴ４８のソースは接地されている。さらに、ｎ型ＴＦＴ５０のドレインは、ｐ型ＴＦＴ５２のドレインおよびｎ型ＴＦＴ５３のソースに接続されており、ｐ型ＴＦＴ５２のソースと電源ＶＤＤとの間には、ダミー負荷５１が接続されている。

サンプリング信号ＳＭＰ（ｍ）はｎ型ＴＦＴ４６および４７のゲートに入力され、アクティブ時に、ｎ型ＴＦＴ４６，４７が導通するように制御される。したがって、サンプリング信号ＳＭＰ（ｍ）のアクティブ時には、ｎ型ＴＦＴ４６を介して基準電流線４０〜４２からビット重み付け電流源回路４３〜４５へ、それぞれ対応するビット重み付け基準電流ＩＲＥＦ［２］，ＩＲＥＦ［１］，ＩＲＥＦ［０］が供給される。このように、ｎ型ＴＦＴ４６，４７はサンプリング信号ＳＭＰ（ｍ）に応じてビット重み付け電流源回路への基準電流の書込みを制御するスイッチとして動作する。

また、出力イネーブル信号ＯＥはｎ型ＴＦＴ５０のゲートに入力され、アクティブ時に、ｎ型ＴＦＴ５０が導通するように制御される。したがって、したがって、出力イネーブル信号ＯＥのアクティブ時には、ｎ型ＴＦＴ４８による電流吸い込み経路が形成される。このように、ｎ型ＴＦＴ５０は、ビット重み付け電流源回路の出力を制御するように動作する。

さらに、各ビット重み付け電流源回路４３〜４５の出力端にはｎ型ＴＦＴ５３〜５５のソースがそれぞれ接続される。また、ｎ型ＴＦＴ５３〜５５の各ドレイン同士が接続され、さらにその接続点は信号線に接続される。そして、対応するビットＤ［２］（ｍ），Ｄ［１］（ｍ），Ｄ［０］（ｍ）が、ｎ型ＴＦＴ５３〜５５のそれぞれのゲートへ入力されている。

ビット重み付け電流源回路４３〜４５は、基準電流書込み動作とビット重み付け電流出力動作を交互に繰り返す。まず、基準電流書込み動作時には、サンプリング信号ＳＭＰ（ｍ）がアクティブレベル（“Ｈ”レベル）であり、例えば最上位ビットのビット重み付け電流源回路４３においては、ｎ型ＴＦＴ４６，４７が導通状態となり、基準電流線４０より供給される最上位ビットに対応するビット重み付け基準電流４×Ｉｏ（所定電流Ｉｏの４倍）がｎ型ＴＦＴ４６を介してｎ型ＴＦＴ４８に流れる。このとき、ｎ型ＴＦＴ４７が導通しているのでｎ型ＴＦＴ４８はダイオード接続され、ｎ型ＴＦＴ４８に基準電流が流れるときのゲート電圧がキャパシタ４９により保持される。基準電流書込み動作では、出力イネーブル信号ＯＥは非アクティブレベル（“Ｌ”レベル）であり、ｎ型ＴＦＴ５０は遮断されている。

同様にして、第２ビットのビット重み付け電流源回路４４および最下位ビットのビット重み付け電流源回路４５においても、それぞれ、基準電流線４１，４２を介して、第２ビットおよび最下位ビットにそれぞれ対応するビット重み付け基準電流２×Ｉｏ（所定電流Ｉｏの２倍）およびＩｏが書き込まれる。

ビット重み付け電流出力動作においては、サンプリング信号ＳＭＰ（ｍ）が非アクティブレベル（“Ｌ”レベル）であり、ｎ型ＴＦＴ４６，４７は遮断される。一方、出力イネーブル信号ＯＥはアクティブレベル（“Ｈ”レベル）であり、ｎ型ＴＦＴ５０が導通する。このとき、ｎ型ＴＦＴ４８は、基準電流書込み動作時にキャパシタ４９により保持されたゲート電圧に応じた電流をドレイン−ソース間に流す。すなわち、ｎ型ＴＦＴ４８は、基準電流書込み動作に書き込まれた基準電流とほぼ等しい一定電流４×Ｉｏ１（電流Ｉｏ１の４倍）をドレインから吸い込もうとする。このとき、上記のタイミングラッチ回路３２からの対応する画像データのビットＤ［２］（ｍ）が“１”であれば、ｎ型ＴＦＴ５３が導通し、ｎ型ＴＦＴ４８はｎ型ＴＦＴ５０，５３を介して、対応の信号線からビット重み付け電流４×Ｉｏ１を吸い込むことになる。

また、対応する画像データのビットＤ［２］（ｍ）が“０”の場合には、ｎ型ＴＦＴ５３が遮断され、対応の信号線からは電流を吸い込むことが無い。このとき、ｎ型ＴＦＴ４８の吸い込み電流経路が遮断されてしまうと、ｎ型ＴＦＴ４８のドレイン電位が下がり、ｎ型ＴＦＴ４７および４８を介して、キャパシタ４９に保持された電荷がリークしていく。これは、ｎ型ＴＦＴ４８のゲート電圧が次第に下がり、吸い込み電流（ドレイン−ソース間電流）が低下することを意味する。これにより、対応の信号線から吸い込む信号線駆動電流が次第に低下していくことになり、ひいては表示むらの原因となる。

そこで、各ビット重み付け電流源回路には、ｐ型ＴＦＴ５２とダミー負荷５１とが設けられる。ｐ型ＴＦＴ５２のソースは、ダミー負荷５１を介して電源ＶＤＤに接続されている。このような構成とすれば、画像データのビットＤ［２］（ｍ）が“０”であっても、ｎ型ＴＦＴ４８のドレインはｎ型ＴＦＴ５０，５２およびダミー負荷５１を介して電源ＶＤＤに接続されるので、ｎ型ＴＦＴ４８には電流が流れ、吸い込み電流経路が遮断してしまうことはない。この結果、キャパシタ４９での電荷リークによって、ｎ型ＴＦＴ４８のゲート電位が次第に低下することを防止できる。

同様にして、ビット重み付け電流出力動作時には、第２ビットのビット重み付け電流源回路４４，最下位ビットのビット重み付け電流源回路４５においても、対応する画像データのビットＤ［１］（ｍ），Ｄ［０］（ｍ）が“１”の場合には、それぞれｎ型ＴＦＴ５４，５５を介して、それぞれビット重み付け電流２×Ｉｏ１，Ｉｏ１が信号線から吸い込まれる。

このように、各ＲＧＢ列に共通の基準電流により書き込まれた基準電流は、ビット重み付け電流出力動作において、ｎ型ＴＦＴ４８により再現されることになる。このｎ型ＴＦＴ４８が後段に接続される信号線を駆動する駆動用ＴＦＴということになる。

このとき、ビット重み付け電流源回路４３〜４５の出力端にはｎ型ＴＦＴ５３〜５５の一端（ソース）がそれぞれ接続される。ｎ型ＴＦＴ５３〜５５の他端（ドレイン）は共通に接続されており、その共通接続端は信号線に接続されている。つまり、ｎ型ＴＦＴ５３〜５５は、画像データのビットに応じて、対応する各ビット重み付け電流源のビット重み付け電流４×Ｉｏ１，２×Ｉｏ１，Ｉｏ１をスイッチングして出力することにより加算して、信号線駆動電流を生成する。

このとき、各色の信号電流ＩＬ＿Ｒ（ｍ），ＩＬ＿Ｇ（ｍ），ＩＬ＿Ｂ（ｍ）
を総括的に示した信号線駆動電流ＩＬ（ｍ）は以下のように表すことができる。

ＩＬ（ｍ）＝｛２＾（ｂｎ−１）×Ｄ[ｂｎ−１]（ｍ）＋２＾（ｂｎ−２）×Ｄ[ｂｎ
−２]（ｍ）＋・・・＋２×Ｄ［１］（ｍ）＋Ｄ［０］（ｍ）｝×Ｉｏ１
なお、上式中で、ｂｎは画像データのビット数を示す。この実施の形態１では、例えば３ビットの場合につき述べているので、ｂｎ＝３であり、各色８段階のアナログ信号に変換された信号線駆動電流を得ることができる。

図２のｎ型ＴＦＴ５３〜５５は、図１におけるＲ用のビット重み付け電流源回路９〜１１の後段（出力端）に接続されたスイッチ回路１８〜２０、Ｇ用のビット重み付け電流源回路１２〜１４の後段（出力端）に接続されたスイッチ回路２１〜２３、ならびにＢ用のビット重み付け電流源回路１５〜１７の後段（出力端）に接続されたスイッチ回路２４〜２６の各々に相当する。

次に、Ｒ、Ｇ、Ｂ画素回路３２，３３，３４について説明する。有機ＥＬを発光素子として用いた表示装置の画素回路については、例えば、"A 13.0-inch AM-OLED Display with Top Emitting Structure and Adaptive Current Mode Programmed Pixel Cicuit(TAC),
Tatsuya Sasaoka et al., SID 01 DIGEST pp. 384-386"に記載のものが知られており、
この実施の形態１においても同様の画素回路を使用することが出来る。

図３Ａは画素回路３２〜３４の構成例を示す回路図である。図３Ａを参照して、画素回路３２〜３４の各々は、ｐ型ＴＦＴ６０，６１、ｎ型ＴＦＴ６２，６３、キャパシタ６４および有機ＥＬ発光素子（ＯＬＥＤ：Organic Light Emitting Diode）６５を含む。対応の信号線２８〜３０を介した書込み動作時においては、第２の走査線３６が“Ｈ”レベルのとき第１の走査線３５が“Ｈ”レベルとなり、対応の信号線を介して信号線駆動電流が信号線駆動回路４へ吸い込まれる。このときのｐ型ＴＦＴ６０に流れる信号線駆動電流に応じたゲート電位がキャパシタ６４によって保持される。

そして、有機ＥＬ発光素子の駆動動作時においては、第２の走査線３６が“Ｌ”レベルになり、続いて第１の走査線３５が“Ｌ”レベルになると、ｐ型ＴＦＴ６０，６１は互いのゲートが接続されているのでカレントミラー回路を構成し、キャパシタ６４に保持されたゲート電位に応じた電流がｐ型ＴＦＴ６１のソース−ドレイン間を流れる。ｐ型ＴＦＴ６１のドレインが有機ＥＬ発光素子６５のアノードに接続されているので、ｐ型ＴＦＴ６１のソース−ドレイン間電流は、有機ＥＬ発光素子６５の駆動電流となる。そして、有機ＥＬ発光素子６５は、当該駆動電流に応じた発光強度で発光する。

ｐ型ＴＦＴ６１のゲート電圧がキャパシタ６４で保持されているので、次のフレーム期間で第１および第２の走査線３５，３６が再びスキャンされるまで、有機ＥＬ発光素子６５には同じ駆動電流が流れつづけ、有機ＥＬ発光素子６５は、その駆動電流にしたがって発光することになる。

また、第２の走査線３６のみを“Ｈ”レベルにすることにより、有機ＥＬ発光素子６５発光を止めることができる。なぜなら、第２の走査線３６のみを“Ｈ”レベルにすると、キャパシタ６４に保持された電荷がｎ型ＴＦＴ６２およびｐ型ＴＦＴ６０を介してリークすることにより、ＴＦＴ６１のゲート電位が引き上げられるので、ｐ型ＴＦＴ６１が遮断されて、有機ＥＬ発光素子６５への駆動電流の供給が停止されるからである。

図３Ｂは画素回路３２〜３４の他の構成例を示す回路図である。図３Ｂを参照して、画素回路３２〜３４の各々は、ｐ型ＴＦＴ６１，６７、ｎ型ＴＦＴ６２，６３、キャパシタ６４および有機ＥＬ発光素子６５を含む。ｐ型ＴＦＴ６７は、ｐ型ＴＦＴ６１のドレインと有機ＥＬ発光素子６５のアノードとの間に接続される。ｎ型ＴＦＴ６２および６３は、ｐ型ＴＦＴ６１のゲートと対応の信号線２８〜３０との間に直列に接続される。ｎ型ＴＦＴ６２および６３の接続ノードと、ｐ型ＴＦＴ６１および６７の接続ノードとは、互いに接続されている。

図３Ａに示した画素回路と同様に、ｎ型ＴＦＴ６２および６３のゲートは、第１および第２の走査線３５および３６とそれぞれ接続され、キャパシタ６４は、ｐ型ＴＦＴ６１のゲートと電源ＶＤＤとの間に接続される。また、ｐ型ＴＦＴ６７のゲートは、ｎ型ＴＦＴ６３のゲートと同様に第１の走査線３５と接続される。

対応の信号線２８〜３０を介した書込み動作時においては、第１および第２の走査線３５，３６の両方が“Ｈ”レベルのとき、対応の信号線を介して信号線駆動電流が信号線駆動回路４へ吸い込まれる。信号線駆動電流は、ｎ型ＴＦＴ６２の導通によってダイオード接続されるｐ型ＴＦＴ６１を通過し、このときのｐ型ＴＦＴ６１のゲート電位がキャパシタ６４によって保持される。

そして、有機ＥＬ発光素子の駆動動作時においては、第１の走査線３５が“Ｌ”レベルになり、キャパシタ６４に保持されたゲート電位に応じた電流がｐ型ＴＦＴ６１のソース−ドレイン間を流れ、この電流が有機ＥＬ発光素子６５の駆動電流となる。

ｐ型ＴＦＴ６１のゲート電圧がキャパシタ６４で保持されているので、図３Ａに示した画素回路と同様に、次のフレーム期間で第１および第２の走査線３５，３６が再びスキャンされるまで、有機ＥＬ発光素子６５には同じ駆動電流が流れつづけ、有機ＥＬ発光素子６５は、その駆動電流にしたがって発光することになる。

さて、図１に戻り、表示装置（有機ＥＬパネル３８）全体の動作の説明を続ける。上述したように、信号線駆動回路４は、スキャン（走査）対象行の画素に対応する画像データがＤ／Ａ変換（デジタル−アナログ変換）されたアナログ電流として、信号線２８〜３０を介して画素回路３２〜３４から電流を吸い込む。

なお、本実施の形態では、信号線駆動電流の向きが信号線駆動回路４に対して吸い込み方向であるが、本願発明の適用はこのような場合に限定されるものではない。すなわち、信号線駆動回路４の動作は、電流方向を限定することなく、信号線を介して画素回路へ信号電流を供給するように信号線を駆動する、と言い換えることができる。

また、スキャンドライバ回路３７にはスタートパルスＳＴＹとシフトクロックＣＬＫＹが入力される。スキャンドライバ回路３７は、スタートパルスＳＴＹおよびシフトクロックＣＬＫＹをもとにシフトパルスを発生し、このシフトパルスに基づいて、各行の第１走査線３５を駆動する駆動パルスＳＣ＿Ａ（０），…ＳＣ＿Ａ（Ｎ−１）および第２走査線３６を駆動する駆動パルスＳＣ＿Ｂ（０），…ＳＣ＿Ｂ（Ｎ−１）を生成して、各行の画素回路を順次走査していく。

次に、この実施の形態１による駆動シーケンスを図４により説明する。図４は第ｊフレーム期間後部〜第（ｊ＋１）フレーム期間前部における動作を示す。また、画素マトリクスの行数をＮ、列数を３×Ｍ（ＲＧＢ各色Ｍ列ずつ）とする。

まず、第ｊフレーム期間において、シフトレジスタ回路１には第０行（先頭行）〜第（Ｎ−１）行（最終行）のデータラッチ期間の先頭でスタートパルスＳＴＸがコントローラから入力される。また、シフトクロックＣＬＫＸが各行のラッチ期間全体でそれぞれコントローラからシフトレジスタ回路１へ入力され、シフトレジスタ回路１からシフトパルスＳＰＸ（０），ＳＰＸ（１），ＳＰＸ（２）,…，ＳＰＸ（Ｍ−１）が順次出力される。

一方、データラッチ回路２にてシフトパルスＳＰＸ（シフトパルスＳＰＸ（０）〜ＳＰＸ（Ｍ−１）を総括的に表記したもの）によりラッチされるように、当該列のＲＧＢ画像データＲ［２．．０］，Ｇ［２．．０］，Ｂ［２．．０］がコントローラから入力される。そして、各行のデータラッチ期間において全列×１行分の画像データがラッチされたのち、タイミングラッチ回路３にはラッチパルスＬＰが入力され、タイミングラッチ回路３から各列に対応する１行分の線順次化された画像データが出力される。

そして、線順次化された画像データは、信号線駆動回路４でアナログ電流に変換されたのち、信号線駆動電流として信号線を介して画素回路へ供給される。このように、いわゆる線順次駆動となっているため、データラッチ期間と走査期間との間には１水平期間のずれが生じる。第０行（先頭行）〜第（Ｎ−１）行の走査期間を含む期間においては、信号線駆動回路４のビット重み付け電流源回路がビット重み付け電流出力動作を行なうように、出力イネーブル信号ＯＥが“Ｈ”レベル（アクティブレベル）に設定される。

一方、スキャンドライバ回路３７には、第０行走査期間付近でスタートパルスＳＴＹが入力され、走査期間全体にわたり、シフトクロックＣＬＫＹが入力される。そして、スタートパルスＳＴＹおよびシフトクロックＣＬＫＹに基づいて、各走査期間毎に、シフトパルスＳＰＹ（０），ＳＰＹ（１），…，ＳＰＹ（Ｎ−１）がスキャンドライバ回路３７内部で順次生成される。このように生成されたシフトパルスＳＰＹ（シフトパルスＳＰＹ（０）〜ＳＰＹ（Ｎ−１）を総括的に表記したもの）に基づいて、各行に対応する第１および第２の走査線３５，３６の駆動パルスＳＣ＿Ａ（０），ＳＣ＿Ｂ（０），…ＳＣ＿Ａ（Ｎ−１），ＳＣ＿Ｂ（Ｎ−１）が順次生成され、画素マトリクスの各行の第１および第２の走査線３５，３６をそれぞれ所定のタイミングで走査する。このようにして、信号線駆動回路４により各列の信号線に供給された画像データがアナログ電流に変換された信号線駆動電流が各画素回路に順次書き込まれていく。上述したように、画素回路では信号線より供給された電流に基づく信号電流が有機ＥＬ発光素子６５に流れ、発光する。

各フレームの走査期間の間には走査ブランキング期間が設けられており、図４に示すように、第（Ｎ−１）行（最終行）の走査が終了したのち、サンプリングイネーブル信号ＳＥがアクティブ（“Ｈ”レベル）となる。これに応答して、図１に示すように、ＡＮＤ回路２７によって、各列ごとに対応のシフトパルスＳＰＸとサンプリングイネーブル信号ＳＥとのＡＮＤ（論理積）がとられ、対応する列のサンプリング信号ＳＭＰがアクティブ（“Ｈ”レベル）となる。これにより、信号線駆動回路４では、対応する列のビット重み付け電流源回路へ基準電流線５〜７から基準電流が書き込まれる。このように、サンプリング信号ＳＭＰがＲＧＢ単位列毎に順次アクティブとなり、基準電流が書き込まれる。

ここでは、走査ブランキング期間の所定期間において、シフトレジスタ回路１によりシフトパルスＳＰＸを発生させるとともに、サンプリングイネーブル信号ＳＥをアクティブ状態にすることにより、各ＲＧＢ列毎の数回〜数十回の所定回数、ビット重み付け電流源回路に基準電流を供給し、ビット重み付け電流源回路から出力されるビット重み付け電流の補正動作を行なう。このように、走査ブランキング期間においてもシフトレジスタ回路１を動作させ、ビット重み付け電流源回路へ基準電流を書込むためのサンプリング信号をシフトパルスに基づいて生成するようにした。

なお、特に下位ビットの基準電流が微小な場合には、基準電流が配線容量やキャパシタ４９を充電するのに消費されてしまい、所定値の基準電流がｎ型ＴＦＴ４８に流れるまでに時間がかかる。このため、本実施の形態では、各ＲＧＢ列毎に数回〜数十回の所定回数、基準電流を書き込むようにした。１回のサンプリングで、いずれのビットの基準電流もｎ型ＴＦＴ４８に書き込むことができれば、特に複数回のサンプリングを行う必要はない。

また、基準電流書込み動作のために、シフトレジスタ回路１を走査期間と同じタイミングで動作させ、サンプリング信号ＳＭＰを生成するようにしたが、基準電流書込み動作時には、スタートパルスＳＴＸおよびシフトクロックＣＬＫＸを任意のタイミングに設定することができる。例えば、下位ビットの基準電流が微小であり、シフトパルスＳＰＸの発生期間を通常の走査期間よりも長く確保したい場合には、基準電流書込み動作時に、シフトパルスＳＰＸの発生期間が長くなるように、スタートパルスＳＴＸおよびシフトクロックＣＬＫＸを入力するようにしてもよい。

次に、基準電流発生回路８について説明する。図５は基準電流発生回路８および基準電流発生用外部回路の構成を示す回路図であり、図５中の右側のＰは有機ＥＬパネル側、左側のＱは外部回路側を示している。

例えば、Ｒ用のビット重み付け基準電流ＩＲＥＦ（Ｒ）［０］〜ＩＲＥＦ（Ｒ）［２］は以下のように生成される。有機ＥＬパネルの外部に設けられたＤ／Ａ変換回路（ＤＡＣ：D/A Converter）７０はコントローラにより制御され、所定電圧Ｖｒｅｆ（Ｒ）を発生
する。Ｄ／Ａ変換回路７０で発生された基準電圧Ｖｒｅｆ（Ｒ）は、差動増幅器７１の非反転入力に入力される。差動増幅器７１の出力は有機ＥＬパネルへ入力されて、ｎ型ＴＦＴ７２のゲートに入力される。ｎ型ＴＦＴ７２のソースは、有機ＥＬパネルの外部に設けられた電流設定用抵抗７８を介して接地されている。また、ｎ型ＴＦＴ７２のソースは差動増幅器７１の反転入力にも接続される。このような構成により、差動増幅器７１、ｎ型ＴＦＴ７２および電流設定用抵抗７８により定電流源が構成される。

ｎ型ＴＦＴ７２のドレイン電流Ｉｄ（Ｒ）は、電流設定用抵抗７８の抵抗値をＲｅｘｔ（Ｒ）とすると、Ｉｄ（Ｒ）＝Ｖｒｅｆ（Ｒ）／Ｒｅｘｔ（Ｒ）で示される。

ｎ型ＴＦＴ７２のドレイン電流Ｉｄ（Ｒ）は、ビット重み付け基準電流ＩＲＥＦ（Ｒ）［０］〜ＩＲＥＦ（Ｒ）［２］の元電流となり、ｐ型ＴＦＴ７４〜７７により構成されるカレントミラー回路７３により変換されて、それぞれ４×Ｉｏ（Ｒ），２×Ｉｏ（Ｒ），Ｉｏ（Ｒ）の大きさのビット重み付け基準電流ＩＲＥＦ（Ｒ）［０］〜ＩＲＥＦ（Ｒ）［２］として、出力される（吐き出される）。カレントミラー回路７３の電流比の設定は、例えばゲート長Ｌを一定として、ｐ型ＴＦＴ７４〜７７のゲート幅Ｗを設定することにより行う。すなわち、ｐ型ＴＦＴ７４〜７７のトランジスタサイズ（Ｗ／Ｌ）比により電流比が設定できる。

Ｇ用およびＢ用のビット重み付け基準電流ＩＲＥＦ（Ｇ）［０］〜ＩＲＥＦ（Ｇ）［２］，ＩＲＥＦ（Ｂ）［０］〜ＩＲＥＦ（Ｂ）［２］も同様にして、それぞれ差動増幅器８１，９１、ｎ型ＴＦＴ８２，９２、および電流設定用抵抗８８，９８より構成される定電流源から発生される元電流Ｉｄ（Ｇ），Ｉｄ（Ｂ）をカレントミラー回路７３によって変換して得ることができる。

ここでは、ＲＧＢ用に同一構成のカレントミラー７３を用いるようにしたが、有機ＥＬ発光素子の電流−発光特性が色毎に異なる場合が考えられるので、それに合わせたビット重み付け基準電流を出力するように、カレントミラー回路７３を構成するｐ型ＴＦＴ７４〜７７のＷ比は色毎に調整するのが望ましい。また、一般の半導体回路で行われるのと同様に、定電流性を向上させるためのＴＦＴが適宜追加される。

また、基準電流の大きさを外部の電流設定用抵抗７８，８８，９８にて設定するようにしたが、特に、有機ＥＬ発光素子の特性によっては基準電流が数μＡもしくはそれ以下の微小電流となる場合があり、有機ＥＬパネルからの高インピーダンス配線が長くなって外来ノイズの影響を受けやすくなることが考えられる。このため、この配線インピーダンスを下げるために、元電流は基準電流よりも大きくなるようにｐ型ＴＦＴ７４〜７７のゲート幅Ｗの比を設定するのが望ましい。

このように、Ｄ／Ａ変換回路７０，８０，９０の出力電圧Ｖｒｅｆ（Ｒ），Ｖｒｅｆ（Ｇ），Ｖｒｅｆ（Ｂ）をコントローラにより独立に調整することにより、ＲＧＢの基準電流の比、および大きさを調整することができるので、表示のホワイトバランス調整や輝度調整をコントローラにより制御することが可能となる。

次に、有機ＥＬパネル３８への電源投入等、起動時の動作につき説明する。
図２をもとに説明したビット重み付け電流源回路においては、電源投入等の起動時には配線容量や保持用キャパシタ４９が全く充電されておらず、起動時には、この状態からビット重み付け基準電流を書き込むことによって配線容量およびキャパシタ４９を充電することになる。したがって、特に、ビット重み付け基準電流が微小である下位ビット側のビット重み付け電流源回路中では、駆動用ｎ型ＴＦＴ４８のゲート電圧が、所望のビット重み付け基準電流に対応した所定レベルに達するまでに時間がかかる。

このような電源投入時の過渡的な時間に表示動作を行うと、所定の電流が有機ＥＬ発光素子に流れて所定輝度にて画像が表示されるまでに時間がかかることを意味し、極端な場合、徐々に画像が出画するということになる。

そこで、図６に示すように、有機ＥＬパネル３８への電源が投入されると、電源が安定して基準電流発生回路８の出力電流が安定するまでの所定の待ち時間経過後に、一旦、ビット重み付け電流源立ち上げ動作に移るようにする。

このビット重み付け電流源立ち上げ動作時には、スタートパルスＳＴＸ、シフトクロックＣＬＫＸが入力され、シフトレジスタ回路１を動作させて、シフトパルスＳＰＸ（０）〜ＳＰＸ（Ｍ−１）を得る。そして、サンプリングイネーブル信号ＳＥをアクティブにして、各列のビット重み付け電流源にビット重み付け基準電流を順次供給して、補正動作を行う。この補正動作は、駆動用ＴＦＴ４８のゲート電圧が所定値となるまで所定回繰り返される。一方、この期間においては、データラッチ動作および走査動作は行わず、画像表示を禁止しておく。

このように、ビット重み付け電流源立ち上げ動作時には、動作期間のほぼ全てにわたって、ビット重み付け電流源回路への基準電流書込みによる補正動作を行うことができる。したがって、ブランキング期間のみを使う場合に比べ、配線容量や保持用キャパシタ４９を速やかに充電して、駆動用のｎ型ＴＦＴ４８のゲート電圧が所定値となるまでの時間を短縮することができる。これにより、画像表示へスムーズに移行することが可能となる。

さらに、図６に示すように、シフトレジスタ回路１を通常の表示動作時よりも低速で動作させることにより、各ビット重み付け電流源回路へのサンプリング時間（基準電流書込み時間）を大きく設定する。これは、実際のサンプリング時には、ＴＦＴのオン時間等の影響により、サンプリング信号ＳＭＰのアクティブ期間の全てを使って基準電流書込みが行われるわけではないため、１回のサンプリング時間を長くしたほうが有効に基準電流の書込みが行われるためである。

なお、ここでは、ビット重み付け電流源立ち上げ時間に、各ビット重み付け電流源に対して数回の基準電流書込みを行うように構成したが、１回で十分に書込みが行われて駆動用ｎ型ＴＦＴ４８のゲート電圧が所定値になるようであれば、特に数回繰り返す必要はない。

以上のように、この実施の形態１においては、ビット重み付けされた基準電流を書き込むことにより、ビット重み付け電流源回路の出力電流を補正し、ビット重み付け電流源回路から出力されるビット重み付け電流をデジタル画像のビットデータに応じてスイッチングすることにより加算して信号線へ供給するように構成した。これにより、ＴＦＴ特性のばらつきが大きい場合であっても列（信号線）ごとの信号線駆動電流のばらつきが抑制され、発光輝度のむらを抑えることができる。

また、信号線を各列１本とすることができるので、画素ピッチが狭い高解像度表示にも対応することできる。

（実施の形態２）
図７は、この発明の実施の形態２による表示装置の構成を示すブロック図である。

この実施の形態２においては、ビット重み付け電流源を２系統（系統Ａ／系統Ｂ）設け、基準電流書込み動作とビット重み付け電流出力動作とを相補的に動作させるようにした。

図７を参照して、実施の形態２においては、信号線駆動回路４は、図１におけるビット重み付け電流源回路９〜１７に代えて、各々が２系統（系統Ａ／系統Ｂ）の電流源から構成されるビット重み付け電流源回路１００〜１０８を含む。Ｒ用のビット重み付け電流源回路１００〜１０２は、図１におけるＲ用のビット重み付け電流源回路９〜１１に代えて設けられ、Ｇ用のビット重み付け電流源回路１０３〜１０５は、図１におけるＧ用のビット重み付け電流源回路１２〜１４に代えて設けられ、Ｂ用のビット重み付け電流源回路１０６〜１０８は、図１におけるＢ用のビット重み付け電流源回路１５〜１７に代えて設けられる。

実施の形態２においては、出力イネーブル制御回路１０９およびサンプリング制御回路１１０がさらに設けられる。出力イネーブル制御回路１０９は、出力イネーブル信号ＯＥおよび動作モード識別信号Ａ／Ｂに基づいて２系統（系統Ａ／系統Ｂ）それぞれの出力イネーブル信号ＯＥ＿Ａ，ＯＥ＿Ｂを生成する。動作モード識別信号Ａ／Ｂは、系統Ａおよび系統Ｂを交互に選択するための信号である。

サンプリング制御回路１１０は、信号線駆動回路４に設けられ、動作モード識別信号Ａ／ＢおよびシフトパルスＳＰＸ（ｍ）に基づいて、２系統（系統Ａ／系統Ｂ）それぞれのサンプリング信号ＳＰ＿Ａ（ｍ），ＳＰ＿Ｂ（ｍ）を生成するである。なお、図７において、図１の構成と同一の部分には、同一の符号を付して詳細な説明は省略する。

図８は、実施の形態２によるビット重み付け電流源回路１２０〜１２２の構成を示す回路図である。なお、図８において、ビット重み付け電流源回路１２０は、図７に示されたＲ、Ｇ、Ｂ用のビット重み付け電流源回路のうち、最上位ビットに対応するビット重み付け電流源回路１００，１０３，１０６に相当する。同様に、ビット重み付け電流源回路１２１は、図７に示された第２ビットに対応するビット重み付け電流源回路１０１，１０４，１０７に相当し、ビット重み付け電流源回路１２２は、図７に示された最下位ビットに対応するビット重み付け電流源回路１０２，１０５，１０８に相当する。

図８においても、図２と同様に最上位ビットのビット重み付け電流源回路１２０の構成のみが代表的に示されるが、各ビット重み付け電流源回路の構成は同様である。ビット重み付け電流源回路１２０は、系統Ａのビット重み付け電流源１２３ａと、系統Ｂのビット重み付け電流源１２３ｂと、ダミー負荷５１と、ｐ型ＴＦＴ５２とを含む。系統Ａのビット重み付け電流源１２３ａは、ｎ型ＴＦＴ４６ａ〜４８ａ，５０ａおよびキャパシタ４９ａを有する。系統Ｂのビット重み付け電流源１２３ｂは、ｎ型ＴＦＴ４６ｂ〜４８ｂ，５０ｂおよびキャパシタ４９ｂを有する。

ビット重み付け電流源回路１２０〜１２２のそれぞれにおいて、系統Ａのビット重み付け電流源１２３ａ中のｎ型ＴＦＴ４６ａのドレインと、系統Ｂのビット重み付け電流源１２３ｂ中のｎ型ＴＦＴ４６ｂのドレインとは、それぞれ対応する基準電流線４０〜４２へ共通に接続されている。

系統Ａのビット重み付け電流源１２３ａへの基準電流書込み制御に用いられるｎ型ＴＦＴ４６ａ，４７ａのゲートへは、サンプリング信号ＳＰ＿Ａ（ｍ）が与えられる。系統Ｂのビット重み付け電流源１２３ｂへの基準電流書込み制御に用いられるｎ型ＴＦＴ４６ｂ，４７ｂのゲートへは、サンプリング信号ＳＰ＿Ｂ（ｍ）が与えられる。

また、ビット重み付け電流源１２３ａ中の出力制御に用いられるｎ型ＴＦＴ５０ａのゲートへは、出力イネーブル信号ＯＥ＿Ａが与えられ、ビット重み付け電流源１２３ｂ中の出力制御に用いられるｎ型ＴＦＴ５０ｂのゲートへは、出力イネーブル信号ＯＥ＿Ｂが与えられる。ｎ型ＴＦＴ５０ａおよび５０ｂのドレインは、ｎ型ＴＦＴ５３のソースならびに、ｐ型ＴＦＴ５２を介してダミー負荷５１へ接続されている。ビット重み付け電流源回路１２０〜１２２のその他の構成は、実施の形態１で説明した４３〜４５と同様であるので、詳細な説明は省略する。

系統Ａのビット重み付け電流源１２３ａおよび系統Ｂのビット重み付け電流源１２３ｂは、実施の形態１と同様の基準電流書込み動作とビット重み付け電流出力動作とを交互に繰り返すが、一方の系統が基準電流書込み動作を行うときには他方の系統が電流出力動作を行うように、相補的に動作する。

系統Ａのビット重み付け電流源１２３ａの基準電流書込み動作時には、サンプリング信号ＳＰ＿Ａ（ｍ）がアクティブレベル（“Ｈ”レベル）であり、例えば最上位ビットのビット重み付け電流源回路１００，１０３，１０６においては、実施の形態１と同様に、ｎ型ＴＦＴ４６ａおよび４７ａが導通状態となり、ビットの基準電流線４０より供給される最上位のビット重み付け基準電流４×Ｉｏがｎ型ＴＦＴ４６ａを介してｎ型ＴＦＴ４８ａに流れる。このとき、ｎ型ＴＦＴ４７ａが導通しているのでｎ型ＴＦＴ４８ａはダイオード接続され、上記基準電流がｎ型ＴＦＴ４８ａに流れるときのゲート電圧がキャパシタ４９ａにより保持される。また、出力イネーブル信号ＯＥ＿Ａは非アクティブレベル（“Ｌ”レベル）であり、ｎ型ＴＦＴ５０ａは遮断されている。

同様に、系統Ｂのビット重み付け電流源１２３ｂの基準電流書込み動作時には、サンプリング信号ＳＰ＿Ｂ（ｍ）がアクティブレベル（“Ｈ”レベル）であり、例えば最上位ビットのビット重み付け電流源回路１００，１０３，１０６においては、最上位ビットの基準電流線４０より供給される最上位ビットのビット重み付け基準電流４×Ｉｏがｎ型ＴＦＴ４６ｂを介してｎ型ＴＦＴ４８ｂに流れる。また、出力イネーブル信号ＯＥ＿Ｂは非アクティブレベル（“Ｌ”レベル）であり、ｎ型ＴＦＴ５０ｂは遮断されている。

このようにして、最上位ビットのビット重み付け基準電流４×Ｉｏが、系統Ａのビット重み付け電流源１２３ａまたは系統Ｂのビット重み付け電流源１２３ｂのどちらか一方に書き込まれる。

さらに、第２ビットのビット重み付け電流源回路１２１および最下位ビットのビット重み付け電流源回路１２２においても同様に、それぞれ、基準電流線４１，４２を介して第２ビットおよび最下位ビットのビット重み付け基準電流２×ＩｏおよびＩｏが、系統Ａのビット重み付け電流源１２３ａまたは系統Ｂのビット重み付け電流源１２３ｂのどちらか一方に書き込まれる。

また、系統Ａのビット重み付け電流源１２３ａのビット重み付け電流出力動作時には、サンプリング信号ＳＰ＿Ａ（ｍ）が非アクティブレベル（“Ｌ”レベル）であり、ｎ型ＴＦＴ４６ａ，４７ａは遮断される。一方、出力イネーブル信号ＯＥ＿Ａはアクティブレベル（“Ｈ”レベル）であり、ｎ型ＴＦＴ５０ａが導通する。このとき、実施の形態１と同様に、ｎ型ＴＦＴ４８ａは、基準電流書込み動作時にキャパシタ４９ａにより保持されたゲート電圧に応じた電流をドレイン−ソース間に流す。すなわち、基準電流書込み動作に書き込まれた基準電流とほぼ等しい一定電流４×Ｉｏ１をドレインから吸い込もうとする。このとき、データラッチ回路２からの対応する画像データのビットＤ［２］（ｍ）が“１”であれば、ｎ型ＴＦＴ５３が導通し、ｎ型ＴＦＴ４８ａはｎ型ＴＦＴ５０ａおよび５３を介して、信号線からビット重み付け電流４×Ｉｏ１を吸い込むことになる。

同様に、系統Ｂのビット重み付け電流源１２３ｂのビット重み付け電流出力動作時には、サンプリング信号ＳＰ＿Ｂ（ｍ）が非アクティブレベル（“Ｌ”レベル）であり、ｎ型ＴＦＴ４６ｂ，４７ｂは遮断される。一方、出力イネーブル信号ＯＥ＿Ｂはアクティブレベル（“Ｈ”レベル）であり、ｎ型ＴＦＴ５０ｂが導通する。このとき、ｎ型ＴＦＴ４８ｂは、基準電流書込み動作時にキャパシタ４９ｂにより保持されたゲート電圧に応じた電流をドレイン−ソース間に流す。すなわち、基準電流書込み動作に書き込まれた基準電流とほぼ等しい一定電流４×Ｉｏ１をドレインから吸い込もうとする。このとき、データラッチ回路２からの対応する画像データのビットＤ［２］（ｍ）が“１”であれば、ｎ型ＴＦＴ５３が導通し、ｎ型ＴＦＴ４８ｂはｎ型ＴＦＴ５０ｂ，５３を介して信号線からビット重み付け電流４×Ｉｏ１を吸い込むことになる。

一方、対応する画像データのビットＤ［２］（ｍ）が“０”の場合には、ｎ型ＴＦＴ５３が遮断され、ビット重み付け電流出力動作時においても信号線からは電流を吸い込むことが無い。このとき、実施の形態１で説明したのと同様の理由で、ｎ型ＴＦＴ４７ａ，４７ｂおよび４８ａ，４８ｂをそれぞれ介して、キャパシタ４９ａおよび４９ｂに保持された電荷がリークしていく。既に説明したように、この現象によってｎ型ＴＦＴ４８ａ，４８ｂのゲート電圧が次第に下がると、吸い込み電流（ドレイン−ソース間電流）が低下する。すなわち、信号線から吸い込む信号線駆動電流が次第に低下していくことになり、ひいては表示むらの原因となる。

そこで、実施の形態１と同様に、各ビット重み付け電流源回路１２０〜１２２には、ダミー負荷５１およびｐ型ＴＦＴ５２が設けられる。ｐ型ＴＦＴ５２のソースは、ダミー負荷５１を介して電源ＶＤＤに接続されている。これにより、画像データのビットＤ［２］（ｍ）が“０”であっても、ｎ型ＴＦＴ４８ａ，４８ｂのドレインは、それぞれｎ型ＴＦＴ５０ａ，５０ｂを介して、ｐ型ＴＦＴ５２に接続され、さらには、ｐ型ＴＦＴ５２およびダミー負荷５１を介して電源ＶＤＤに接続される。このため、ｎ型ＴＦＴ４８ａ，４８ｂには電流が流れ、吸い込み電流経路が遮断してしまうことはない。従って、キャパシタ４９ａ，４９ｂの電荷がリークすることによってｎ型ＴＦＴ４８ａおよび４８ｂのゲート電位が次第に低下するのを防止することができる。

同様にして、ビット重み付け電流出力動作時には、第２ビットのビット重み付け電流源回路１２１、最下位ビットのビット重み付け電流源回路１２２においても、対応する画像データのビットＤ［１］（ｍ）およびＤ［０］（ｍ）が“１”の場合には、それぞれｎ型ＴＦＴ５４，５５を介して、それぞれビット重み付け電流２×Ｉｏ１およびＩｏ１が信号線から吸い込まれる。

このように、各ＲＧＢ列に共通の基準電流書込み動作により書き込まれた基準電流は、ビット重み付け電流出力動作において、系統Ａのビット重み付け電流源１２３ａまたは系統Ｂのビット重み付け電流源１２３ｂのいずれか一方により再現されることになる。すなわち、ｎ型ＴＦＴ４８ａ，４８ｂは、後段に接続される信号線を駆動する駆動用ＴＦＴに相当することになる。

このとき、ビット重み付け電流源回路１２０〜１２２の出力端には、実施の形態１と同様に、ｎ型ＴＦＴ５３〜５５の一端（ソース）がそれぞれ接続される。ｎ型ＴＦＴ５３〜５５の他端（ドレイン）は共通に接続されており、その共通接続端は信号線に接続されている。つまり、ｎ型ＴＦＴ５３〜５５は、画像データのビットに応じて、対応する各ビット重み付け電流源回路からのビット重み付け電流４×Ｉｏ１，２×Ｉｏ１，Ｉｏ１をスイッチングして出力する。このようにビット重み付け電流を加算することにより、各色８段階のアナログ信号に変換された信号線駆動電流を得ることができる。

図８に示されたｎ型ＴＦＴ５３〜５５は、図７における、Ｒ用ビット重み付け電流源回路１００〜１０２の後段（出力端）に接続されたスイッチ回路１８〜２０、Ｇ用ビット重み付け電流源回路１０３〜１０５の後段（出力端）に接続されたスイッチ回路２１〜２３、ならびにＢ用ビット重み付け電流源回路１０６〜１０８の後段（出力端）に接続されたスイッチ回路２４〜２６の各々に相当する。

Ｒ，Ｇ，Ｂ画素回路３２，３３，３４は、たとえば図３Ａで説明したのと同様の構成である。すなわち、信号線を介した書込み動作時には、第２の走査線３６が“Ｈ”レベルのとき第１の走査線３５が“Ｈ”レベルとなり、信号線を介して信号線駆動電流が信号線駆動回路４から吸い込まれる。このときｐ型ＴＦＴ６０（図３Ａ）に流れる信号線駆動電流に応じたゲート電位がキャパシタ６４によって保持される。

そして、有機ＥＬ発光素子の駆動動作時には、第２の走査線３６が“Ｌ”レベルになり、続いて第１の走査線３５が“Ｌ”レベルになると、ｐ型ＴＦＴ６０，６１はカレントミラー回路を構成し、キャパシタに保持されたゲート電位に応じた電流がｐ型ＴＦＴ６１のソース−ドレイン間を流れる。ｐ型ＴＦＴ６１のドレインが有機ＥＬ発光素子６５のアノードに接続されているので、ｐ型ＴＦＴ６１のソース−ドレイン間電流は有機ＥＬ発光素子の駆動電流となる。

さて、図７に戻り、表示装置（有機ＥＬパネル）全体の動作の説明を続ける。上述したように、実施の形態１と同様に、信号線駆動回路４は、スキャン（走査）対象行の画素に対応する画像データがＤ／Ａ変換（デジタル−アナログ変換）されたアナログ電流として、信号線２８〜３０を介して、画素回路３２〜３４から電流を吸い込む。すなわち、信号線駆動回路４は、実施の形態１と同様に、信号線を介して画素回路へ信号電流を供給するように信号線を駆動する。

また、上記実施の形態１と同様に、スキャンドライバ回路３７にはスタートパルスＳＴＹとシフトクロックＣＬＫＹが入力されており、スキャンドライバ回路３７は、スタートパルスＳＴＹおよびシフトクロックＣＬＫＹをもとにシフトパルスを発生し、このシフトパルスに基づいて、各行の第１および第２の走査線３５，３６を駆動する駆動パルスＳＣ＿Ａ（０），ＳＣ＿Ｂ（０），…，ＳＣ＿Ａ（Ｎ−１），ＳＣ＿Ｂ（Ｎ−１）を生成して、各行の画素回路を順次走査していく。

次に、この実施の形態２による駆動シーケンスについて図９を用いて説明する。図９は第ｊフレーム期間後部〜第（ｊ＋１）フレーム期間前部を示す。また、画素マトリクスの行数をＮ、列数を３×Ｍ（ＲＧＢ各色Ｍ列ずつ）とする。

まず、第ｊフレーム期間において、実施の形態１と同様にして、タイミングラッチ回路３にはラッチパルスＬＰが入力され、各列に対応する１行分の線順次化された画像データが出力される。

そして、線順次化された画像データが信号線駆動回路４でアナログ電流に変換されたのち、信号線駆動電流として信号線を介して画素回路へ供給される。このように、この実施の形態２においても、いわゆる線順次駆動となっているため、データラッチ期間と走査期間は１水平期間のずれが生じる。

動作モード識別信号Ａ／Ｂは、データラッチ・ブランキング期間と走査ブランキング期間の両方に属する期間中の所定のタイミングで、“Ｈ”レベルおよび“Ｌ”レベルの間でトグルされる。ここでは、動作モード識別信号Ａ／Ｂが“Ｈ”レベルのときには、系統Ａのビット重み付け電流源がビット重み付け電流出力モード、系統Ｂのビット重み付け電流源が基準電流書込みモードに設定され、動作モード識別信号Ａ／Ｂが“Ｌ”レベルのときには、系統Ａのビット重み付け電流源が基準電流書込みモード、系統Ｂのビット重み付け電流源がビット重み付け電流電流出力モードに設定されるものとする。

ここで、出力イネーブル制御回路１０９、サンプリング制御回路１１０について説明する。例えば、出力イネーブル制御回路１０９は、図１０Ａに示すように、インバータ回路１３１，１３２およびＮＯＲ回路１３３，１３４により構成される。動作モード識別信号Ａ／Ｂおよびその反転信号により出力イネーブル信号ＯＥをマスクすることにより、図９に示すように、走査期間に対応して１フレームおきに交互にアクティブとなる、系統Ａのビット重み付け電流源への出力イネーブル信号ＯＥ＿Ａおよび系統Ｂのビット重み付け電流源への出力イネーブル信号ＯＥ＿Ｂを得る。これによって、系統Ａおよび系統Ｂのビット重み付け電流源１２３ａ，１２３ｂからの出力は、ｎ型ＴＦＴ５０ａ，５０ｂにより切り替えられる。

また、サンプリング制御回路１１０は、例えば、図１０Ｂに示すように、インバータ回路１３６，１３７およびＮＯＲ回路１３８，１３９により構成される。シフトレジスタ回路１から出力されるシフトパルスＳＰＸ（ｍ）を動作モード識別信号Ａ／Ｂによってマスクすることにより、図９に示すように、走査期間に対応して１フレームおきに交互にアクティブとなる、系統Ａのビット重み付け電流源へのサンプリング信号ＳＰ＿Ａ（０），…，ＳＰ＿Ａ（Ｍ−１）および系統Ｂのビット重み付け電流源へのサンプリング信号ＳＰ＿Ｂ（０），…，ＳＰ＿Ｂ（Ｍ−１）が得られる。これらのサンプリング信号によって、系統Ａおよび系統Ｂのビット重み付け電流源１２３ａおよび１２３ｂでの基準電流のサンプリング（書込み）が制御される。

一方、スキャンドライバ回路３７は、実施の形態１と同様に動作し、各走査期間毎に、順次シフトパルスＳＰＹ（０），ＳＰＹ（１）,…，ＳＰＹ（Ｎ−１）がスキャンドライ
バ回路３７内部で生成される。生成されたシフトパルスＳＰＹに基づいて、各行に対応する駆動パルスＳＣ＿Ａ（０），ＳＣ＿Ｂ（０），…，ＳＣ＿Ａ（Ｎ−１），ＳＣ＿Ｂ（Ｎ−１）が順次生成され、画素マトリクスの各行の第１および第２の走査線３５，３６をそれぞれ所定のタイミングで走査する。このようにして、信号線駆動回路４により各列の信号線に供給された画像データがアナログ電流に変換された信号線駆動電流が各画素回路に順次書き込まれていく。画素回路では信号線より供給された電流に基づく電流が有機ＥＬ発光素子に流れ、発光する。なお、基準電流発生回路８の構成および動作も実施の形態１と同様であるので、詳細な説明は繰り返さない。

以上のように、この実施の形態２においては、実施の形態１と同様に、ビット重み付けされた基準電流を書き込むことにより、ビット重み付け電流源の出力電流を補正し、ビット重み付け電流源から出力されるビット重み付け電流をデジタル画像のビットデータに応じてスイッチングすることにより加算して信号線へ供給するように構成したので、ＴＦＴ特性のばらつきが大きい場合であっても各列の信号線駆動電流のばらつきを抑え、発光輝度のムラを抑えることのできる。また、信号線を各列１本とすることができるので、画素ピッチが狭い高解像度表示にも対応することできる。

加えて、実施の形態２においては、２系統のビット重み付け電流源を用いて、基準電流書込み動作と電流出力動作が相補的に交互に繰り返されるように構成したので、基準電流書込み動作に十分な時間を割り当てることができ、安定したビット重み付け電流を出力することが可能となり、信号線駆動電流のばらつきをさらに抑えることができる。

（実施の形態３）
上記実施の形態１，２による構成では、基準電流を元電流からカレントミラー回路により生成した。実施の形態３においては、元電流をビット数分の段階数（ステップ数）をもった階段波電流として、基準電流発生回路８にて各ステップの電流をサンプリングすることにより分離して、基準電流として基準電流線へ出力する構成について説明する。

図１１はこの発明の実施の形態３による基準電流発生回路８および基準電流発生用外部回路の構成を示す回路図である。

実施の形態３においては、例えば、Ｒ用ビット重み付け基準電流ＩＲＥＦ（Ｒ）［２］〜ＩＲＥＦ（Ｒ）［０］は以下のように生成される。有機ＥＬパネルの外部に設けられたＤ／Ａ変換回路（ＤＡＣ）７０はコントローラにより制御されて、各ステップを所定電圧とした階段波基準電圧Ｖｒｅｆ（Ｒ）を発生する。Ｄ／Ａ変換回路７０で発生した階段波基準電圧Ｖｒｅｆ（Ｒ）は差動増幅器７１の非反転入力に入力される。差動増幅器７１の出力は有機ＥＬパネルへ入力され、ｎ型ＴＦＴ７２のゲートに入力される。ｎ型ＴＦＴ７２のソースは有機ＥＬパネルの外部に設けられた電流設定用抵抗７８を介して接地されている。また、ｎ型ＴＦＴ７２のソースは差動増幅器７１の反転入力にも接続される。このような構成により、差動増幅器７１、ｎ型ＴＦＴ７２および電流設定用抵抗７８により定電流源が構成される。ｎ型ＴＦＴ７２のドレイン電流Ｉｄ（Ｒ）は、
Ｉｄ（Ｒ）＝Ｖｒｅｆ（Ｒ）／Ｒｅｘｔ（Ｒ）となる。

上記定電流源の出力電流Ｉｄ（Ｒ）は、２系統（系統Ａ／系統Ｂ）電流源１５１および１５２をもった電流源回路１５０へ入力される。

この２系統（系統Ａ／系統Ｂ）の電流源１５１および１５２は、図１２に示すように構成される。電流源１５１および１５２は同一の構成を有するので、図１２では、信号名については添え字ＡおよびＢを省略して一般化している。

電流源１５１および１５２の各々は、ｐ型ＴＦＴ１６０〜１６２およびキャパシタ１６３と、ｐ型ＴＦＴ１７０〜１７２およびキャパシタ１７３と、ｐ型ＴＦＴ１８０〜１８２およびキャパシタ１８３とを含む。ｐ型ＴＦＴ１６０〜１６２およびキャパシタ１６３は、最下位ビットのビット重み付け基準電流を出力する電流源として動作する。同様に、ｐ型ＴＦＴ１７０〜１７２およびキャパシタ１７３は、２ビット目のビット重み付け基準電流を出力する電流源として動作し、ｐ型ＴＦＴ１８０〜１８２およびキャパシタ１８３は、最上位ビットのビット重み付け基準電流を出力する電流源として動作する。

電流源１５１および１５２の入力端ＩＮは、ｐ型ＴＦＴ１６１、１７１および１８１の各ドレインに接続され、セレクト信号ＳＬ［０］，ＳＬ［１］，ＳＬ［２］は、それぞれ、ｐ型ＴＦＴ１６０，１６１の各ゲート、ｐ型ＴＦＴ１７０，１７１の各ゲートおよびｐ型ＴＦＴ１８０，１８１の各ゲートへ与えられている。

また、基準電流出力に用いられるｐ型ＴＦＴ１６２、１７２および１８２のドレインは、それぞれｐ型ＴＦＴ１６１、１７１および１８１のソースと接続される。ｐ型ＴＦＴ１６２、１７２および１８２のドレインは、さらに、ｐ型ＴＦＴ１６０、１７０および１８０のドレインとそれぞれ接続される。

ｐ型ＴＦＴ１６２、１７２および１８２のゲートには、それぞれｐ型ＴＦＴ１６０、１７０および１８０のソースが接続され、さらに、保持用キャパシタ１６３、１７３および１８３の一端が接続される。ｐ型ＴＦＴ１６２、１７２および１８２のソースは電源ＶＤＤに接続されている。キャパシタ１６３、１７３および１８３の他端も電源ＶＤＤに接続されている。

電流源１５１および１５２の各々は、さらに、ｐ型ＴＦＴ１６４，１６５，１７４，１７５，１８４，１８５と、ダミー負荷１６６，１７６，１８６とを含む。ｐ型ＴＦＴ１６４，１７４および１８４は、ビット重み付け基準電流を出力する電流源の出力をそれぞれ遮断するために設けられる。

実施の形態３による基準電流発生の動作シーケンスを図１３に示す。
系統Ａの電流源１５１と系統Ｂの電流源１５２とは、それぞれ例えば１フレーム毎に元電流書込み動作と電流出力動作を交互に繰り返す。Ｄ／Ａ変換回路（ＤＡＣ）７０をコントローラによって制御することにより、元電流Ｉｄ（Ｒ）は図１３に示すように、ビット重み付け電流Ｉｏ，２×Ｉｏ，４×Ｉｏにそれぞれ対応した３段階の階段波電流となり、さらに、系統Ａおよび系統Ｂの電流源１５１，１５２へ入力電流ＩＮとして入力される。

そして入力電流ＩＮの各段階期間に対応して、セレクト信号ＳＬ＿Ａ（０），ＳＬ＿Ａ（１）およびＳＬ＿Ａ（２）が順次アクティブ状態（“Ｌ”レベル）となる。

まず、セレクト信号ＳＬ＿Ａ（０）がアクティブ状態となると、図１２のｐ型ＴＦＴ１６０，１６１が導通状態となり、ｐ型ＴＦＴ１６２はダイオード接続されるとともに、入力電流ＩＮがｐ型ＴＦＴ１６２のソース−ドレイン間を流れる。このときのゲート電圧がキャパシタ１６３で保持される。続いて、セレクト信号ＳＬ＿Ａ（１）がアクティブ状態となると、ｐ型ＴＦＴ１７０，１７１が導通状態となり、ｐ型ＴＦＴ１７２はダイオード接続されるとともに、入力電流ＩＮがｐ型ＴＦＴ１７２のソース−ドレイン間を流れて、このときのゲート電圧がキャパシタ１７３で保持される。続いて、セレクト信号ＳＬ＿Ａ（２）がアクティブ状態となると、ｐ型ＴＦＴ１８０，１８１が導通状態となり、ｐ型ＴＦＴ１８２はダイオード接続されるとともに、入力電流ＩＮがｐ型ＴＦＴ１８２のソース−ドレイン間を流れて、このときのゲート電圧がキャパシタ１８３で保持される。

次フレームでは、セレクト信号ＳＬ＿Ａ（０），ＳＬ＿Ａ（１）およびＳＬ＿Ａ（２）は非アクティブ状態（“Ｈ”レベル）となり、ｐ型ＴＦＴ１６０，１６１、１７０，１７１および１８０，１８１の各々が遮断（非導通）される。また、出力イネーブル信号ＥＮ＿Ａがアクティブ状態（“Ｌ”レベル）となり、ｐ型ＴＦＴ１６４，１７４，１８４が導通する。これにより、キャパシタ１６３，１７３，１８３で保持されたゲート電圧に応じた電流がＴＦＴ１６２，１７２，１８２のソース−ドレイン間に流れ、この電流ＯＵＴ［０］〜ＯＵＴ［２］がｐ型ＴＦＴ１６４、１７４および１８４をそれぞれ介して基準電流線５〜７へ出力される。電流ＯＵＴ［０］〜ＯＵＴ［２］は、各色における基準電流ＩＲＥＦ［０］〜ＩＲＥＦ［２］に相当する。ここで、たとえば、基準電流ＩＲＥＦ［０］は、基準電流ＩＲＥＦ（Ｒ）［０］，ＩＲＥＦ（Ｇ）［０］，ＩＲＥＦ（Ｂ）［０］を総括的に示すものである。

ここで、あるフレームの元電流書込み動作時に、セレクト信号ＳＬ＿Ａ（０）、ＳＬ＿Ａ（１）およびＳＬ＿Ａ（２）が非アクティブ状態となると、ダミー負荷制御信号ＤＭ＿Ａ（０）、ＤＭ＿Ａ（１）およびＤＭ＿Ａ（２）がそれぞれ対応してアクティブ状態（“Ｌ”レベル）となり、ｐ型ＴＦＴ１６２、１７２および１８２のドレインに、ｐ型ＴＦＴ１６５、１７５および１８５をそれぞれ介して、ダミー負荷１６６、１７６および１８６をそれぞれ接続する。ダミー負荷１６６，１７６，１８６の各々の他端は接地されているので、対応のセレクト信号が非アクティブ状態の期間にも、ダミー負荷を介してｐ型ＴＦＴ１６２、１７２および１８２に電流を流してそのドレイン電位を下げることにより、キャパシタ１６３，１７３，１８３に保持された電荷のリークを防ぐことができる。これにより、基準電流出力動作に移行しても、出力電流ＯＵＴ［１］〜ＯＵＴ［３］が低下することを防ぐと同時に、次の元電流書込み動作時にキャパシタに電荷をチャージする時間を短縮する。

系統Ｂの電流源１５２も同様に動作し、フレーム毎に元電流書込み動作、基準電流出力動作を繰り返す。このように、系統Ａの電流源１５１および系統Ｂの電流源１５２のいずれか一方で各色の基準電流ＩＲＥＦ［０］〜ＩＲＥＦ［２］を供給する。

以上のように、この実施の形態３によれば、ビット重み付けされた各基準電流値を各階段ステップ電流値とする階段波電流を発生する。さらに、階段波電流の対応するステップの電流を書込み、書込まれた電流を再現して基準電流とするので、１つの階段波電流から正確なビット数分の基準電流を得ることが可能となる。

また、コントローラにより階段波基準電圧の各ステップ電圧を調整することにより、ＲＧＢの基準電流の比、および大きさを調整することができ、表示のホワイトバランス調整や輝度調整を制御することができる。

さらに、１つの基準電圧を有機ＥＬパネルへ入力することで、ビット数分の基準電流を生成できるので、パネルの端子数を削減できる。

なお、図１３では、フレーム毎に系統Ａの電流源１５１および系統Ｂの電流源１５２の動作を切り替えるよう構成したが、切替の周期は任意に設定することが可能である。

また、階段波電流の各ステップは、等期間としたが、下位ビット電流は微小電流となることが考えられるので、配線容量や保持用キャパシタを充電するのに元電流が消費されてしまい、駆動用ＴＦＴに所定の電流が流れるまで時間がかかるということが考えられる。このような場合には、下位ビットの基準電流ほど、そのステップ期間を長くとることにより、元電流の書込みを容易にするようにしてもよい。

（実施の形態４）
実施の形態１〜３の各々においては、各色ビット数分の重み付け基準電流を各色ビット数分の基準電流線により供給するよう構成したが、この発明の実施の形態４では、各ビット重み付け基準電流を各段階（ステップ）とする階段波電流として、各色１本の基準電流線により供給するように構成した。

図１４は、この発明の実施の形態４による表示装置の構成を示すブロック図である実施の形態４による表示装置では、出力イネーブル制御回路２００およびサンプリング制御回路２０１が設けられる。また、各色１本の基準電流線５０〜５２が、図１に示した各色複数本（画像データビット数分）ずつの基準電流線５〜７に代えて配置される。なお、図１４において、実施の形態１〜３と同一の構成には、同一符号を付して詳細な説明は省略する。

出力イネーブル制御回路２００へは、動作モード識別信号Ａ／Ｂ、出力イネーブル信号ＯＥ、サンプリング基準信号ＳＴ（２），ＳＴ（１），ＳＴ（０）が入力される。出力イネーブル制御回路２００は、例えば図１５に示すように構成されて、インバータ回路２１１〜２１５、ＮＯＲ回路２２１，２２２およびＮＡＮＤ回路２３１〜２３６を含む。

このような構成とすることにより、出力イネーブル信号ＯＥが動作モード識別信号Ａ／Ｂによりマスクされる。この結果、フレーム毎に交互にアクティブ状態（“Ｈ”レベル）となる出力イネーブル信号ＯＥ＿Ａ，ＯＥ＿Ｂが生成され、ビット重み付け電流源回路へ送られる。

また、サンプリング基準信号ＳＴ（２），ＳＴ（１），ＳＴ（０）が動作モード識別信号Ａ／Ｂでマスクされる。この結果、出力イネーブル制御回路２００は、図１６に示すようにフレーム毎に交互にアクティブ状態（“Ｌ”レベル）となるサンプリング基準信号ＳＴＡ２，ＳＴＡ１，ＳＴＡ０およびＳＴＢ２，ＳＴＢ１，ＳＴＢ０を生成する。これらのサンプリング基準信号は、各ＲＧＢ列において、信号線駆動回路４のサンプリング制御回路２０１へ送られる。

一方、各ＲＧＢ列のサンプリング制御回路２０１は、例えば図１７のように、インバータ回路２４１および６個のＮＯＲ回路２５１〜２５６から構成される。サンプリング制御回路２０１は、出力イネーブル制御回路２００からのサンプリング基準信号ＳＴＡ２，ＳＴＡ１，ＳＴＡ０およびＳＴＢ２，ＳＴＢ１，ＳＴＢ０を各列のシフトパルスＳＰＸ（ｍ）でマスクして、系統Ａの電流源への基準電流書込みを制御するサンプリングパルスＳＡ０（０），ＳＡ１（０），ＳＡ２（０），…，ＳＡ０（Ｍ−１），ＳＡ１（Ｍ−１），ＳＡ２（Ｍ−１）および、系統Ｂの電流源への基準電流書込みを制御するサンプリングパルスＳＢ０（０），ＳＢ１（０），ＳＢ２（０），…，ＳＢ０（Ｍ−１），ＳＢ１（Ｍ−１），ＳＢ２（Ｍ−１）を生成する。これらのサンプリングパルスは、図１６に示すように、各行のデータラッチ期間毎に、基準電流ＩＲＥＦ（Ｒ），ＩＲＥＦ（Ｇ），ＩＲＥＦ（Ｂ）の各ステップ（段階）の電流に応じたタイミングで１フレームおきにアクティブ状態（“Ｈ”レベル）に設定され、各列の対応するビット重み付け電流源へ出力される。

このように、各行のデータラッチ期間において、基準電流ＩＲＥＦ（Ｒ），ＩＲＥＦ（Ｇ），ＩＲＥＦ（Ｂ）は、各ビット重み付け基準電流をステップとする階段波となっており（ここでは、３ビットなので３段階）、この階段波電流をサンプリングパルスＳＡ０（０），ＳＡ１（０），ＳＡ２（０），…，ＳＡ０（Ｍ−１），ＳＡ１（Ｍ−１），ＳＡ２（Ｍ−１）またはＳＢ０（０），ＳＢ１（０），ＳＢ２（０），…，ＳＢ０（Ｍ−１），ＳＢ１（Ｍ−１），ＳＢ２（Ｍ−１）に基づいて、フレーム毎に系統Ａ／系統Ｂへ交互に書き込む。ビット重み付け基準電流の書込みは、各列において、下位ビット側のビット重み付け電流源から順に行なわれる。

図１８は、この実施の形態４による基準電流発生回路８の構成を示す回路図である。実施の形態４による基準電流発生回路は、図５に示す上記実施の形態１と同様の構成であるが、基準電流ＩＲＥＦ（Ｒ），ＩＲＥＦ（Ｇ），ＩＲＥＦ（Ｂ）を階段波として、各色１本ずつの基準電流線によってビット重み付け電流源回路へ供給するので、ここでは、元電流と所定の電流比に従って、ＲＧＢそれぞれの基準電流ＩＲＥＦ（Ｒ），ＩＲＥＦ（Ｇ），ＩＲＥＦ（Ｂ）をカレントミラー回路３００〜３０２で出力する構成とした。カレントミラー回路３００〜３０２の各々は、カレントミラー接続されたｐ型ＴＦＴ３０３，３０４を含む。図１８に示された基準電流発生回路において、図５と同一の構成には、同一の符号を付している。

実施の形態４においても、実施の形態１と同様に、配線インピーダンスを下げるために、元電流は基準電流よりも大きくなるように設定するのが望ましい。また、Ｄ／Ａ変換回路７０，８０，９０の出力電圧Ｖｒｅｆ（Ｒ），Ｖｒｅｆ（Ｇ），Ｖｒｅｆ（Ｂ）をコントローラにより独立に調整することにより、ＲＧＢの基準電流の比、および大きさを調整することができるので、表示のホワイトバランス調整や輝度調整をコントローラにより制御することが可能となる。

以上のように、この実施の形態４においては、実施の形態１と同様に、ビット重み付けされた基準電流を書き込むことにより、ビット重み付け電流源回路の出力電流を補正し、ビット重み付け電流源回路から出力されるビット重み付け電流をデジタル画像のビットデータに応じてスイッチングすることにより加算して信号線へ供給するように構成した。これにより、ＴＦＴ特性のばらつきが大きい場合であっても各列の信号線駆動電流のばらつきを抑え、発光輝度のムラを抑えることができる。また、信号線を各列１本とすることができるので、画素ピッチが狭い高解像度表示にも対応することできる。

加えて、実施の形態４においては、基準電流を階段波電流として、各ビット重み付け電流源回路において、そのビットに対応するタイミングで階段波基準電流を書き込むように構成したので、電流供給線として低インピーダンスとなるように配線幅を広くとる必要のある基準電流線の本数を各色１本に削減することができ、また、基準電流発生回路も各色１出力として簡単化できるので、駆動回路の寸法（サイズ）を小さくすることが可能となる。

（実施の形態５）
この発明の実施の形態５では、実施の形態１〜４におけるビット重み付け電流回路において、ビット重み付け電流駆動用のＴＦＴのドレイン側にＴＦＴを追加して、重み付け電流出力動作時における駆動用ＴＦＴの定電流性を改善した構成について説明する。

図１９は、この発明の実施の形態５におけるビット重み付け電流源回路の構成を示す回路図である。なお、図２に示したビット重み付け電流源回路の構成と同一の部分には同一の符号を付して、詳細な説明は省略する。

実施の形態５におけるビット重み付け電流源回路４３では、実施の形態１におけるビット重み付け電流源回路（図２）の構成に加えて、ｎ型ＴＦＴ３２０がさらに設けられる。ｎ型ＴＦＴ３２０は、ビット重み付け電流駆動用のＴＦＴ４８のドレイン側にカスコード接続され、そのドレインがｎ型ＴＦＴ４６のソースおよびｎ型ＴＦＴ４７のドレインと接続されている。

一般に、低温ｐ−Ｓｉ ＴＦＴの飽和領域におけるＶｄｓ（ドレイン−ソース間電圧）−Ｉｄ（ドレイン電流）特性は、単結晶シリコンに比べ、Ｖｄｓ変動によるＩｄ変動が大きいことが知られている。

一方、例えば図３Ａに示した画素回路では、信号線を介して信号を書き込む場合、ＴＦＴ６２によりダイオード接続されたｐ型ＴＦＴ６０のゲート−ソース間電圧は信号線駆動電流に応じて変化する。このため、実施の形態１におけるビット重み付け電流源回路中の駆動用ＴＦＴ４８のＶｄｓは信号電流により変化する。このため、駆動用ＴＦＴ４８を飽和領域で動作させたとしても、Ｖｄｓの大きさに依存して、出力される（吸い込まれる）ビット重み付け電流の大きさが変化する可能性がある。

実施の形態５においては、駆動用ＴＦＴ４８のドレイン側にＴＦＴ３２０を追加することにより、駆動用ＴＦＴ４８のドレイン電圧の変化、すなわちＶｄｓの変化をシールドする。このとき、ＴＦＴ３２０のゲートには、ＴＦＴ３２０が飽和領域で動作するようなバイアス電圧Ｖｂｉａｓを供給しておく。

このように、ＴＦＴ３２０により駆動用ＴＦＴ４８のＶｄｓの変化をシールドすることができ、信号線へ供給する信号線駆動電流の変化に伴って信号線電圧が変化する場合であっても、駆動用ＴＦＴ４８により駆動される信号線駆動電流の変化を抑えることが可能となる。

同様に、図８に示した実施の形態２におけるビット重み付け電流源１２３ａ，１２３ｂの駆動用ＴＦＴ４８ａおよび４８ｂのドレイン側に、Ｖｄｓ変化をシールドするためのＴＦＴ３２０ａおよび３２０ｂをそれぞれ追加した構成を図２０に示す。なお、図２０において、図８の構成と同一の部分には同一の符号を付して、詳細な説明は省略する。

（実施の形態６）
上記各実施の形態１〜５におけるビット重み付け電流源回路においては、画像データの対応のビットが“０”であっても、ダミー負荷を介して駆動用ＴＦＴのドレインを電源ＶＤＤに接続して駆動用ＴＦＴに電流を流すことにより、駆動用ＴＦＴのゲート電位を保持するためのキャパシタにおける電荷のリークを防止するように構成した。以下の実施の形態６，７では、同様の効果を得るために、駆動用ＴＦＴのドレイン側にＴＦＴをカスケード（直列）接続して、キャパシタの電荷リーク経路を遮断するよう構成したビット重み付け電流源回路の構成について説明する。

図２１は、この発明の実施の形態６によるビット重み付け電流源回路の構成を示す回路図である。

図２１を参照して、発明の実施の形態６によるビット重み付け電流源回路４３では、実施の形態１におけるビット重み付け電流源回路（図２）の構成に加えて、ｎ型ＴＦＴ３３０、ＮＡＮＤゲート３３１、インバータ（ＮＯＴゲート）３３２およびキャパシタ３３３がさらに設けられる。ｎ型ＴＦＴ３３０のソースは、駆動用ＴＦＴ４８のドレインに接続され、ｎ型ＴＦＴ３３０のドレインは、ｎ型ＴＦＴ４７のドレイン、ｎ型ＴＦＴ４６のソースおよびｎ型ＴＦＴ５０のソースに接続されている。図２１においても、図２に示したビット重み付け電流源回路の構成と同一の部分には同一の符号を付して、詳細な説明は省略する。

次に動作について説明する。発明の実施の形態６によるビット重み付け電流源回路では、ビット重み付け電流出力動作時に、画像データの対応ビットＤ［ｘ］（ｍ）が“０”であり、かつ出力イネーブル信号ＯＥがアクティブ状態（“Ｈ”レベル）となって、電流出力経路が遮断される場合でも、ＮＡＮＤゲート３３１の出力が“Ｌ”レベルとなってｎ型ＴＦＴ３３０が非導通となるので、キャパシタ４９に保持された電荷がｎ型ＴＦＴ４７および駆動用ＴＦＴ４８を介してリークする経路を遮断することができる。

このため、駆動用ＴＦＴ４８のゲート電位が低下することがなく、画像データの対応ビットＤ［ｘ］（ｍ）が“１”となって信号線へ電流を出力するときにも、所定の電流を供給することが可能となる。

さらに、キャパシタ３３３は、一端がｎ型ＴＦＴ３３０のドレインに接続され、また他端が接地されているので、ｎ型ＴＦＴ３３０のドレイン電位を保持する。これにより、ｎ型ＴＦＴ３３０のドレイン電位が駆動用ＴＦＴ４８のゲート電位よりも低下するのを防ぎ、キャパシタ４９の保持電荷がリークするのを防止することができる。なお、ｎ型ＴＦＴ３３０を遮断することによりキャパシタ４９の電荷リークが十分防止できる場合には、キャパシタ３３３はとくに設ける必要はない。

また、ｎ型ＴＦＴ３３０、ＮＡＮＤゲート３３１およびインバータ３３２が配置されない、実施の形態１におけるビット重み付け電流源回路においても、駆動用ＴＦＴ４８のドレインに、図２１のキャパシタ３３３と同様のキャパシタを追加することもできる。このような構成とすれば、駆動用ＴＦＴ４８のドレイン電位がゲート電位よりも低下するのを防ぐことができ、キャパシタ４９の保持電荷がリークするのを防止することができる。

（実施の形態７）
図２２は、この発明の実施の形態７によるビット重み付け電流源回路の構成を示す回路図である。

図２２を参照して、実施の形態７によるビット重み付け電流源回路１２０〜１２２では、実施の形態２におけるビット重み付け電流源（図８）の構成に加えて、ｎ型ＴＦＴ３３０ａ，３３０ｂ、ＮＡＮＤゲート３３１ａ，３３１ｂ、インバータ（ＮＯＴゲート）３３２ａ，３３２ｂ、およびキャパシタ３３３ａ，３３３ｂがさらに設けられる。ｎ型ＴＦＴ３３０ａおよび３３０ｂのソースは、それぞれ駆動用ＴＦＴ４８ａおよび４８ｂのドレインに接続される。また、ｎ型ＴＦＴ３３０ａのドレインは、ｎ型ＴＦＴ４７ａのドレインおよびｎ型ＴＦＴ４６ａ，５０ａのソースに接続され、ｎ型ＴＦＴ３３０ｂのドレインは、ｎ型ＴＦＴ４７ｂのドレインおよびｎ型ＴＦＴ４６ｂ，５０ｂのソースに接続される。

次に動作につき説明する。発明の実施の形態７によるビット重み付け電流源回路では、ビット重み付け電流出力動作時に、画像データの対応ビットＤ［ｘ］（ｍ）が“０”であり、かつ出力イネーブル信号ＯＥがアクティブ（“Ｈ”レベル）となり電流出力経路が遮断された場合でも、ＮＡＮＤゲート３３１ａの出力が“Ｌ”レベルとなってｎ型ＴＦＴ３３０ａが非導通となるので、キャパシタ４９ａに保持された電荷がｎ型ＴＦＴ４７ａ，駆動用ＴＦＴ４８ａを介してリークする経路を遮断することができる。同様に、ＮＡＮＤゲート３３１ｂの出力が“Ｌ”レベルとなってｎ型ＴＦＴ３３０ｂが非導通となるので、キャパシタ４９ｂに保持された電荷がｎ型ＴＦＴ４７ｂおよび駆動用ＴＦＴ４８ｂを介してリークする経路を遮断することができる。

このため、駆動用ＴＦＴ４８ａ，４８ｂのゲート電位が低下することがなく、画像データの対応ビットＤ［ｘ］（ｍ）が“１”となって信号線へ電流を出力するときにも、所定の電流を供給することが可能となる。

さらに、キャパシタ３３３ａは、その一端がｎ型ＴＦＴ３３０ａのドレインに接続され、その他端が接地されているので、ｎ型ＴＦＴ３３０ａのドレイン電位を保持する。同様に、キャパシタ３３３ｂは、その一端がｎ型ＴＦＴ３３０ｂのドレインに接続され、その他端が接地されているので、ｎ型ＴＦＴ３３０ｂのドレイン電位を保持する。

これにより、ｎ型ＴＦＴ３３０ａ，３３０ｂのドレイン電位がｎ型ＴＦＴ４８ａ，４８ｂのゲート電位よりも低下するのを防ぎ、キャパシタ４９ａ，４９ｂの保持電荷がリークするのを防止することができる。なお、ｎ型ＴＦＴ３３０ａ，３３０ｂを遮断することにより、キャパシタ４９ａ，４９ｂの電荷リークが十分防止できる場合には、キャパシタ３３３ａ，３３３ｂはとくに設ける必要はない。

また、ｎ型ＴＦＴ３３０ａ，３３０ｂ、ＮＡＮＤゲート３３１ａ，３３１ｂ、およびインバータ３３２ａ，３３２ｂが配置されない、実施の形態２におけるビット重み付け電流源回路１２０〜１２２においても、駆動用ＴＦＴ４８ａ，４８ｂのドレインに、図２２のキャパシタ３３３ａ，３３３ｂと同様のキャパシタを追加することもできる。これにより、駆動用ＴＦＴ４８ａ，４８ｂのドレイン電位がゲート電位よりも低下するのを防ぐことができ、キャパシタ４９ａ，４９ｂの保持電荷がリークするのを防止することができる。

（実施の形態８）
実施の形態６，７においては、ビット重み付け電流出力動作のときの駆動用ＴＦＴのゲート電圧を保持するためのキャパシタにおける電荷保持を目的としたビット重み付け電流源回路の構成を説明した。以下の実施の形態８および９では、さらに基準電流書込み動作時において、当該ビット重み付け電流源回路のサンプリングが選択されない、すなわち、対応のサンプリング信号ＳＭＰ（ｍ）が非アクティブ状態の場合にも、駆動用ＴＦＴにカスケード（直列）接続されたＴＦＴを非導通とすることにより、当該キャパシタの保持電荷のリークを防止することが可能なビット重み付け電流源回路の構成について説明する。

図２３は、この発明の実施の形態８によるビット重み付け電流源回路の構成を示す図である。

図２３では、図２に示した実施の形態１のビット重み付け電流源回路のように、電流源が１系統の場合の構成を示している。実施の形態８におけるビット重み付け電流源回路４３では、実施の形態１におけるビット重み付け電流源回路（図２）の構成に加えて、ｎ型ＴＦＴ３３０、ＮＡＮＤ回路３５０，３５１および、インバータ（ＮＯＴ回路）３５２がさらに設けられる。

ＮＡＮＤ回路３５１は、出力イネーブル信号ＯＥと、画像データの対応ビットＤ［ｘ］（ｍ）のＮＡＮＤ演算結果を出力する。インバータ（ＮＯＴ回路）３５２は、サンプリング信号ＳＭＰ（ｍ）の論理レベルを反転して出力する。ＮＡＮＤ回路３５０は、ＮＡＮＤ回路３５１およびインバータ（ＮＯＴ回路）３５２の出力間のＮＡＮＤ（否定論理積）演算結果をｎ型ＴＦＴ３３０のゲートへ与える。図２３においても、図２に示したビット重み付け電流源回路の構成と同一の部分には同一の符号を付して、詳細な説明は省略する。

これにより、実施の形態８によるビット重み付け電流源回路では、ビット重み付け電流出力動作時には、出力イネーブル信号ＯＥがアクティブ状態（“Ｈ”レベル）であり、かつ対応のサンプリング信号ＳＭＰ（ｍ）が非アクティブ状態（”Ｌ”レベル）であるので、画像データの対応ビットＤ［ｘ］（ｍ）が“０”となれば、ＮＡＮＤ回路３５０の出力は”Ｌ”レベルとなり、ｎ型ＴＦＴ３３０が非導通となって電流出力経路が遮断される。

また、基準電流書込み動作時には、出力イネーブル信号ＯＥが非アクティブ状態（“Ｌ”レベル）であり、対応のサンプリング信号ＳＭＰ（ｍ）が非アクティブ（”Ｌ”レベル）となれば、ＮＡＮＤ回路３５０の出力が“Ｌ”レベルとなってｎ型ＴＦＴ３３０が非導通となり電流出力経路が遮断される。

このように、ビット重み付け電流出力動作時に、スイッチング手段として機能するｎ型ＴＦＴが非導通とされて電流が出力されない場合、または、基準電流書込み動作時に駆動用ＴＦＴ４８へ基準電流を書き込まない場合には、ｎ型ＴＦＴ３３０が非導通となって、キャパシタ４９に保持された電荷がｎ型ＴＦＴ４７および駆動用ＴＦＴ４８を介してリークする経路を遮断することができる。このため、駆動用ＴＦＴ４８のゲート電位が低下することがなく、画像データの対応ビットＤ［ｘ］（ｍ）が“１”となって信号線へ電流を出力するときにも、所定の電流を供給することが可能となる。

なお、実施の形態６と同様に、ｎ型ＴＦＴ３３０を遮断することによりキャパシタ４９の電荷リークが十分防止できる場合には、キャパシタ３３３はとくに設ける必要はない。

（実施の形態９）
図２４は、この発明の実施の形態９によるビット重み付け電流源の構成を示す図である。図２４では、図８に示した実施の形態２のビット重み付け電流源回路のように、電流源が２系統の場合の構成を示している。

実施の形態９におけるビット重み付け電流源回路１２０〜１２２は、実施の形態２におけるビット重み付け電流源回路（図１０）の構成に加えて、系統Ａのビット重み付け電流源１２３ａにおいては、ｎ型ＴＦＴ３３０ａ、ＮＡＮＤ回路３５０ａ，３５１ａおよび、インバータ（ＮＯＴ回路）３５２ａがさらに設けられ、系統Ｂのビット重み付け電流源１２３ｂにおいては、ｎ型ＴＦＴ３３０ｂ、ＮＡＮＤ回路３５０ｂ，３５１ｂおよび、インバータ（ＮＯＴ回路）３５２ｂがさらに設けられる。

系統Ａのビット重み付け電流源１２３ａにおいて、ＮＡＮＤ回路３５１ａは、出力イネーブル信号ＯＥ＿Ａと、画像データの対応ビットＤ［ｘ］（ｍ）のＮＡＮＤ演算結果を出力する。インバータ（ＮＯＴ回路）３５２ａは、サンプリング信号ＳＰ＿Ａ（ｍ）の論理レベルを反転して出力する。ＮＡＮＤ回路３５０ａは、ＮＡＮＤ回路３５１ａおよびインバータ（ＮＯＴ回路）３５２ａの出力間のＮＡＮＤ演算結果をｎ型ＴＦＴ３３０ａのゲートへ与える。

同様に、系統Ｂのビット重み付け電流源１２３ｂにおいて、ＮＡＮＤ回路３５１ｂは、出力イネーブル信号ＯＥ＿Ｂと、画像データの対応ビットＤ［ｘ］（ｍ）のＮＡＮＤ演算結果を出力する。インバータ（ＮＯＴ回路）３５２ｂは、サンプリング信号ＳＰ＿Ｂ（ｍ）の論理レベルを反転して出力する。ＮＡＮＤ回路３５０ｂは、ＮＡＮＤ回路３５１ｂおよびインバータ（ＮＯＴ回路）３５２ｂの出力間のＮＡＮＤ演算結果をｎ型ＴＦＴ３３０ｂのゲートへ与える。

これにより、実施の形態９によるビット重み付け電流源回路では、例えばビット重み付け電流源１２３ａ（系統Ａ）のビット重み付け電流出力動作時には、出力イネーブル信号ＯＥ＿Ａがアクティブ状態（“Ｈ”レベル）であり、対応のサンプリング信号ＳＰ＿Ａ（ｍ）が非アクティブ状態（“Ｌ”レベル）であるので、画像データの対応ビットＤ［ｘ］（ｍ）が“０”となれば、ＮＡＮＤ回路３５０ａの出力は“Ｌ”レベルとなり、ｎ型ＴＦＴ３３０ａが非導通となるので電流出力経路が遮断される。ビット重み付け電流源１２３ｂ（系統Ｂ）においても同様に、ビット重み付け電流出力動作時には、画像データの対応ビットＤ［ｘ］（ｍ）が“０”となれば、ｎ型ＴＦＴ３３０ｂが非導通となり電流出力経路が遮断される。

また、ビット重み付け電流源１２３ａ（系統Ａ）の基準電流書込み動作時には、出力イネーブル信号ＯＥ＿Ａが非アクティブ状態（“Ｌ”レベル）であるので、対応のサンプリング信号ＳＰ＿Ａ（ｍ）が非アクティブ状態（“Ｌ”レベル）となれば、ＮＡＮＤ回路３５０ａの出力が“Ｌ”レベルとなってｎ型ＴＦＴ３３０ａが非導通となり電流出力経路が遮断される。

ビット重み付け電流源１２３ｂ（系統Ｂ）においても同様に、基準電流書込み動作時には、対応のサンプリング信号ＳＰ＿Ｂ（ｍ）が非アクティブ状態（“Ｌ”レベル）となれば、ｎ型ＴＦＴ３３０ｂが非導通となり電流出力経路が遮断される。

このように、ビット重み付け電流出力動作時に、スイッチング手段として機能するｎ型ＴＦＴが非導通とされて電流が出力されない場合、または、基準電流書込み動作時に駆動用ＴＦＴ４８へ基準電流を書き込まない場合には、ｎ型ＴＦＴ３３０ａ，３３０ｂが非導通となるので、キャパシタ４９ａ，４９ｂに保持された電荷がｎ型ＴＦＴ４７ａ，４７ｂおよび駆動用ＴＦＴ４８ａ，４８ｂを介してリークする経路を遮断することができる。このため、駆動用ＴＦＴ４８ａ，４８ｂのゲート電位が低下することがなく、画像データの対応ビットＤ［ｘ］（ｍ）が“１”となって信号線へ電流を出力するときにも、所定の電流を供給することが可能となる。

なお、実施の形態７と同様に、ｎ型ＴＦＴ３３０ａ，３３０ｂを遮断することにより、キャパシタ４９ａ，４９ｂの電荷リークが十分防止できる場合には、キャパシタ３３３ａ，３３３ｂはとくに設ける必要はない。

（実施の形態１０）
図２５は、実施の形態１０による表示装置の構成を示すブロック図である。

この実施の形態１０においては、信号線による各画素回路への信号電流の供給に対して画像データ線の電圧変化が与える影響を抑制した信号線駆動回路の構成について説明する。

実施の形態１０による表示装置の代表例として示される有機ＥＬパネル４００は、実施の形態１による有機ＥＬパネル３８と比較して、信号線駆動回路の構成が異なる。図２５には、実施の形態１０による信号線駆動回路４０２が示される。信号線駆動回路４０２は、各ＲＧＢ表示列ごとに設けられる信号線駆動回路４０３の集合である。後程詳細に説明するように、実施の形態１０による信号線駆動回路４０２，４０３には、図１に示したデータラッチ回路２，タイミングラッチ回路３に相当する回路部分も含まれている。

以降では、各色ｋビット（ｋ：２以上の整数）画像データにより表示を行なう場合について説明する。図２５では、ｋビットの画像データのうちの、最上位ビットＲ［ｋ−１］，Ｇ［ｋ−１］，Ｂ［ｋ−１］およびそれぞれ対応する画像データ線４０４Ｒ，４０４Ｇ，４０４Ｂ、ならびに、最下位ビットＲ［０］，Ｇ［０］，Ｂ［０］およびそれぞれ対応する画像データ線４０５Ｒ，４０５Ｇ，４０５Ｂが代表的に示される。

図１における基準電流発生回路８に代えて設けられる基準電流発生回路４０８は、画像データのそれぞれのビットに対応するビット重み付け電流の基準電流を生成する。なお、図２５では、これらの基準電流についても、最上位ビットに対応する基準電流ＩＲＥＦ（Ｒ）［ｋ−１］，ＩＲＥＦ（Ｇ）［ｋ−１］，ＩＲＥＦ（Ｂ）［ｋ−１］および、それぞれを伝達する基準電流線４０６Ｒ，４０６Ｇ，４０６Ｂ、ならびに、最下位ビットに対応する基準電流ＩＲＥＦ（Ｒ）［０］，ＩＲＥＦ（Ｇ）［０］，ＩＲＥＦ（Ｂ）［０］および、それぞれを伝達する基準電流線４０７Ｒ，４０７Ｇ，４０７Ｂが代表的に示される。

信号線駆動回路４０２へは、実施の形態１と同様に、ラッチパルスＬＰ、サンプリングイネーブル信号ＳＥおよび出力イネーブル信号ＯＥの制御信号が入力される。図２５では、信号線駆動回路４０２の内部において、これらの制御信号を伝達する配線群のうち、最上位ビットに対応する回路群に対してこれらの制御信号を伝達する配線４０９，４１０，４１１と、最下位ビットに対応する回路群に対してこれらの制御信号を伝達する配線４１２，４１３，４１４とが代表的に示されている。さらに、信号線駆動回路４０２へは、後程詳細に説明する制御信号ＣＮＴ＿ＡおよびＣＮＴ＿Ｂが入力される。信号線駆動回路４０２の内部において、制御信号ＣＮＴ＿ＡおよびＣＮＴ＿Ｂは、配線４２２および４２３によってそれぞれ伝達される。

なお、図２５において、図１の構成と同一の部分には、同一の符号を付して詳細な説明は省略する。

図２６は、実施の形態１０による信号線駆動回路の構成を詳細に説明するブロック図である。図２６には、第ｍ番目のＲＧＢ列に対応する信号線駆動回路４０３の構成が代表的に示されるが、各ＲＧＢ列において同様の構成の信号線駆動回路４０３が配置されている。

図２６を参照して、第ｍ番目の信号線駆動回路４０３は、画像データの各ビットに対応した電流変換回路４３０，・・・，４３１と、Ｒ，Ｇ，Ｂにそれぞれ対応する、電流出力線４４０Ｒ，４４０Ｇ，４４０Ｂおよび電流伝達回路４４１Ｒ，４４１Ｇ，４４１Ｂとを含む。電流伝達回路４４１Ｒ，４４１Ｇ，４４１Ｂに対して、各列の信号線駆動回路４０３に対して共通の配線４２２および４２３によって、制御信号ＣＮＴ＿ＡおよびＣＮＴ＿Ｂが伝達される。

各電流変換回路は、Ｒ，Ｇ，Ｂにそれぞれ対応する電流変換回路から構成される。図２６には、これらの電流変換回路のうち、最上位ビット（Ｒ［ｋ−１］，Ｇ［ｋ−１］，Ｂ［ｋ−１］）に対応する電流変換回路４３０および、最下位ビット（Ｒ［０］，Ｇ［０］，Ｂ［０］）に対応する電流変換回路４３１が代表的に示される。電流変換回路４３０は、Ｒ用の電流変換ユニット４３０Ｒ、Ｇ用の電流変換ユニット４３０ＧおよびＢ用の電流変換ユニット４３０Ｂから構成される。電流変換ユニット４３１は、Ｒ用の電流変換ユニット４３１Ｒ、Ｇ用の電流変換ユニット４３１ＧおよびＢ用の電流変換ユニット４３１Ｂから構成される。

各電流変換ユニットは、データラッチ回路４３２、タイミングラッチ回路４３３および電流源回路４３４を有する。図２６においては、データラッチ回路４３２、タイミングラッチ回路４３３および電流源回路４３４の末尾に、表示色に合わせてＲ，Ｇ，Ｂの添え字を付しているが、各データラッチ回路４３２、各タイミングラッチ回路４３３および各電流源回路４３４の構成は同様である。

画像データ線は、各列のデータラッチ回路４３２に対して共通に設けられている。各データラッチ回路４３２は、対応の列のシフトパルスＳＰＸ（ｍ）に応答して、対応の画像データ線から画像データの対応のビットをラッチする。たとえば、図２６に示された電流変換回路４３０中のデータラッチ回路４３２Ｒ，４３２Ｇ，４３２Ｂは、シフトパルスＳＰＸ（ｍ）に応答して、画像データ線４０４Ｒ，４０４Ｇ，４０４Ｂ上を伝達される、画像データの最上位ビットＲ［ｋ−１］，Ｇ［ｋ−１］，Ｂ［ｋ−１］をラッチする。また、電流変換回路４３１中のデータラッチ回路４３２Ｒ，４３２Ｇ，４３２Ｂは、シフトパルスＳＰＸ（ｍ）に応答して、画像データ線４０５Ｒ，４０５Ｇ，４０５Ｂ上を伝達される、画像データの最下位ビットＲ［０］，Ｇ［０］，Ｂ［０］をラッチする。

このような処理を、先頭列から最終列まで順次行なうことにより、１行分の画像データ（Ｒ，Ｇ，Ｂ）が、各データラッチ回路４３２Ｒ，４３２Ｇ，４３２Ｂによってラッチされる。各データラッチ回路４３２にラッチされた画像データの各ビットは、各タイミングラッチ回路４３３によって共通のラッチパルスＬＰに応答してラッチされて、線順次化された画像データとなる。すなわち、各データラッチ回路４３２は、図１におけるデータラッチ回路２中の１ビット分の回路部分に相当し、各タイミングラッチ回路４３３は、図１におけるタイミングラッチ回路３中の１ビット分の回路部分に相当する。

次に、電流源回路４３４の構成について説明する。電流源回路４３４は、図１に示された実施の形態１による表示装置における、ビット重み付け電流源回路９〜１７およびスイッチ回路１８〜２６の部分に相当する。

図２７は、発明の実施の形態１０による表示装置におけるビット重み付け電流源の構成を示す回路図である。

図２７には、第ｍ番目のＲＧＢ列の信号線駆動回路４０３中の、画像データの第ｊビット（ｊ：０〜（ｋ−１）の整数）に対応する電流源回路４３４Ｒ，４３４Ｇ，４３４Ｂが代表的に示される。電流源回路４３４Ｒ，４３４Ｇ，４３４Ｂへは、基準電流線４４５Ｒ，４４５Ｇ，４４５Ｂによって、基準電流ＩＲＥＦ（Ｒ）［ｊ］，ＩＲＥＦ（Ｇ）［ｊ］，ＩＲＥＦ（Ｂ）［ｊ］が供給される。第ｊビットに対応する基準電流は、ＩＲＥＦ（Ｒ）［ｊ］＝２＾（ｊ−１）×Ｉｏ（Ｒ）、ＩＲＥＦ（Ｇ）［ｊ］＝２＾（ｊ−１）×Ｉｏ（Ｇ）およびＩＲＥＦ（Ｂ）［ｊ］＝２＾（ｊ−１）×Ｉｏ（Ｂ）で示される。

電流源回路４３４Ｒ，４３４Ｇ，４３４Ｂの構成は同様であるので、図２７には、電流源回路４３４Ｒの回路構成のみが代表的に示される。電流源回路４３４Ｒは、ビット重み付け電流源回路４３５および、スイッチ回路として設けられるｎ型ＴＦＴ４５３を含む。

ビット重み付け電流源回路４３５は、図２に説明したビット重み付け電流源回路４３と同様に構成されるが、出力するビット重み付け電流の方向が反対である。したがって、ビット重み付け電流源回路４３５の構成は、ビット重み付け電流源回路４３において、ＴＦＴのｎ型およびｐ型を適宜入換え、かつ、電源ＶＤＤおよび接地電源を入換えた構成に相当する。ビット重み付け電流源回路４３５は、ｐ型ＴＦＴ４４６〜４４８、ｎ型ＴＦＴ４５０、キャパシタ（容量素子）４４９、ダミー負荷４５１およびｐ型ＴＦＴ４５２を含む。ｐ型ＴＦＴ４４６のドレインには、基準電流線４４５Ｒが接続されており、ｐ型ＴＦＴ４４６のソースには、ｐ型ＴＦＴ４４７，４４８のドレインおよびｎ型ＴＦＴ４５０のドレインが接続されている。ｐ型ＴＦＴ４４７のソースには、ｐ型ＴＦＴ４４８のゲートおよびそのゲート電圧を保持するためのキャパシタ４４９の一端が接続されている。ｐ型ＴＦＴ４４８のソースおよびキャパシタ４４９の他端は、電源ＶＤＤと接続される。さらに、ｎ型ＴＦＴ４５０のソースは、ｐ型ＴＦＴ４５２のソースおよびｎ型ＴＦＴ４５３のドレインに接続されており、ｐ型ＴＦＴ４５２のドレインは、ダミー負荷４５１を介して接地されている。

図１に示したＡＮＤ回路２７に代えて設けられるＮＡＮＤ回路４６０は、サンプリングイネーブル信号ＳＥおよびシフトパルスＳＰＸ（ｍ）のＮＡＮＤ（否定論理積）演算結果を、サンプリング信号ＳＭＰ（ｍ）として出力する。サンプリング信号ＳＭＰ（ｍ）はｐ型ＴＦＴ４４６および４４７の各ゲートに入力され、アクティブ時に、ｐ型ＴＦＴ４４６，４４７が導通するように制御される。したがって、サンプリング信号ＳＭＰ（ｍ）のアクティブ（“Ｌ”レベル）時には、ｐ型ＴＦＴ４４６を介して基準電流線４４５Ｒからビット重み付け電流源回路４３５へビット重み付け基準電流ＩＲＥＦ（Ｒ）［ｊ］が供給される。このように、ｐ型ＴＦＴ４４６，４４７は、サンプリング信号ＳＭＰ（ｍ）に応じてビット重み付け電流源回路４３５への基準電流の書込みを制御するスイッチとして動作する。

また、出力イネーブル信号ＯＥはｎ型ＴＦＴ４５０のゲートに入力され、アクティブ（“Ｈ”レベル）時に、ｎ型ＴＦＴ４５０が導通するように制御される。したがって、したがって、出力イネーブル信号ＯＥのアクティブ時には、駆動用のｐ型ＴＦＴ４４８による電流吸い込み経路が形成される。このように、ｎ型ＴＦＴ４５０は、図２に示したｎ型ＴＦＴ５０と同様に、ビット重み付け電流源回路４３５からの出力を制御するように動作する。

さらに、ビット重み付け電流源回路４３５の出力端にはｎ型ＴＦＴ４５３のドレインが接続される。また、ｎ型ＴＦＴ４５３のソースは、電流出力線４４０Ｒと接続される。ｎ型ＴＦＴ４５３のゲートには、対応する画像データのビット情報ＤＲ［ｊ］（ｍ）が入力されている。ビット重み付け電流源回路４３５は、ビット重み付け電流源回路４３と同様に、基準電流書込み動作とビット重み付け電流出力動作とを交互に繰り返す。

基準電流書込み動作時には、サンプリング信号ＳＭＰ（ｍ）がアクティブ（“Ｌ”レベル）となり、基準電流線４４５Ｒより供給されるビット重み付け基準電流ＩＲＥＦ（Ｒ）［ｊ］がｐ型ＴＦＴ４４６を介して、ダイオード接続されたｐ型ＴＦＴ４４８に流れる。ｐ型ＴＦＴ４４８に基準電流ＩＲＥＦ（Ｒ）［ｊ］が流れるときのゲート電圧は、キャパシタ４４９により保持される。また、基準電流書込み動作では、出力イネーブル信号ＯＥは非アクティブ（“Ｌ”レベル）であり、ｎ型ＴＦＴ４５０は遮断されている。

ビット重み付け電流出力動作においては、サンプリング信号ＳＭＰ（ｍ）が非アクティブレベル（“Ｈ”レベル）であり、ｐ型ＴＦＴ４４６，４４７は遮断される。一方、出力イネーブル信号ＯＥはアクティブ（“Ｈ”レベル）であり、ｎ型ＴＦＴ４５０が導通する。このとき、駆動用のｐ型ＴＦＴ４４８は、基準電流書込み動作時にキャパシタ４４９により保持されたゲート電圧に応じた電流をソース−ドレイン間に流す。すなわち、ｐ型ＴＦＴ４４８は、基準電流書込み動作に書き込まれた基準電流とほぼ等しい一定電流Ｉｄ＿Ｒ［ｊ］（ｍ）をドレインから出力しようとする。このとき、対応のタイミングラッチ回路４３３Ｒからの対応する画像データのビットＤＲ［ｊ］（ｍ）が“１”であれば、ｎ型ＴＦＴ４５３が導通し、ｐ型ＴＦＴ４４８はｎ型ＴＦＴ４５０，４５３を介して、電流出力線４４０Ｒへビット重み付け電流Ｉｄ＿Ｒ［ｊ］（ｍ）を出力する。

また、画像データの対応ビットＤＲ［ｊ］（ｍ）が“０”の場合には、ｎ型ＴＦＴ４５３が遮断され、電流出力線４４０Ｒへ電流を出力しない。このとき、キャパシタ４４９に保持された電荷のリークによる電流出力線４４０Ｒへの出力電流の低下を防ぐために、ｎ型ＴＦＴ４５２およびダミー負荷４５１が設けられる。これにより、画像データの対応ビットＤＲ［ｊ］（ｍ）が“０”であっても、駆動用のｐ型ＴＦＴ４４８には電流が流れるので、キャパシタ４４９の電荷リークによって、ｐ型ＴＦＴ４４８のゲート電位が次第に上昇することを防止できる。

電流源回路４３４Ｇおよび４３４Ｂは、電流源回路４３４Ｒと同様の構成を有し、サンプリングイネーブル信号ＳＥおよび出力イネーブル信号ＯＥに応答して電流源回路４３４Ｒと同様に動作する。すなわち電流源回路４３４Ｇは、ビット重み付け電流出力動作には、画像データの対応ビットＤＧ［ｊ］（ｍ）に応じて、電流出力線４４０Ｇへのビット重み付け電流Ｉｄ＿Ｇ［ｊ］（ｍ）を電流出力線４４０Ｇへ出力し、基準電流書込み動作時には、基準電流線４４５Ｇから基準電流ＩＲＥＦ（Ｇ）［ｊ］を書き込まれて、ビット重み付け電流Ｉｄ＿Ｇ［ｊ］（ｍ）を補正する。同様に、電流源回路４３４Ｂは、ビット重み付け電流出力動作には、画像データの対応ビットＤＢ［ｊ］（ｍ）に応じて、電流出力線４４０Ｂへのビット重み付け電流Ｉｄ＿Ｂ［ｊ］（ｍ）を電流出力線４４０Ｂへ出力し、基準電流書込み動作時には、基準電流線４４５Ｂから基準電流ＩＲＥＦ（Ｂ）［ｊ］を書き込まれて、ビット重み付け電流Ｉｄ＿Ｂ［ｊ］（ｍ）を補正する。

画像データＤＲ［０］（ｍ）〜ＤＲ［ｋ−１］（ｍ）にそれぞれ対応する電流源回路４３４Ｒの各々において、ｎ型ＴＦＴ４５３のソースは電流出力線４４０Ｒと接続される。したがって、電流源回路４３４Ｒからのそれぞれのビット重み付け電流Ｉｄ＿Ｒ［ｊ］（ｍ）をスイッチングして出力することにより加算した出力電流Ｉｄ＿Ｒ（ｍ）が電流出力線４４０Ｒに出力される。出力電流Ｉｄ＿Ｒ（ｍ）は、Ｉｄ＿Ｒ（ｍ）＝｛２＾（ｋ−１）×ＤＲ[ｋ−１]（ｍ）＋・・・＋２×ＤＲ［１］（ｍ）＋ＤＲ［０］（ｍ）｝×Ｉｒｏで示される。

同様に、電流出力線４４０Ｇへは、電流源回路４３４Ｇからのそれぞれのビット重み付け電流Ｉｄ＿Ｇ［ｊ］（ｍ）をスイッチングして出力することにより加算した出力電流Ｉｄ＿Ｇ（ｍ）が出力される。また、電流出力線４４０Ｂへは、電流源回路４３４Ｂからのそれぞれのビット重み付け電流Ｉｄ＿Ｂ［ｊ］（ｍ）をスイッチングして出力することにより加算した出力電流Ｉｄ＿Ｂ（ｍ）が出力される。出力電流Ｉｄ＿Ｇ（ｍ）は、Ｉｄ＿Ｇ（ｍ）＝｛２＾（ｋ−１）×ＤＧ[ｋ−１]（ｍ）＋・・・＋２×ＤＧ［１］（ｍ）＋ＤＧ［０］（ｍ）｝×Ｉｇｏで示され、出力電流Ｉｄ＿Ｂ（ｍ）は、Ｉｄ＿Ｂ（ｍ）＝｛２＾（ｋ−１）×ＤＢ[ｋ−１]（ｍ）＋・・・＋２×ＤＢ［１］（ｍ）＋ＤＢ［０］（ｍ）｝×Ｉｂｏで示される。

なお、上述したように、電流Ｉｒｏ，Ｉｇｏ，Ｉｂｏは、各ビット重み付け電流源回路４３５での基準電流書込み動作によって、基準電流Ｉｏ（Ｒ），Ｉｏ（Ｇ），Ｉｏ（Ｂ）に近づけられる。

このように、電流変換回路４３０，・・・，４３１は、画像データに応じた出力電流Ｉｄ＿Ｒ（ｍ），Ｉｄ＿Ｇ（ｍ），Ｉｄ＿Ｂ（ｍ）を電流出力線４４０Ｒ，４４０Ｇ，４４０Ｂへ出力する。すなわち、信号線駆動回路４０３中の電流変換回路は、図２に示した構成と同様に、入力される画像データをアナログ信号電流に変換して出力する電流加算型のＤ／Ａコンバータとして動作する。

再び図２６を参照して、電流伝達回路４４１Ｒ、４４１Ｇおよび４４１Ｂは、電流出力線４４０Ｒ、４４０Ｇおよび４４０Ｂに出力された出力電流Ｉｄ＿Ｒ（ｍ），Ｉｄ＿Ｇ（ｍ）およびＩｄ＿Ｂ（ｍ）にそれぞれ応じた信号電流ＩＬ＿Ｒ（ｍ）、ＩＬ＿Ｇ（ｍ）およびＩＬ＿Ｂ（ｍ）を、信号線２８、２９および３０へ供給する。信号電流ＩＬ＿Ｒ（ｍ）、ＩＬ＿Ｇ（ｍ）およびＩＬ＿Ｂ（ｍ）は、これまでの実施の形態と同様に、画素回路３２〜３４から電流伝達回路４４１Ｒ、４４１Ｇおよび４４１Ｂへ吸い込まれる方向へ流れる。

電流伝達回路４４１Ｒは、入力スイッチ回路４４２Ｒと、２系統（系統Ａ／系統Ｂ）の電流源回路４４３Ｒａ，４４３Ｒｂと、出力スイッチ回路４４４Ｒとを含む。同様に、電流伝達回路４４１Ｇは、入力スイッチ回路４４２Ｇと、２系統（系統Ａ／系統Ｂ）の電流源回路４４３Ｇａ，４４３Ｇｂと、出力スイッチ回路４４４Ｇとを含み、電流伝達回路４４１Ｂは、入力スイッチ回路４４２Ｂと、２系統（系統Ａ／系統Ｂ）の電流源回路４４３Ｂａ，４４３Ｂｂと、出力スイッチ回路４４４Ｂとを含む。

図２８は、電流伝達回路の構成を示す回路図である。電流伝達回路４４１Ｒ，４４１Ｇ，４４１Ｂの構成は同様であるので、図２８では、符号の末尾のＲ，Ｇ，Ｂは省略して、各色に対応する電流伝達回路の構成を総括的に説明する。

２系統の電流源回路４４３ａ，４４３ｂの動作は、制御信号ＣＮＴ＿ＡおよびＣＮＴ＿Ｂに応じて制御される。制御信号ＣＮＴ＿ＡおよびＣＮＴ＿Ｂの一方は、交互にアクティブ（“Ｈ”レベル）に設定され、他方は相補的に非アクティブ（“Ｌ”レベル）へ設定される。

入力スイッチ回路４４２は、ｎ型ＴＦＴ４７２ａおよび４７２ｂを有する。ｎ型ＴＦＴ４７２ａおよび４７２ｂのドレインは、電流出力線４４０（電流出力線４４０Ｒ，４４０Ｇ，４４０Ｂを総括的に示すもの）と接続される。ｎ型ＴＦＴ４７２ａおよび４７２ｂのゲートにはそれぞれ制御信号ＣＮＴ＿ＡおよびＣＮＴ＿Ｂが入力される。

電流源回路４４３ａ（系統Ａ）は、ｎ型ＴＦＴ４７３ａ，４７４ａおよびキャパシタ４７５ａを含む。ｎ型ＴＦＴ４７３ａのドレインは、ｎ型ＴＦＴ４７２ａのソースおよびｎ型ＴＦＴ４７４ａのドレインに接続されており、ｎ型ＴＦＴ４７３ａのソースは、キャパシタ４７５ａの一端およびｎ型ＴＦＴ４７４ａのゲートと接続されている。ｎ型ＴＦＴ４７４ａのソースおよびキャパシタ４７５ａの他端は接地されている。電流源回路４４３ｂ（系統Ｂ）は、電流源回路４４３ａと同様に構成され、ｎ型ＴＦＴ４７３ａ，４７４ａおよびキャパシタ４７５ａにそれぞれ対応するｎ型ＴＦＴ４７３ｂ，４７４ｂおよびキャパシタ４７５ｂを含む。ｎ型ＴＦＴ４７３ａおよび４７３ｂのゲートへは、それぞれ制御信号ＣＮＴ＿ＡおよびＣＮＴ＿Ｂが入力される。

出力スイッチ回路４４４は、ｎ型ＴＦＴ４７６ａ，４７６ｂと、ＮＯＴ回路（インバータ）４７７ａ，４７７ｂとを含む。ｎ型ＴＦＴ４７４ａのドレイン（すなわち、系統Ａの電流源回路４４３ａの出力ノード）には、ｎ型ＴＦＴ４７６ａのソースが接続される。同様に、ｎ型ＴＦＴ４７４ｂのドレイン（系統Ｂの電流源回路４４３ｂの出力ノード）には、ｎ型ＴＦＴ４７６ｂのソースが接続される。ｎ型ＴＦＴ４７６ａおよび４７６ｂのドレインは、画素マトリクス回路３１へ電流を供給する信号線２８，２９，３０と接続されている。

ＮＯＴ回路４７７ａおよび４７７ｂへは制御信号ＣＮＴ＿ＡおよびＣＮＴ＿Ｂが入力され、それぞれの出力は、ｎ型ＴＦＴ４７６ａおよび４７６ｂのゲートへ入力される。

たとえば、制御信号ＣＮＴ＿Ａがアクティブの場合、入力スイッチ回路４４２は、電流出力線４４０Ｒを電流源回路４４３ａ中のｎ型ＴＦＴ４７４ａのドレインと接続する。これにより、電流出力線４４０Ｒへ出力された出力電流Ｉｄ（ｍ）は、入力スイッチ回路４４２を構成するｎ型ＴＦＴ４７２ａを介して、ｎ型ＴＦＴ４７４ａを流れる。このとき、ｎ型ＴＦＴ４７３ａが導通状態であるのでｎ型ＴＦＴ４７４ａがダイオード接続状態となり、出力電流Ｉｄ（ｍ）が流れたときのｎ型ＴＦＴ４７４ａのゲート電圧は、キャパシタ４７５ａに保持される。

次に、制御信号ＣＮＴ＿Ａが非アクティブ（”Ｌ”レベル）の場合、ｎ型ＴＦＴ４７２ａが遮断され、出力電流Ｉｄ（ｍ）のｎ型ＴＦＴ４７４ａへの流入が停止するとともに、ｎ型ＴＦＴ４７３ａも遮断され、ｎ型ＴＦＴ４７４ａはキャパシタ４７５ａにより保持されたゲート電圧に応じた電流をドレインから引き込もうとする。このとき、ＮＯＴ回路４７７ａの出力は“Ｈ”レベルであるのでｎ型ＴＦＴ４７６ａが導通して、出力スイッチ回路４４４は、信号線２８，２９，３０を電流源回路４４３ａ中のｎ型ＴＦＴ４７４ａのドレインと接続する。これにより、信号線２８，２９，３０からｎ型ＴＦＴ４７６ａを介して、出力電流Ｉｄ（ｍ）が再現されてｎ型ＴＦＴ７４ａのドレイン−ソース間を流れる。

このようにして、制御信号ＣＮＴ＿Ａがアクティブのときに電流源回路４４３ａに書き込まれた出力電流Ｉｄ（ｍ）は、制御信号ＣＮＴ__Ａが非アクティブのときに再現されて、信号電流ＩＬ（ｍ）が信号線２８，２９，３０から引き込まれる（吸込まれる）。同様に、制御信号ＣＮＴ＿Ｂがアクティブのときに電流源回路４４３ｂに書き込まれた出力電流Ｉｄ（ｍ）は、制御信号ＣＮＴ__Ｂが非アクティブのときに再現されて、信号電流ＩＬ（ｍ）が信号線２８，２９，３０から引き込まれる。つまり、ｎ型ＴＦＴ４７４ａおよび４７４ｂは、電流伝達回路４４１の駆動用ＴＦＴとなる。

制御信号ＣＮＴ＿ＡおよびＣＮＴ__Ｂに応答して、電流源回路４４３ａおよび４４３ｂは、一方が出力電流Ｉｄ（ｍ）の書込み動作を行ない、他方が既に書き込まれた出力電流Ｉｄ（ｍ）を再現した信号電流ＩＬ（ｍ）を信号線２８，２９，３０から引き込む（ここでは、電流は引き込む方向であるが、便宜上電流を出力すると表現する。）。すなわち、２系統の電流源回路４４３ａおよび４４３ｂは、電流書込み動作と電流出力動作を相補的に繰り返す。

このように、実施の形態１０による表示装置では、画像データに応じたアナログ信号電流は、一旦電流伝達回路４４１に書き込まれたのちに再現されて、信号線駆動電流（信号電流）ＩＬ＿Ｒ（ｍ），ＩＬ＿Ｇ（ｍ），ＩＬ＿Ｂ（ｍ）として信号線２８，２９，３０へ伝達される。

信号線２８，２９，３０へ出力された信号電流ＩＬ＿Ｒ（ｍ），ＩＬ＿Ｇ（ｍ），ＩＬ＿Ｂ（ｍ）は、図２５に示した画素マトリクス回路３１中の各画素回路３２〜３４のうち、スキャンドライバ回路３７により第１および第２の走査線３５，３６を介してスキャン（走査）された行の画素回路へ書き込まれる。実施の形態１０による表示装置においても、各信号電流は、各画素回路３２〜３４から信号線駆動回路４０３へ吐き出される方向に流れるので、図３Ａおよび図３Ｂに示した画素回路の構成を適用することができる。

次に、実施の形態１０による表示装置（有機ＥＬパネル４００）の動作シーケンスを図２９を用いて説明する。図２９には、第ｊフレーム期間後部〜第（ｊ＋１）フレーム期間前部での動作が示される。これまでと同様に、画素マトリクスの行数をＮ、列数を３×Ｍ（ＲＧＢ各色Ｍ列ずつ）とする。

まず、第ｊフレーム期間において、シフトレジスタ回路１には第０行（先頭行）〜第（Ｎ−１）行（最終行）のデータラッチ期間の先頭でスタートパルスＳＴＸがコントローラから入力される。また、シフトクロックＣＬＫＸが各行のラッチ期間全体でそれぞれコントローラからシフトレジスタ回路１へ入力され、シフトレジスタ回路１からシフトパルスＳＰＸ（０），ＳＰＸ（１），ＳＰＸ（２）,…，ＳＰＸ（Ｍ−１）が順次出力される。

一方、データラッチ回路４３２Ｒ，４３２Ｇ，４３２ＢにてシフトパルスＳＰＸ（シフトパルスＳＰＸ（０）〜ＳＰＸ（Ｍ−１）を総括的に表記したもの）によりラッチされるように、当該列のＲＧＢ画像データＲ［ｋ−１．．０］，Ｇ［ｋ−１．．０］，Ｂ［ｋ−１．．０］がコントローラから入力される。そして、各行のデータラッチ期間において全列×１行分の画像データがラッチされたのち、タイミングラッチ回路４３３Ｒ，４３３Ｇ，４３３ＢにはラッチパルスＬＰが入力され、タイミングラッチ回路４３３Ｒ，４３３Ｇ，４３３Ｂから各列に対応する１行分の線順次化された画像データが出力される。

そして線順次化された画像データ（Ｒ，Ｇ，Ｂ）は、電流変換回路４３０，・・・，４３１でアナログ電流に変換され、電流出力線４４０Ｒ，４４０Ｇ，４４０Ｂを介して電流伝達回路４４１Ｒ，４４１Ｇ，４４１Ｂへ一旦入力され、その後電流伝達回路４４１Ｒ，４４１Ｇ，４４１Ｂによって再現されて、信号電流として信号線２８，２９，３０に出力される。このとき、入力される画像データをデータラッチ回路４３２Ｒ，４３２Ｇ，４３２Ｂにてラッチするデータラッチ期間と、電流変換回路４３０，・・・，４３１が対応する信号電流を出力する期間とは１水平期間のずれが生じる。第０行（先頭行）〜第（Ｎ−１）行の走査期間を含む期間においては、各信号線駆動回路４０３中のビット重み付け電流源がビット重み付け電流出力動作を行なうように、出力イネーブル信号ＯＥは“Ｈ”レベルに設定される。

そして、たとえば、先頭行（第０行）の信号電流は系統Ａの電流源回路４４３Ｒａ，４４３Ｇａ，４４３Ｂａに書き込まれ、次の水平期間にて信号線電流として信号線２８，２９，３０へ出力される。続いて、第１行の信号電流は系統Ｂの電流源回路４４３Ｒｂ，４４３Ｇｂ，４４３Ｂｂに書き込まれ、さらに次の水平期間にて信号電流として信号線２８，２９，３０へ出力される。系統Ａおよび系統Ｂの電流伝達回路がそれぞれ相補的に電流書込み動作および電流出力動作を行なうように、制御信号ＣＮＴ＿ＡおよびＣＮＴ＿Ｂは、互いに逆極性となるように水平期間毎にトグルされる。このように、データラッチ期間と当該行の信号電流が信号線へ出力される期間とは、２水平期間ずれることになる。

ここで、実施の形態１０による表示装置における有機ＥＬパネル４００においては、画素マトリクスに対して信号線は垂直方向に並設される。一方、画像データのビット数分の段数の電流変換回路４３０，・・・，４３１は、信号線２８，２９，３０に対して直交するように並設され、各出力ノードは信号線と同じ方向に配設された電流出力線４４０Ｒ，４４０Ｇ，４４０Ｂに接続されている。一方、画像データは各列共通に横方向に配設された画像データ線４０４Ｒ，４０４Ｇ，４０４Ｂ，・・・，４０５Ｒ，４０５Ｇ，４０５Ｂによって各列の電流変換回路４３０，・・・，４３１へ送られる。

本来、互いに交差する方向に設けられる信号線２８，２９，３０と画像データ線との間には、信号カップリングが生じる。このため、画素回路への信号電流書込み時には、次行（次ライン）の画像データが画像データ線を介して順次入力されているため、信号線の電位が画像データにより妨害を受ける。信号線の電位は、信号線から画素回路へ書き込まれる信号電流によって決まる。すなわち、画素回路においては、図３Ａ，図３Ｂで説明したように、信号電流書込み時にダイオード接続状態のｐ型ＴＦＴ（図３Ａにおけるｐ型ＴＦＴ６０および図３Ｂにおけるｐ型ＴＦＴ６１）を介して信号線２８，２９，３０からの信号電流が流れる。このときの信号線の電位は、信号電流を流すときの上記ダイオード接続状態のｐ型ＴＦＴのドレイン電圧となる。

ところが、画素回路をスキャンするための行数分以上の（本例の場合、各ラインで２本の走査線３５，３６を使用しているので行数の２倍）の走査線が信号線２８，２９，３０とクロスしているため、主にこのクロス部容量が信号線２８，２９，３０の負荷容量となる。信号線電位の整定にはこの負荷容量が信号電流で充電されることが必要であり、整定しない状態で画素回路への信号電流の書込み動作が終了してしまうと、次の行の表示画像によって表示輝度が変化したり、輝度むらの原因となったりする。

そして、上記のように画像データ線から信号線２８，２９，３０へのカップリングによる妨害により、本来の信号線電位に整定する前に画素回路への書き込みが終了してしまうと、画像データに応じた正しいレベルの信号電流が書込まれず、電流書込み誤差が生じる。

ところが、実施の形態１０においては、画像データに応じた信号電流は、電流伝達回路へ一旦書き込まれた後、再現されて信号線２８，２９，３０へ出力される。画素回路へ配線された信号線２８，２９，３０は、画像データ線４０４Ｒ，４０４Ｇ，４０４Ｂ，・・・，４０５Ｒ，４０５Ｇ，４０５Ｂとクロスしないように配置される。このため、画像データの伝達に伴う画像データ線の電圧変化によって、信号線電位が影響を受けることなく、画素回路へ信号電流を書き込むことが可能となる。

なお、電流出力線４４０Ｒ，４４０Ｇ，４４０Ｂは、画像データ線４０４Ｒ，４０４Ｇ，４０４Ｂ，・・・，４０５Ｒ，４０５Ｇ，４０５Ｂとクロスすることになるため、電流変換回路から電流伝達回路への電流書込みには、画像データ上の電圧変化による影響が生じる。しかしながら、電流出力線４４０Ｒ，４４０Ｇ，４４０Ｂは、信号線２８，２９，３０に比べて配線長が短く、クロスする配線の本数も少ないため、配線容量が小さく、仮に画像データ線からの影響を受けて電流出力線の電位が変動しても、画像データのラッチ完了から次の水平期間でのラッチ開始までの水平ブランキング期間で正規の電位に十分整定することが可能である。

一方、スキャンドライバ回路３７には、第０行走査期間付近でスタートパルスＳＴＹが入力され、走査期間全体にわたり、シフトクロックＣＬＫＹが入力される。そして、スタートパルスＳＴＹおよびシフトクロックＣＬＫＹに基づいて、各走査期間毎に、シフトパルスＳＰＹ（０），ＳＰＹ（１），…，ＳＰＹ（Ｎ−１）がスキャンドライバ回路３７内部で順次生成される。このように生成されたシフトパルスＳＰＹ（シフトパルスＳＰＹ（０）〜ＳＰＹ（Ｍ−１）を総括的に表記したもの）に基づいて、各行に対応する第１および第２の走査線３５，３６の駆動パルスＳＣ＿Ａ（０），ＳＣ＿Ｂ（０），…ＳＣ＿Ａ（Ｎ−１），ＳＣ＿Ｂ（Ｎ−１）が順次生成され、画素マトリクスの各行の第１および第２の走査線３５，３６をそれぞれ所定のタイミングで走査する。

このようにして、信号線駆動回路４０２により各列の信号線に供給された、画像データがアナログ電流に変換された信号電流が各画素回路へ順次書き込まれていく。上述したように、各画素回路では信号線より供給された信号電流に基づく電流がＥＬ発光素子に流れ、有機ＥＬ発光素子６５が発光する。

各フレームの走査期間の間には、図４と同様の走査ブランキング期間が設けられており、第（Ｎ−１）行（最終行）の走査が終了したのち、サンプリングイネーブル信号ＳＥがアクティブ（“Ｈ”レベル）となる。これに応答して、図２７に示すように、ＮＡＮＤ回路４６０によって、各列ごとに対応のシフトパルスＳＰＸとサンプリングイネーブル信号ＳＥとのＮＡＮＤ（否定論理積）がとられ、対応する列のサンプリング信号ＳＭＰがアクティブ（“Ｌ”レベル）となる。これにより、信号線駆動回路４０３では、対応する列のビット重み付け電流源回路へ基準電流線４０６Ｒ，４０６Ｇ，４０６Ｂ，・・・，４０７Ｇ，４０７Ｇ，４０７Ｂから基準電流がそれぞれ書き込まれる。このように、サンプリング信号ＳＭＰがＲＧＢ単位列毎に順次アクティブとなり、基準電流が書き込まれる。

ここでは、走査ブランキング期間の所定期間において、シフトレジスタ回路１によりシフトパルスＳＰＸを発生させるとともに、サンプリングイネーブル信号ＳＥをアクティブにすることにより、各ＲＧＢ列毎に数回〜数十回の所定回数、電流変換回路中の源流源回路へ基準電流を供給して、ビット重み付け電流の補正を行う。このように、走査ブランキング期間においてもシフトレジスタ回路１を動作させて、基準電流による補正を行なうためのサンプリング信号をシフトパルスに基づいて生成するようにした。なお、図４でも説明したように、基準電流の書込み動作に必要な時間に応じて、サンプリング信号ＳＭＰの発生回数およびアクティブ期間は適宜調整することが望ましい。

あるいは、実施の形態２による構成で説明したように、画像データに応じてビット重み付け電流の出力をスイッチングする電流源回路４３４Ｒ，４３４Ｇ，４３４Ｂを、図３０に示すように２系統の電流源で構成してもよい。

図３０は、この発明の実施の形態１０による表示装置におけるビット重み付け電流源の他の構成例を示す回路図である。図３０においても、図２７と同様に電流源回路４３４Ｒの構成を代表的に示すが、各色および各ビットに対応して電流源回路の各々は、同様の構成を有する。

図３０を参照して、他の構成例に従う電流源回路４３４Ｒは、２系統（系統Ａ／系統Ｂ）のビット重み付け電流源回路４３５ａおよび４３５ｂと、ダミー負荷４５１およびｐ型ＴＦＴ４５２と、スイッチ回路として設けられるｎ型ＴＦＴ４５３を含む。

ビット重み付け電流源回路４３５ａは、ｐ型ＴＦＴ４４６ａ〜４４８ａ、ｎ型ＴＦＴ４５０ａおよびキャパシタ（容量素子）４４９ａを含み、ビット重み付け電流源回路４３５ｂは、ｐ型ＴＦＴ４４６ｂ〜４４８ｂ、ｎ型ＴＦＴ４５０ｂおよびキャパシタ（容量素子）４４９ｂを含む。ｐ型ＴＦＴ４４６ａ〜４４８ａ、ｎ型ＴＦＴ４５０ａおよびキャパシタ（容量素子）４４９ａ、ならびに、ｐ型ＴＦＴ４４６ｂ〜４４８ｂ、ｎ型ＴＦＴ４５０ｂおよびキャパシタ（容量素子）４４９ｂの各々は、図２７に示したビット重み付け電流源回路４３５中のｐ型ＴＦＴ４４６〜４４８、ｎ型ＴＦＴ４５０およびキャパシタ（容量素子）４４９と同様に配置されるので、詳細な説明は繰り返さない。ただし、ｐ型ＴＦＴ４４６ａ，４４７ａの各ゲートへはサンプリング信号ＳＰ＿Ａ（ｍ）が入力され、ｐ型ＴＦＴ４４６ｂ，４４７ｂの各ゲートへはサンプリング信号ＳＰ＿Ｂ（ｍ）が入力される。また、ｎ型ＴＦＴ４５０ａおよび４５０ｂのゲートへは、出力イネーブル信号ＯＥ＿Ａ，ＯＥ＿Ｂがそれぞれ入力される。

ｎ型ＴＦＴ４５０ａおよび４５０ｂのソース同士は接続され、さらに、ｎ型ＴＦＴ４５３のドレインおよびｐ型ＴＦＴ４５２のソースと接続される。ｎ型ＴＦＴ４５３のソースは、電流出力線４４０Ｒと接続される。すなわち、図２７と同様に配置された、ダミー負荷４５１、ｐ型ＴＦＴ４５２およびｎ型ＴＦＴ４５３は、ビット重み付け電流源回路４３５ａおよび４３５ｂによって共有される。

このような構成とすることにより、実施の形態２と同様に、２系統のビット重み付け電流源回路４３５ａおよび４３５ｂを用いて、基準電流書込み動作と電流出力動作が相補的に交互に繰り返される。なお、このような構成とした場合における、表示装置（有機ＥＬパネル）の全体動作、特に、画像データのラッチから電流出力線４４０Ｒ，４４０Ｇ，４４０Ｂへの電流出力動作は、実施の形態２における図９に示した動作シーケンスと同様とすればよいので、詳細な説明は繰り返さない。

以上説明した図３０に示した構成の電流源回路を各電流変換回路に設けることにより、ビット重み付け電流源回路への基準電流書込み動作に十分な時間を割り当てることができる。この結果、安定したビット重み付け電流を出力することが可能となり、信号線駆動電流のばらつきをさらに抑えることができる。

次に、基準電流発生回路４０８について説明する。基準電流発生回路４０８は、これまで説明した基準電流発生回路８とは逆方向にそれぞれの基準電流を発生される。また、以下の説明では、実施の形態１０による表示装置中の基準電流発生回路４０８は、図１１〜１３に示した実施の形態３による基準電流発生回路８と同様の機構に従って、基準電流を生成するものとする。なお、実施の形態１および２による基準電流発生回路８と同様の機構に従って、基準電流を生成することも可能である。

図３１は基準電流発生回路４０８および基準電流発生用外部回路の構成を示す回路図であり、図３１中の右側のＰは有機ＥＬパネル側、左側のＱは外部回路側を示している。

たとえば、Ｒ用のビット重み付け基準電流ＩＲＥＦ（Ｒ）［ｋ−１］〜ＩＲＥＦ（Ｒ）［０］は以下のように生成される。有機ＥＬパネルの外部に設けられたＤ／Ａ変換回路（ＤＡＣ）７０はコントローラにより制御され、各ステップを所定電圧とした階段波基準電圧Ｖｒｅｆ（Ｒ）を発生する。Ｄ／Ａ変換回路７０で発生した階段波基準電圧Ｖｒｅｆ（Ｒ）は差動増幅器７１の非反転入力に入力される。差動増幅器７１の出力は有機ＥＬパネルへ入力され、ｐ型ＴＦＴ４７２のゲートに入力される。ｐ型ＴＦＴ４７２のソースは、有機ＥＬパネルの外部に設けられた電流設定用抵抗７９を介して電源ＶＤＤへ接続されている。また、ｐ型ＴＦＴ４７２のソースは、差動増幅器７１の反転入力にも接続される。このような構成により、差動増幅器７１、ｐ型ＴＦＴ４７２、電流設定用抵抗７９により定電流源が構成される。ｐ型ＴＦＴ４７２のドレイン電流Ｉｄ♯（Ｒ）は、
Ｉｄ♯（Ｒ）＝（ＶＤＤ−Ｖｒｅｆ（Ｒ））／Ｒｅｘｔ（Ｒ）となる。

上記の定電流源の出力電流Ｉｄ♯（Ｒ）は、２系統（系統Ａ／系統Ｂ）の電流源５５１および５５２をもった電流源回路５５０へ入力される。

この２系統（Ａ／Ｂ）電流源５５１，５５２は図３２のように構成される。図３２においては、信号名を一般化して添え字ＡおよびＢは省略している。電流源５５１および５５２の各々は、最下位のビット重み付け基準電流を出力する電流源として動作するｎ型ＴＦＴ５６０〜５６２およびキャパシタ５６３と、最上位ビットの重み付け基準電流を出力する電流源として動作するｎ型ＴＦＴ５８０〜５８２およびキャパシタ５８３を含む。図示を省略しているが、中間のビット重み付け基準電流を出力する電流源も、同様の構成で設けられている。

電流源５５１，５５２の入力端ＩＮは、ｎ型ＴＦＴ５６１，・・・，５８１の各ドレインに接続され、セレクト信号ＳＬ［０］，…，ＳＬ［ｋ−１］は、それぞれ、ｎ型ＴＦＴ５６０，・・・，５８０およびｎ型ＴＦＴ５６１，・・・，５８１のゲートへ接続されている。

また、基準電流出力に用いられる基準電流出力用のｎ型ＴＦＴ５６２，・・・，５８２のドレインには、それぞれｎ型ＴＦＴ５６１，・・・，５８１のソースおよびｎ型ＴＦＴ５６０，・・・，５８０のドレインが接続される。また、ｎ型ＴＦＴ５６２，・・・，５８２のゲートには、それぞれｎ型ＴＦＴ５６０，・・・，５８０のソースおよび保持用キャパシタ５６３，・・・，５８３が接続される。さらに、ｎ型ＴＦＴ５６２，・・・，５８２のソース、およびキャパシタ５６３，・・・，５８３の他端は接地されている。

電流源５５１および５５２の各々は、さらに、最下位ビットに対応して設けられる、ｎ型ＴＦＴ５６４、ｐ型ＴＦＴ５６５およびダミー負荷５６６と、最上位ビットに対応して設けられる、ｎ型ＴＦＴ５８４、ｐ型ＴＦＴ５８５およびダミー負荷５８６とを有する。ｎ型ＴＦＴ５６４および５８４は、ビット重み付け基準電流を出力する電流源の出力をそれぞれ遮断するために設けられる。図示を省略しているが、中間のビット重み付け基準電流を出力する電流源に対しても同様に、ｎ型ＴＦＴ、ｐ型ＴＦＴおよびダミー負荷が設けられている。このように、電流源５５１および５５２の各々は、図１２に示された電流源１５１および１５２の構成において、ＴＦＴのｎ型およびｐ型を適宜入換えるとともに、電源ＶＤＤを接地電源に代えたものに相当する。

基準電流発生回路４０８の動作シーケンスを図３３に示す。系統Ａの電流源５５１と系統Ｂの電流源５５２はそれぞれたとえば１フレーム毎に元電流書込み動作と電流出力動作を交互に繰り返す。

Ｄ／Ａ変換回路（ＤＡＣ）７０をコントローラにより制御することにより、元電流Ｉｄ♯（Ｒ）は、図３３に示すように、各ビット重み付け電流Ｉｏ，２×Ｉｏ，・・・，２＾（ｋ−１）×Ｉｏにそれぞれ対応したｋ段階の階段波電流として系統Ａおよび系統Ｂの電流源５５１および５５２の入力端ＩＮへ入力電流ＩＮとして与えられる。そして入力電流ＩＮの各段階期間に対応して、ＳＬ＿Ａ（０），ＳＬ＿Ａ（１），・・・，ＳＬ＿Ａ（ｋ−１）が順次アクティブ状態（“Ｈ”レベル）となる。

まず、セレクト信号ＳＬ＿Ａ（０）がアクティブ状態となると、系統Ａの電流源５５１において、図３２に示したｎ型ＴＦＴ５６０，５６１が導通状態となり、ｎ型ＴＦＴ５６２はダイオード接続されるとともに、入力電流ＩＮがｎ型ＴＦＴ５６２のソース−ドレイン間を流れる。このときのゲート電圧がキャパシタ５６３で保持される。同様にして、セレクト信号ＳＬ＿Ａ（１），・・・，ＳＬ＿Ａ（ｋ−１）が順次アクティブとなる。

次フレームでは、セレクト信号ＳＬ＿Ａ（０），ＳＬ＿Ａ（１），・・・，ＳＬ＿Ａ（ｋ−１）は非アクティブ（“Ｌ”レベル）となり、出力イネーブル信号ＥＮ＿Ａがアクティブ（“Ｈ”レベル）となる。これに応じて、系統Ａの電流源５５１では、ｎ型ＴＦＴ５６４，・・・，５８４の導通に応答して、キャパシタ５６３，・・・，５８３で前フレームに保持されたゲート電圧に応じた電流がｎ型ＴＦＴ５６２，・・・，５８２のソース−ドレイン間を流れる。これにより、電流源５５１からは、ＯＵＴ［０］〜ＯＵＴ［ｋ−１］がｎ型ＴＦＴ５６４，・・・，５８４をそれぞれ介して基準電流線へ出力される。

ここで、あるフレームの元電流書込み動作時に、セレクト信号ＳＬ＿Ａ（０），ＳＬ＿Ａ（１），・・・，ＳＬ＿Ａ（ｋ−１）が非アクティブとなると、ダミー負荷制御信号ＤＭ＿Ａ（０），ＤＭ＿Ａ（１），・・・，ＤＭ＿Ａ（ｋ−１）がアクティブ（“Ｌ”レベル）となる。これに応答して、ｎ型ＴＦＴ５６２，・・・，５８２のドレインにｐ型ＴＦＴ５６５，・・・，５８５を介してダミー負荷５６６，・・・，５８６が接続される。ダミー負荷５６６，・・・，５８６の各々の他端は電源ＶＤＤに接続されているので、セレクト信号ＳＬ＿Ａ（０），ＳＬ＿Ａ（１），・・・，ＳＬ＿Ａ（ｋ−１）が非アクティブの期間にも、ダミー負荷５６６，・・・，５８６を介して、基準電流駆動用のｎ型ＴＦＴ５６２，・・・，５８２に電流を流すことができる。これにより、基準電流駆動用のｎ型ＴＦＴのドレイン電位を下げて、キャパシタに保持された電荷のリークを防ぐことができ、基準電流出力時での基準電流レベルを安定化するとともに、次の元電流書込み動作時にキャパシタに電荷をチャージする時間が短縮できる。

系統Ｂの電流源５５２も同様に動作し、フレーム毎に元電流書込み動作、基準電流出力動作を繰り返す。このように、実施の形態３による構成と同様に、系統Ａの電流源５５１および系統Ｂの電流源５５２のいずれか一方で交互に基準電流を供給する。

なお、図３１に示すように、Ｒ，Ｇ，Ｂにそれぞれ対応して設けられる後段の電流源回路５５０の構成は同様であるが、ＲＧＢの基準電流の比、およびそれぞれの大きさを独立に調整するために、Ｒ，Ｇ，Ｂにそれぞれ対応して独立の定電流源を構成するように、差動増幅器８１，９１、ｐ型ＴＦＴ４８２，４９２および電流設定用抵抗８９，９９がさらに設けられる。

以上説明したように、実施の形態１０による表示装置においては、実施の形態１等による表示装置と同様に、ビット重み付けされた基準電流を書き込むことにより、ビット重み付け電流源回路の出力電流を補正し、ビット重み付け電流源回路から出力されるビット重み付け電流をデジタル画像のビットデータに応じてスイッチングすることにより加算して信号線へ供給するように構成した。これにより、ＴＦＴ特性のばらつきが大きい場合であっても列（信号線）ごとの信号線駆動電流のばらつきが抑制され、発光輝度のむらを抑えることができる。また、信号線を各列１本とすることができるので、画素ピッチが狭い高解像度表示にも対応することできる。

さらに、実施の形態１０による表示装置においては、画素回路へ信号電流を供給するように配線された信号線が、画像データ線と直接クロスすることが無いので、画像データの伝達によって信号線電位が影響を受けることなく、画素回路へ信号電流を書き込むことが可能となる。

また、信号線と画像データ線とが直接クロスすることが無いことから、信号線の配線容量が低減される。このため、信号線電位が画像データに応じた信号電流レベルに対応した所望の値となるまでの整定時間を短くすることが可能となる。特に、白から黒へ表示が変化する場合（たとえば、白地に黒の横ストライプなどの表示時）には、信号線の電位が白画像の書込み電流に対応した電位から黒画像の書込み電流に対応した電位まで変化する必要があるが、黒画像の書込み電流は微小のため、信号線の配線容量を充電して信号線の所望の電位に整定するまでの時間がかかる。このとき、所定の書込み時間内に信号線電位が整定しないと、白から黒への切り替りでエッジがぼける（走査方向を上から下とすれば、下方向に白の尾引きが生じる）。実施の形態１０による表示装置では、信号線の配線容量を低減することができるので、このような白から黒へ表示が変化するときのエッジぼけを抑制することが可能となる。

（実施の形態１１）
実施の形態１１では、実施の形態１０による表示装置において、信号線駆動回路の回路規模を縮小するための構成について説明する。

図３４は、実施の形態１１による表示装置における信号線駆動回路の構成を詳細に説明するブロック図である。図３４においても、図２６と同様に、第ｍ番目のＲＧＢ列に対応する信号線駆動回路４０３の構成が代表的に示されるが、各ＲＧＢ列において同様の構成の信号線駆動回路４０３が配置されている。

図３４を参照して、実施の形態１１による信号線駆動回路では、図２６に示した信号線駆動回路と比較して、画像データの各ビットに対応して、タイミングラッチ回路４３３Ｒ，４３３Ｇ，４３３Ｂの配置が省略される点と、電流源回路４３４Ｒ，４３４Ｇ，４３４Ｂに代えて電流源回路４９４Ｒ，４９４Ｇ，４９４Ｂが配置される点とが異なる。その他の部分の構成は、図２６に示した信号線駆動回路と同様であるので、詳細な説明は繰り返さない。

図３５は、実施の形態１１による表示装置における電流源回路の構成を示す回路図である。図３５においても、図２７と同様に、第ｍ番目のＲＧＢ列の信号線駆動回路４０３中の、画像データの第ｊビット（ｊ：０〜（ｋ−１）の整数）に対応する電流源回路４９４Ｒ，４９４Ｇ，４９４Ｂが示される。電流源回路４９４Ｒ，４９４Ｇ，４９４Ｂの構成は同様であるので、図３５には、電流源回路４９４Ｒの回路構成のみが代表的に示される。

図３５を参照して、実施の形態１１による電流源回路４９４Ｒは、実施の形態１０による電流源回路４３４Ｒの構成に加えて、ＮＯＴ回路４６２およびＮＯＲ回路４６３をさらに含む。ＮＯＴ回路４６２は、画像データの対応ビットＤＲ[ｊ]（ｍ）のレベルを反転して出力する。ＮＯＲ回路４６３は、ＮＯＴ回路４６２の出力およびデータリセット信号ＲＳＴのＮＯＲ（否定論理和）演算結果を、ｎ型ＴＦＴ４５３のゲートへ出力する。

データリセット信号ＲＳＴがアクティブ（“Ｈ”レベル）の場合には、対応のデータラッチ回路４３２Ｒからの対応ビットＤＲ[ｊ]（ｍ）の論理レベルに関わらずＮＯＲ回路４６３の出力は“Ｌ”レベルとなるので、ｐ型ＴＦＴ４５８は導通、ｎ型ＴＦＴ４５３は非導通となる。これにより、電流源回路４９４Ｒが電流出力モード動作であっても、データリセット信号ＲＳＴがアクティブの場合には、電流出力線４４０Ｒとビット重み付け電流源４３５との接続を遮断するとともに、駆動用ＴＦＴ４４８からダミー負荷４５７へ電流が流れるようにして、キャパシタ４４９に保持された電荷のリークを防ぎ、駆動用ＴＦＴ４４８のゲート電圧の変動を抑制することができる。

一方、データリセット信号ＲＳＴが非アクティブ（“Ｌ”レベル）の場合には、ＮＯＲ回路４６３の出力は、画像データの対応ビットＤＲ[ｊ]（ｍ）と同じ論理レベルを有するので、電流源回路４９４Ｒの動作は、図２７に示した電流源回路４３４Ｒと同様である。

次に、この実施の形態１１による表示装置の動作シーケンスを、図３６を用いて説明する。図３６は、第ｊフレーム期間前部を示し、画素マトリクスの行数をＮ、列数を３×Ｍ（ＲＧＢ各色Ｍ列ずつ）としている。

実施の形態１０と同様に、第ｊフレーム期間において、シフトレジスタ回路１には第０行（先頭行）〜第（Ｎ−１）行（最終行）のデータラッチ期間の先頭でスタートパルスＳＴＸがコントローラから入力される。また、シフトクロックＣＬＫＸが各行のラッチ期間全体でそれぞれコントローラからシフトレジスタ回路１へ入力され、シフトレジスタ回路１からシフトパルスＳＰＸ（０），ＳＰＸ（１），ＳＰＸ（２）,…，ＳＰＸ（Ｍ−１）
が順次出力される。

一方、データラッチ回路２にてシフトパルスＳＰＸ（シフトパルスＳＰＸ（０）〜ＳＰＸ（Ｍ−１）を総括的に表記したもの）によりラッチされるように、当該列のＲＧＢ画像データＲ［ｋ−１．．０］，Ｇ［ｋ−１．．０］，Ｂ［ｋ−１．．０］がコントローラから入力される。

電流源回路４９４（電流源回路４９４Ｒ，４９４Ｇ，４９４Ｂを総括的に表記したもの）への基準電流書込みは、これまでの実施の形態と同様に、垂直ブランキング期間で行われる。そして、基準電流書込み終了後、出力イネーブル信号ＯＥをアクティブ（“Ｈ”レベル）として、電流源回路４９４における駆動用のｐ型ＴＦＴ４４８が電流出力モードとなる。

先頭行（第０行）に対応する画像データラッチ中は１行分のデータが揃っていないので電流を電流出力線へ出力することができない。したがって、この期間はデータリセット信号ＲＳＴをアクティブとして強制的にダミー負荷に駆動用のｐ型ＴＦＴ４４８の出力ノード（ドレイン）を接続する。

そして、１行分のデータラッチが終了した後、次の行のデータラッチの開始前の期間において、データリセット信号ＲＳＴを非アクティブ（“Ｌ”レベル）とする。これにより、スイッチ回路として設けられたｎ型ＴＦＴ４５３を、ラッチデータに応じて導通状態として、電流出力線４４０へビット重み付け電流を出力する。すなわち、電流変換回路から電流出力線への電流出力は水平ブランキング期間（図３６におけるデータラッチ期間の斜線部分）を利用して行う。

そして、たとえば、先頭行（第０行）の信号電流は、第０行と第１行の間の水平ブランキング期間に、各電流伝達回路４４１中の系統Ａの電流源回路４４３ａに書き込まれ、次の水平期間において信号線電流として信号線２８，２９，３０へ出力される。続いて、第１行の信号電流は、各電流伝達回路４４１中の系統Ｂの電流源回路４４３ｂに書き込まれ、さらに次の水平期間にて信号電流として信号線２８，２９，３０へ出力される。

各電流伝達回路４４１における、系統Ａおよび系統Ｂの電流源回路での電流書込み動作／電流出力動作が相補的に交互に実施されるように、制御信号ＣＮＴ＿Ａ，ＣＮＴ＿Ｂが互いに逆極性となるように水平期間毎にトグルしていく。このように、データラッチ期間と当該行の信号電流が信号線２８，２９，３０へ出力される期間とは、実施の形態１０においては２水平期間ずれていたが、実施の形態１１においては１水平期間分のずれとなる。

一方、スキャンドライバ回路３７には、第０行走査期間付近でスタートパルスＳＴＹが入力され、走査期間全体にわたり、シフトクロックＣＬＫＹが入力される。そして、スタートパルスＳＴＹおよびシフトクロックＣＬＫＹに基づいて、各走査期間毎に、シフトパルスＳＰＹ（０），ＳＰＹ（１），…，ＳＰＹ（Ｎ−１）がスキャンドライバ回路３７内部で順次生成される。このように生成されたシフトパルスＳＰＹ（シフトパルスＳＰＹ（０）〜ＳＰＹ（Ｎ−１）を総括的に表記したもの）に基づいて、各行に対応する第１および第２の走査線３５，３６の駆動パルスＳＣ＿Ａ（０），ＳＣ＿Ｂ（０），…ＳＣ＿Ａ（Ｎ−１），ＳＣ＿Ｂ（Ｎ−１）が順次生成され、画素マトリクスの各行の第１および第２の走査線３５，３６をそれぞれ所定のタイミングで走査する。

このようにして、信号線駆動回路４０２により各列の信号線に供給された、画像データがアナログ電流に変換された信号電流が各画素回路へ順次書き込まれていく。上述したように、各画素回路では信号線より供給された信号電流に基づく電流がＥＬ発光素子に流れ、有機ＥＬ発光素子６５が発光する。

以上説明したように、実施の形態１１においては、実施の形態１０による効果に加え、２段目のラッチ（タイミングラッチ回路４３３Ｒ，４３３Ｇ，４３３Ｂ）を省略することができるので、回路規模を縮小することが可能となる。なお、当該タイミングラッチ回路は、各信号線に対応してビット数分必要であるので、省略による回路規模の縮小効果は大きい。

なお、実施の形態１〜１１においては、Ｄ／Ａ変換回路７０，８０，９０の出力電圧Ｖｒｅｆ（Ｒ），ＶＲＥＦ（Ｇ），ＶＲＥＦ（Ｂ）をコントローラにより独立に調整することにより、表示のホワイトバランス調整や輝度調整をコントローラにより制御可能となるよう構成したが、特に、ホワイトバランス調整や輝度調整を行う必要がない場合には、Ｄ／Ａコンバータの代わりに差動増幅器７１，８１，９１の非反転入力に所定の固定電圧を印加するように構成してもよい。

また、元電流を発生するための電流源のうち、Ｄ／Ａ変換回路、差動増幅器、電流設定用抵抗を有機ＥＬパネルの外部に構成するようにしたが、これは、パネル内部でＴＦＴにより構成するとＴＦＴ特性ばらつきにより基準電流精度が確保できないためである。このような場合、表示色や表示輝度のばらつき等が生じる可能性がある。ＴＦＴ特性ばらつきによる基準電流偏差が特に問題とならない場合には、パネル内部でＴＦＴにより構成することも可能である。

また、実施の形態１〜１１においては、画素回路から信号線を介して信号電流を吸い込むことにより画素回路への書込みを行う場合につき説明したが、画素回路の構成によっては、信号線から画素回路へ電流を吐き出す向きに信号電流が流れる場合も考えられる。このような場合であっても、例えば実施の形態１においては、ビット重み付け電流源の接地と電源ＶＤＤとの接続を入れ替え、ｎ型で構成したＴＦＴ４６〜４８をｐ型に変更し、またダミー負荷５１を電源ＶＤＤではなく接地電源と接続することにより容易に対応することができる。また、実施の形態２以降においても同様である。

さらに、スイッチング素子として用いたＴＦＴ５３〜５５等のＴＦＴも適宜、型を入れ替えることができることは言うまでもない。

さらに、発光素子を有機ＥＬ発光素子として説明したが、電流により発光輝度が変化するＬＥＤ（Light Emitting Diode）等の他の発光素子であっても、この発明を適用できることも言うまでもない。

また、実施の形態１０および１１における表示装置内の各電流源回路にいて、実施の形態５〜９による、駆動用ＴＦＴの駆動電流の高精度化が図られたビット重み付け電流源と同様の技術を適用してもよい。

この発明による表示装置は、テレビジョン受像機等の家電製品や携帯電話機等の携帯端末のディスプレイパネルに適用することができる。

この発明の実施の形態１による表示装置の構成を示すブロック図である。 この発明の実施の形態１による表示装置におけるビット重み付け電流源の構成を示す回路図である。 この発明の実施の形態１による表示装置における画素回路の構成例を示す回路図である。 この発明の実施の形態１による表示装置における画素回路の構成例を示す回路図である。 この発明の実施の形態１による表示装置の動作シーケンスを示す波形図である。 この発明の実施の形態１による表示装置における基準電流発生回路および基準電流発生用外部回路の構成を示す回路図である。 この発明の実施の形態１による表示装置の起動時の動作シーケンスを示す波形図である。 この発明の実施の形態２による表示装置の構成を示すブロック図である。 この発明の実施の形態２による表示装置におけるビット重み付け電流源の構成を示す回路図である。 この発明の実施の形態２による表示装置の動作シーケンスを示す波形図である。 この発明の実施の形態２による表示装置における出力イネーブル回路およびサンプリング制御回路の構成を示す回路図である。 この発明の実施の形態２による表示装置における出力イネーブル回路およびサンプリング制御回路の構成を示す回路図である。 この発明の実施の形態３による表示装置における基準電流発生回路および基準電流発生用外部回路の構成を示す回路図である。 この発明の実施の形態３による表示装置における基準電流発生回路の電流源の構成を示す回路図である。 この発明の実施の形態３による表示装置における基準電流発生回路の電流源の動作シーケンスを示す波形図である。 この発明の実施の形態４による表示装置の構成を示すブロック図である。 この発明の実施の形態４による表示装置における出力イネーブル回路の構成を示す回路図である。 この発明の実施の形態４による表示装置の動作シーケンスを示す波形図である。 この発明の実施の形態４による表示装置におけるサンプリング制御回路の構成を示す回路図である。 この発明の実施の形態４による表示装置における基準電流発生回路の構成を示す回路図である。 この発明の実施の形態５による表示装置におけるビット重み付け電流源の構成を示す回路図である。 この発明の実施の形態５による表示装置におけるビット重み付け電流源の他の構成を示す回路図である。 この発明の実施の形態６による表示装置におけるビット重み付け電流源の構成を示す回路図である。 この発明の実施の形態７による表示装置におけるビット重み付け電流源の構成を示す回路図である。 この発明の実施の形態８による表示装置におけるビット重み付け電流源の構成を示す回路図である。 この発明の実施の形態９による表示装置におけるビット重み付け電流源の構成を示す回路図である。 この発明の実施の形態１０による表示装置の構成を示すブロック図である。 この発明の実施の形態１０による表示装置における信号線駆動回路の構成を詳細に説明するブロック図である。 この発明の実施の形態１０による表示装置におけるビット重み付け電流源の構成を示す回路図である。 この発明の実施の形態１０による表示装置における電流伝達回路の構成を示す回路図である。 この発明の実施の形態１０による表示装置の動作シーケンスを示す波形図である。 この発明の実施の形態１０による表示装置におけるビット重み付け電流源の他の構成例を示す回路図である。 この発明の実施の形態１０による表示装置における基準電流発生回路および基準電流発生用外部回路の構成を示す回路図である。 図３１に示された電流源の構成を示す回路図である。 この発明の実施の形態１０による表示装置における基準電流発生回路の動作シーケンスを示す波形図である。 この発明の実施の形態１１による表示装置における信号線駆動回路の構成を詳細に説明するブロック図である。 この発明の実施の形態１１による表示装置におけるビット重み付け電流源の構成を示す回路図である。 この発明の実施の形態１１による表示装置の動作シーケンスを示す波形図である。 従来の表示装置における発光素子への電流供給構成を示す回路である。

Claims (7)

1. 表示装置の各画素の発光素子に電流を供給するように構成された画素マトリックス回路へ信号電流を供給するための信号線に対して、電流書込動作時に入力される入力電流に応じた出力電流を電流出力動作時に供給するための電流供給回路であって、
   電流を出力する第１の電界効果トランジスタと、
   前記第１の電界効果トランジスタのゲートおよびドレイン間に接続された第２の電界効果トランジスタと、
   前記第１の電界効果トランジスタのゲートに接続された容量素子と、
   前記出力電流が出力されるノードと電気的に接続されたダミー負荷とを備え、
   前記ノードは、画像データに従って導通または遮断されるスイッチング手段を介して、前記信号線に接続され、
   前記電流書込動作時において、前記第１の電界効果トランジスタに前記入力電流が流れるとともに、前記第２の電界効果トランジスタは導通して前記第１の電界効果トランジスタの前記ゲートおよび前記ドレイン間を接続し、かつ、前記容量素子は、前記第１の電界効果トランジスタを流れる電流に応じたゲート電圧を保持し、
   前記電流出力動作時において、前記第２の電界効果トランジスタが遮断されて、前記第１の電界効果トランジスタは、前記容量素子に保持された前記ゲート電圧に応じた電流を前記ノードへ出力し、
   前記ノードに出力された電流は、前記スイッチング手段が導通される場合には前記信号線へ供給される一方で、前記スイッチング手段が遮断される場合には前記ダミー負荷に供給される、電流供給回路。
2. 前記第１の電界効果トランジスタのドレイン側にカスコード接続された第３の電界効果トランジスタをさらに含み、
   前記第３の電界効果トランジスタのゲートには、前記第３の電界効果トランジスタが飽和領域で動作するように所定電圧が印加される、請求項１に記載の電流供給回路。
3. 前記第１の電界効果トランジスタのドレイン側にカスコード接続された第４の電界効果トランジスタをさらに含み、
   前記前記第４の電界効果トランジスタは、前記電流出力動作時に前記スイッチング手段が遮断される場合には遮断される、請求項１に記載の電流供給回路。
4. 前記電流出力動作時に前記スイッチング手段が遮断される場合、または、前記電流書込動作時に前記第１の電界効果トランジスタへ前記入力電流を流さない場合には、前記第４の電界効果トランジスタは遮断される、請求項３記載の電流供給回路。
5. 前記第４の電界効果トランジスタのドレインに接続されて、前記ドレインの電圧を保持する容量素子をさらに含む、請求項３記載の電流供給回路。
6. 前記第１の電界効果トランジスタのドレインに接続され、前記ドレインの電圧を保持する容量素子をさらに含む、請求項１に記載の電流供給回路。
7. 前記第１および前記第２の電界効果トランジスタならびに前記容量素とを含む電流源回路を、共通の前記信号線に対して２系統含み、
   前記２系統の電流源回路のそれぞれにおいて、前記電流書込動作と前記電流出力動作とが相補的に交互に繰返される、請求項１または２に記載の電流供給回路。

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