WO2014109207A1

WO2014109207A1 - 表示パネル、画素チップ、および電子機器

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Publication number: WO2014109207A1
Application number: PCT/JP2013/084200
Authority: WO
Inventors: 鈴木　秀幸; 宮内　俊之; 洋介植野; 良文宮島; 服部　雅之; 和邦鷹觜; 治夫富樫; 保池田; 大鳥居　英; 幸也田中
Original assignee: ソニー株式会社
Priority date: 2013-01-11
Filing date: 2013-12-20
Publication date: 2014-07-17
Also published as: KR20150104099A; JPWO2014109207A1; CN104903951B; EP2945148A4; CN104903951A; EP2945148A1; US20150371591A1; TW201430809A; US9905151B2

Abstract

表示パネルにおいて、それぞれが、第１のデータ入力端子（ＰＤＩＮ）と、第１のデータ出力端子（ＰＤＯＵＴ）と、前記第１のデータ入力端子（ＰＤＩＮ）に入力された第１のデータ（ＰＤ）に基づいて表示を行う表示素子（４８）と、前記第１のデータ入力端子（ＰＤＩＮ）から前記第１のデータ出力端子（ＰＤＯＵＴ）への信号経路上に設けられた第１の波形整形部（４２，４４）とを有する複数の第１の単位画素（Ｐｉｘ）を備える。

Description

表示パネル、画素チップ、および電子機器

　本開示は、画像を表示する表示パネル、そのような表示パネルに用いられる画素チップ、およびそのような表示パネルを備える電子機器に関する。

　近年、画像表示を行う表示装置の分野では、発光素子として、流れる電流値に応じて発光輝度が変化する電流駆動型の光学素子、例えば有機ＥＬ（Electro Luminescence）素子を用いた表示装置（有機ＥＬ表示装置）が開発され、商品化が進められている。有機ＥＬ素子は、液晶素子などと異なり自発光素子であり、光源（バックライト）が必要ない。そのため、有機ＥＬ表示装置は、光源を必要とする液晶表示装置と比べて画像の視認性が高く、消費電力が低く、かつ素子の応答速度が速いなどの特徴を有する。このような有機ＥＬ表示装置は、しばしば、中型や小型の表示装置に採用されている。

　例えば、特許文献１には、各画素に薄膜トランジスタ（ＴＦＴ）を設け、画素ごとに有機ＥＬ素子の発光を制御する、いわゆるアクティブマトリクス型の表示装置が開示されている。この表示装置は、水平方向に延伸する複数のゲート線と、垂直方向に延伸する複数のデータ線を有し、各画素が、ゲート線とデータ線との交点付近に設けられている。そして、ゲート線の信号に基づいて画素がラインごとに選択され、その選択された画素にアナログの画素電圧が書き込まれるようになっている。

特開２０１２－３２８２８号公報

　ところで、表示装置においては、一般に画質が高いことが望まれる。具体的には、例えば、しばしば高精細な表示装置や、大画面の表示装置が望まれる。また、フレームレートの高い表示装置が期待される場合もある。

　したがって、画質を高めることができる表示パネル、画素チップ、および電子機器を提供することが望ましい。

　本開示の一実施形態における表示パネルは、複数の第１の単位画素を備えている。複数の第１の単位画素は、それぞれが、第１のデータ入力端子と、第１のデータ出力端子と、第１のデータ入力端子に入力された第１のデータに基づいて表示を行う表示素子と、第１のデータ入力端子から第１のデータ出力端子への信号経路上に設けられた第１の波形整形部とを有するものである。

　本開示の一実施形態における画素チップは、第１のデータ入力端子と、第１のデータ出力端子と、第１の波形整形部とを備えている。第１の波形整形部は、第１のデータ入力端子から第１のデータ出力端子への信号経路上に設けられたものである。

　本開示の一実施形態における電子機器は、上記表示パネルを備えたものであり、例えば、テレビジョン装置、デジタルカメラ、パーソナルコンピュータ、ビデオカメラあるいは携帯電話等の携帯端末装置などが該当する。

　本開示の一実施形態における表示パネル、画素チップ、および電子機器では、各第１の単位画素において、第１のデータが、第１のデータ入力端子に入力される。この第１のデータは、第１の波形整形部において波形整形され、第１のデータ出力端子から出力される。

　本開示の一実施形態における表示パネル、画素チップ、および電子機器によれば、各第１の単位画素において、第１のデータ入力端子から第１のデータ出力端子への信号経路上に第１の波形整形部を設けるようにしたので、画質を高めることができる。

本開示の実施の形態に係る表示装置の一構成例を表すブロック図である。図１に示した表示パネルの一構成例を表す説明図である。データ信号の一構成例を表す説明図である。図２に示した画素の一構成例を表すブロック図である。図２に示した制御部の一動作例を表す状態遷移図である。図２に示した各画素の一動作例を表す説明図である。初段の画素に入力される信号例を表す説明図である。各画素における一動作例を表す説明図である。各画素における一動作例を表す他の説明図である。各画素における一動作例を表す他の説明図である。各画素における一動作例を表す他の説明図である。各画素における一動作例を表す他の説明図である。各画素における一動作例を表す他の説明図である。各画素における一動作例を表す他の説明図である。各画素における一動作例を表す他の説明図である。各画素における一動作例を表す他の説明図である。各画素における一動作例を表す他の説明図である。各画素における一動作例を表す他の説明図である。各画素における一動作例を表す他の説明図である。各画素における一動作例を表す他の説明図である。各画素における一動作例を表す他の説明図である。各画素における一動作例を表す他の説明図である。各画素における一動作例を表す他の説明図である。各画素における一動作例を表す他の説明図である。各画素における一動作例を表す他の説明図である。各画素における一動作例を表す他の説明図である。各画素における一動作例を表す他の説明図である。各画素における一動作例を表す他の説明図である。各画素における一動作例を表す他の説明図である。各画素における一動作例を表す他の説明図である。各画素における一動作例を表す他の説明図である。各画素における一動作例を表す他の説明図である。第１の実施の形態の変形例に係る画素の一構成例を表すブロック図である。第１の実施の形態の他の変形例に係る画素の一構成例を表すブロック図である。第１の実施の形態の他の変形例に係る画素の一構成例を表すブロック図である。図３５に示した画素の動作を説明するための説明図である。図３６に示した各画素の一動作例を表す説明図である。第１の実施の形態の他の変形例に係る画素の一構成例を表すブロック図である。第１の実施の形態の他の変形例に係る画素の一構成例を表すブロック図である。第１の実施の形態の他の変形例に係るメモリ部の一構成例を表すブロック図である。第１の実施の形態の他の変形例に係る表示パネルの一構成例を表す説明図である。第１の実施の形態の他の変形例に係る表示パネルの一構成例を表す説明図である。第１の実施の形態の他の変形例に係る表示パネルの一構成例を表す説明図である。第１の実施の形態の他の変形例に係る表示パネルの一構成例を表す説明図である。第１の実施の形態の他の変形例に係る表示パネルの一構成例を表す説明図である。第２の実施の形態に係る画素の一構成例を表すブロック図である。初段の画素に入力される信号例を表す説明図である。各画素における一動作例を表す説明図である。各画素における一動作例を表す他の説明図である。変形例に係る画素の一構成例を表すブロック図である。変形例に係る画素の一構成例を表すブロック図である。

　以下、本開示の実施の形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
１．第１の実施の形態
２．第２の実施の形態

＜１．第１の実施の形態＞
［構成例］
（全体構成例）
　図１は、第１の実施の形態に係る表示装置の一構成例を表すものである。表示装置１は、ＬＥＤ（Light Emitting Diode）を表示素子として用いた、アクティブマトリクス型の表示パネルを有するテレビジョン装置である。なお、本開示の実施の形態に係る表示パネルおよび画素チップは、本実施の形態により具現化されるので、併せて説明する。

　表示装置１は、ＲＦ（Radio Frequency）部１１と、復調部１２と、デマルチプレクサ部１３と、デコーダ部１４と、信号変換部１５と、表示パネル２０とを備えている。

　ＲＦ部１１は、アンテナ９において受信された放送波（ＲＦ信号）に対して、ダウンコンバート等の処理をするものである。復調部１２は、ＲＦ部１１から供給された信号に対して復調処理をするものである。デマルチプレクサ部１３は、復調部１２から供給された信号（ストリーム）に多重化されたビデオ信号およびオーディオ信号から、これらの信号を分離するものである。

　デコーダ部１４は、デマルチプレクサ部１３から供給された信号（ビデオ信号およびオーディオ信号）をデコードするものである。具体的には、この例では、デマルチプレクサ部１３から供給された信号は、ＭＰＥＧ２（Moving Picture Experts Group phase 2）によりエンコードされている信号であり、デコーダ部１４はこの信号に対してデコード処理を行うようになっている。

　信号変換部１５は、信号のフォーマット変換を行うものである。具体的には、この例では、デコーダ部１４から供給された信号はＹＵＶフォーマットの信号であり、この信号変換部１５は、この信号のフォーマットをＲＧＢフォーマットに変換するようになっている。そして、信号変換部１５は、このようにしてフォーマット変換した信号を映像信号Ｓdispとして出力するようになっている。

　表示パネル２０は、ＬＥＤを表示素子として用いた、アクティブマトリクス型の表示パネルである。表示パネル２０は、表示駆動部２１と、表示部３０とを有している。

　表示駆動部２１は、信号変換部１５から供給された映像信号Ｓdispに基づいて、表示部３０の各画素Ｐix（後述）における発光を制御するものである。具体的には、後述するように、表示駆動部２１は、表示部３０の画素Ｐixの各列に対して、データ信号ＰＳ、ＰＤおよびクロック信号ＣＫを供給することにより、各画素Ｐixの発光を制御するようになっている。

　図２は、表示部３０の一構成例を表すものである。表示部３０には、複数の画素Ｐixがマトリックス状に配置されている。具体的には、この例では、画素Ｐixは、水平方向（横方向）にＭ個、垂直方向（縦方向）にＮ個配置されている。

　垂直方向に並設された画素Ｐix（Ｐix０，Ｐix１，Ｐix２，…，Ｐix（Ｎ－１））は、デイジーチェーン接続されている。表示駆動部２１は、デイジーチェーン接続された１列分の画素Ｐixにおける初段の画素Ｐix０に対して、データ信号ＰＳ，ＰＤ（ＰＳ０，ＰＤ０）、およびクロック信号ＣＫ（ＣＫ０）を供給する。この画素Ｐix０は、データ信号ＰＳ０，ＰＤ０、およびクロック信号ＣＫ０に基づいて、データ信号ＰＳ，ＰＤ（ＰＳ１，ＰＤ１）、およびクロック信号ＣＫ（ＣＫ１）を生成し、次段の画素Ｐix１に供給する。この次段の画素Ｐix１は、データ信号ＰＳ１，ＰＤ１、およびクロック信号ＣＫ１に基づいて、データ信号ＰＳ，ＰＤ（ＰＳ２，ＰＤ２）、およびクロック信号ＣＫ（ＣＫ２）を生成し、その次の画素Ｐix２に供給する。続く画素Ｐix２～Ｐix（Ｎ－２）についても同様である。そして最終段の画素Ｐix（Ｎ－１）は、前段の画素Ｐix（Ｎ－２）が生成したデータ信号ＰＳ，ＰＤ（ＰＳ（Ｎ－１），ＰＤ（Ｎ－１））、およびクロック信号ＣＫ（ＣＫ（Ｎ－１））を受け取るようになっている。このように、画素Ｐixは、データ信号ＰＳ，ＰＤについてデイジーチェーン接続されるとともに、クロック信号ＣＫについてもデイジーチェーン接続されている。

　図３は、データ信号ＰＳ，ＰＤの構成例を表すものである。この図３は、１つの画素Ｐixに係るデータ信号ＰＳ，ＰＤを示している。すなわち、表示駆動部２１は、デイジーチェーン接続されたＮ個の画素Ｐixに対して、図３に示した信号がＮ個分連なったデータ信号ＰＳ，ＰＤを供給する。以下、１つの画素Ｐixに係るデータ信号ＰＤを、画素パケットＰＣＴとも呼ぶ。

　データ信号ＰＤは、フラグＲＳＴと、フラグＰＬと、輝度データＩＤとを有している。フラグＲＳＴは、後述するように、各フレームにおける最初の画素パケットを示すものである。具体的には、フラグＲＳＴは、各フレームにおける最初の画素パケットＰＣＴにおいて“１”となり、そのフレームにおける他の画素パケットＰＣＴにおいて“０”となるものである。フラグＰＬは、その画素パケットＰＣＴにおける輝度データＩＤが、いずれかの画素Ｐixにより既に読み込まれたか否かを示すものである。具体的には、フラグＰＬは、その輝度データＩＤがまだ読み込まれていない場合には“０”となり、既に読み込まれている場合には“１”となるものである。輝度データＩＤは、各画素Ｐixにおける発光輝度を画定するものである。この輝度データＩＤは、赤色（Ｒ）の発光輝度を示す輝度データＩＤＲと、緑色（Ｇ）の発光輝度を示す輝度データＩＤＧと、青色（Ｂ）の発光輝度を示す輝度データＩＤＢを有している。この例では、輝度データＩＤＲ，ＩＤＧ，ＩＤＢは、それぞれ１２ビットからなるコードである。

　データ信号ＰＳは、データ信号ＰＤがフラグＲＳＴを示すときに“１”となり、その他のときには“０”となる信号である。言い換えれば、データ信号ＰＳは、各画素パケットＰＣＴの開始時のみ“１”となる信号である。

　各画素Ｐixは、データ信号ＰＳ，ＰＤおよびクロック信号ＣＫを前段の画素Ｐixから受け取り、次段の画素Ｐixに対して供給する。そして、各画素Ｐixは、データ信号ＰＤから、その画素Ｐixに係る輝度データＩＤを読み込み、その輝度データＩＤに応じた発光輝度で発光するようになっている。

　図４は、画素Ｐixの一構成例を表すものである。画素Ｐixは、制御部４１と、フリップフロップ４２，４４と、セレクタ部４３と、バッファ４５と、メモリ部４６と、駆動部５０と、発光部４８とを有している。なお、以下では、説明の便宜上、デイジーチェーン接続された一列分の画素Ｐixのうちの初段の画素Ｐix０を用いて説明するが、その他の画素Ｐix１～Ｐix（Ｎ－１）においても同様である。

　画素Ｐix０は、入力端子ＰＳＩＮに入力されたデータ信号ＰＳ０、入力端子ＰＤＩＮに入力されたデータ信号ＰＤ０、および入力端子ＣＫＩＮに入力されたクロック信号ＣＫ０に基づいて、データ信号ＰＳ１，ＰＤ１、およびクロック信号ＣＫ１を生成する。そして、画素Ｐix０は、データ信号ＰＳ１を出力端子ＰＳＯＵＴから出力し、データ信号ＰＤ１を出力端子ＰＤＯＵＴから出力し、クロック信号ＣＫ１を出力端子ＣＫＯＵＴから出力するようになっている。

　制御部４１は、データ信号ＰＳ０，ＰＤ０、およびクロック信号ＣＫ０に基づいて、画素Ｐix０の状態を設定し、信号ＬＤ，ＰＬＴ，ＣＫＥＮを生成するステートマシーンである。信号ＬＤ，信号ＰＬＴは、後述するように、データ信号ＰＤに含まれるフラグＰＬを書き換えるための信号である。具体的には、信号ＬＤは、この書き換えによりフラグＰＬになる信号であり、信号ＰＬＴはこの書き換えタイミングを指示する制御信号である。また、信号ＣＫＥＮは、後述するように、メモリ部４６に輝度データＩＤを記憶するタイミングを指示する制御信号である。また、制御部４１は、駆動部５０に対して制御信号を供給する機能をも有している。

　フリップフロップ４２は、クロック信号ＣＫ０に基づいてデータ信号ＰＳ０をサンプリングし、その結果をデータ信号ＰＳＡとして出力するとともに、クロック信号ＣＫ０に基づいてデータ信号ＰＤ０をサンプリングし、その結果をデータ信号ＰＤＡとして出力するものである。このフリップフロップ４２は、例えば、データ信号ＰＳ０をサンプリングするためのＤ型フリップフロップ回路と、データ信号ＰＤ０をサンプリングするためのＤ型フリップフロップ回路とを用いて構成されるものである。

　セレクタ部４３は、データ信号ＰＤＡおよび信号ＬＤ，ＰＬＴに基づいて、データ信号ＰＤＢを生成するものである。セレクタ部４３は、セレクタ４３Ａ，４３Ｂを有している。セレクタ４３Ａの第１の入力端子には“０”が入力され、第２の入力端子には“１”が入力され、制御入力端子には信号ＬＤが入力される。このセレクタ４３Ａは、信号ＬＤが“０”であるときには第１の入力端子に入力された“０”を出力し、信号ＬＤが“１”であるときには第２の入力端子に入力された“１”を出力する。セレクタ４３Ｂの第１の入力端子にはデータ信号ＰＤＡが入力され、第２の入力端子にはセレクタ４３Ａからの出力信号が入力され、制御入力端子には信号ＰＬＴが入力される。このセレクタ４３Ｂは、信号ＰＬＴが“０”であるときには第１の入力端子に入力されたデータ信号ＰＤＡを出力し、信号ＰＬＴが“１”であるときには、第２の入力端子に入力されたセレクタ４３Ａからの出力信号を出力する。セレクタ部４３は、このセレクタ４３Ｂの出力信号を、データ信号ＰＤＢとして、フリップフロップ４４に供給するようになっている。

　この構成により、セレクタ部４３は、信号ＰＬＴが“０”である期間では、データ信号ＰＤＡをデータ信号ＰＤＢとしてそのまま出力するとともに、信号ＰＬＴが“１”である期間では、信号ＬＤをデータ信号ＰＤＢとして出力する。この信号ＰＬＴは、データ信号ＰＤＡが、フラグＰＬを示す期間において“１”になるとともに、その他の期間において“０”になる信号である。すなわち、セレクタ部４３は、データ信号ＰＤＡのうち、フラグＰＬを信号ＬＤに置き換えることによりデータ信号ＰＤＢを生成するようになっている。

　フリップフロップ４４は、クロック信号ＣＫ０に基づいてデータ信号ＰＳＡをサンプリングし、その結果をデータ信号ＰＳ１として出力するとともに、クロック信号ＣＫ０に基づいてデータ信号ＰＤＢをサンプリングし、その結果をデータ信号ＰＤ１として出力するものである。このフリップフロップ４４は、例えば、フリップフロップ４２と同様に、２つのＤ型フリップフロップ回路を用いて構成されるものである。

　バッファ４５は、クロック信号ＣＫ０に対して波形整形を行い、クロック信号ＣＫ１として出力するものである。

　メモリ部４６は、輝度データＩＤを記憶するものである。このメモリ部４６は、論理積回路４６Ａと、シフトレジスタ４６Ｂとを有している。論理積回路４６Ａは、第１の入力端子の信号と第２の入力端子の信号との論理積を求めるものである。論理積回路４６Ａの第１の入力端子には、制御部４１から供給された信号ＣＫＥＮが入力され、第２の入力端子にはクロック信号ＣＫ０が入力される。シフトレジスタ４６Ｂは、この例では３６ビットのシフトレジスタである。シフトレジスタ４６Ｂのデータ入力端子にはデータ信号ＰＤＡが入力され、クロック入力端子には、論理積回路４６Ａの出力信号が入力される。

　この構成により、メモリ部４６は、信号ＣＫＥＮが“１”である期間において、データ信号ＰＤＡに含まれるデータを記憶する。この信号ＣＫＥＮは、後述するように、データ信号ＰＤＡが、画素Ｐix０に係る３６ビット分の画素データＩＤを示す期間において“１”になるとともに、その他の期間において“０”になる信号である。これにより、論理積回路４６Ａは、データ信号ＰＤＡが、画素Ｐix０に係る画素データＩＤを示す期間において、クロック信号をシフトレジスタ４６Ｂに供給する。このようにして、シフトレジスタ４６Ｂは、画素Ｐix０に係る３６ビット分の画素データＩＤを記憶する。その際、このシフトレジスタ４６Ｂのうちの最終段から１２ビットの部分は輝度データＩＤＲを記憶し、中央付近の１２ビットの部分は輝度データＩＤＧを記憶し、初段から１２ビットの部分は輝度データＩＤＢを記憶するようになっている。

　駆動部５０は、メモリ部４６に記憶された輝度データＩＤに基づいて、発光部４８を駆動するものである。駆動部５０は、レジスタ５１Ｒ，５１Ｇ，５１Ｂと、ＤＡＣ（Ｄ／Ａコンバータ）５２Ｒ，５２Ｇ，５２Ｂと、可変電流源５３Ｒ，５３Ｇ，５３Ｂとを有している。

　レジスタ５１Ｒ，５１Ｇ，５１Ｂは、制御部４１から供給された制御信号に基づいて、１２ビット分のデータをそれぞれ記憶するものである。具体的には、レジスタ５１Ｒは、シフトレジスタ４６Ｂのうちの最終段から１２ビットの部分に記憶された輝度データＩＤＲを記憶し、レジスタ５１Ｇは、中央付近の１２ビットの部分に記憶された輝度データＩＤＧを記憶し、レジスタ５１Ｂは、初段から１２ビットの部分に記憶された輝度データＩＤＢを記憶するようになっている。

　ＤＡＣ５２Ｒ，５２Ｇ，５２Ｂは、制御部４１から供給された制御信号に基づいて、レジスタ５１Ｒ，５１Ｇ，５１Ｂに記憶された１２ビットのデジタル信号をアナログ信号にそれぞれ変換するものである。

　可変電流源５３Ｒ，５３Ｇ，５３Ｂは、ＤＡＣ５２Ｒ，５２Ｇ，５２Ｂから供給されたアナログ信号に応じた駆動電流をそれぞれ生成するものである。

　発光部４８は、駆動部５０から供給された駆動電流に基づいて発光するものである。発光部４８は、発光素子４８Ｒ，４８Ｇ，４８Ｂを有するものである。発光素子４８Ｒ，４８Ｇ，４８Ｂは、ＬＥＤを用いて構成された発光素子であり、それぞれ、赤色（Ｒ），緑色（Ｇ），青色（Ｂ）の光を射出するものである。

　この構成により、ＤＡＣ５２Ｒは、レジスタ５１Ｒに記憶された輝度データＩＤＲに基づいてアナログ電圧を生成する。そして、可変電流源５３Ｒは、そのアナログ電圧に基づいて駆動電流を生成して、スイッチ５４Ｒを介して発光部４８の発光素子４８Ｒに供給する。発光素子４８Ｒは、その駆動電流に応じた発光輝度で発光する。同様に、ＤＡＣ５２Ｇは、レジスタ５１Ｇに記憶された輝度データＩＤＧに基づいてアナログ電圧を生成し、可変電流源５３Ｇは、そのアナログ電圧に基づいて駆動電流を生成して、スイッチ５４Ｇを介して発光部４８の発光素子４８Ｇに供給し、発光素子４８Ｇは、その駆動電流に応じた発光輝度で発光する。また、ＤＡＣ５２Ｂは、レジスタ５１Ｂに記憶された輝度データＩＤＢに基づいてアナログ電圧を生成し、可変電流源５３Ｂは、そのアナログ電圧に基づいて駆動電流を生成して、スイッチ５４Ｂを介して発光部４８の発光素子４８Ｂに供給し、発光素子４８Ｂは、その駆動電流に応じた発光輝度で発光する。

　なお、これらのスイッチ５４Ｒ，５４Ｇ，５４Ｂは、制御部４１から供給される制御信号によりオンオフ制御されるように構成されており、これにより、画素Ｐixでは、赤色（Ｒ），緑色（Ｇ）、青色（Ｂ）の各発光輝度のバランスを維持したまま、発光輝度を調整することができるようになっている。

　各画素Ｐixを構成するこれらのブロックのうち、発光部４８を除く各ブロックは、１つのチップに集積されている。すなわち、表示パネル２０には、（Ｍ×Ｎ）個のチップと、（Ｍ×Ｎ）個の発光部４８が、マトリクス状に配置されている。

　ここで、画素Ｐixは、本開示における「第１の単位画素」の一具体例に対応する。入力端子ＰＤＩＮは、本開示における「第１のデータ入力端子」の一具体例に対応し、出力端子ＰＤＯＵＴは、本開示における「第１のデータ出力端子」の一具体例に対応する。データ信号ＰＤは、本開示における「第１のデータ」の一具体例に対応する。フリップフロップ４２，４４は、本開示における「第１の波形整形部」の一具体例に対応する。入力端子ＰＳＩＮは、本開示における「第２のデータ入力端子」の一具体例に対応し、出力端子ＰＳＯＵＴは、本開示における「第２のデータ出力端子」の一具体例に対応する。データ信号ＰＳは、本開示における「第２のデータ」の一具体例に対応する。フリップフロップ４２，４４は、本開示における「第２の波形整形部」の一具体例に対応する。入力端子ＣＫＩＮは、本開示における「第１のクロック入力端子」の一具体例に対応し、出力端子ＣＫＯＵＴは、本開示における「第１のクロック出力端子」の一具体例に対応する。バッファ４５は、本開示における「第１のバッファ」の一具体例に対応する。発光素子４８Ｒ，４８Ｇ，４８Ｂは、本開示における「表示素子」の一具体例に対応する。ＤＡＣ５２Ｒ，５２Ｇ，５２Ｂは、本開示における「変換部」の一具体例に対応する。

［動作および作用］
　続いて、本実施の形態の表示装置１の動作および作用について説明する。

（全体動作概要）
　まず、図１などを参照して、表示装置１の全体動作概要を説明する。ＲＦ部１１は、アンテナ１９において受信された放送波（ＲＦ信号）に対して、ダウンコンバート等の処理を行う。復調部１２は、ＲＦ部１１から供給された信号に対して復調処理を行う。デマルチプレクサ部１３は、復調部１２から供給された信号（ストリーム）に多重化されたビデオ信号およびオーディオ信号から、これらの信号を分離する。デコーダ部１４は、デマルチプレクサ部１３から供給された信号（ビデオ信号およびオーディオ信号）をデコードする。信号変換部１５は、信号のフォーマット変換を行い、映像信号Ｓdispとして出力する。

　表示パネル２０において、表示駆動部２１は、信号変換部１５から供給された映像信号Ｓdispに基づいて、表示部３０の各画素Ｐixにおける発光を制御する。具体的には、表示駆動部２１は、表示部３０における画素Ｐixの各列に対して、データ信号ＰＳ、ＰＤおよびクロック信号ＣＫを供給する。各画素Ｐixは、データ信号ＰＳ，ＰＤおよびクロック信号ＣＫを前段の画素Ｐixから受け取り、次段の画素Ｐixに対して供給する。そして、各画素Ｐixは、データ信号ＰＤから、その画素Ｐixに係る輝度データＩＤを読み込み、その輝度データＩＤに応じた発光輝度で発光する。

（画素Ｐixの詳細動作）
　画素Ｐixでは、制御部４１がステートマシーンとして機能し、画素Ｐixの動作を制御する。以下に、まず、制御部４１の動作について、詳細に説明する。

　図５は、制御部４１の状態遷移図を表すものである。図５に示したように、画素Ｐixには、３つの状態Ｓ０～Ｓ２がある。

　状態Ｓ０は、その画素Ｐixが輝度データＩＤを読み込んでいない状態（未読込（Unloaded））を示すものである。この状態Ｓ０では、制御部４１は、信号ＬＤを“０”に設定する。これにより、その画素Ｐixは、入力された信号ＰＤのうちのフラグＰＬを“０”に置き換える。また、制御部４１は、ＣＫＥＮを“０”に設定する。

　状態Ｓ１は、その画素Ｐixが輝度データＩＤを読み込んでいる状態（読込中（Loading））を示すものである。この状態Ｓ１では、制御部４１は、信号ＬＤを“０”に設定する。これにより、その画素Ｐixは、入力された信号ＰＤのうちのフラグＰＬを“０”に置き換える。また、制御部４１は、信号ＰＤＡが輝度データＩＤを示している期間において信号ＣＫＥＮを“１”に設定するとともに、それ以外の期間では、信号ＣＫＥＮを“０”に設定する。これにより、輝度データＩＤが、メモリ部４６に記憶される。

　状態Ｓ２は、その画素Ｐixが輝度データＩＤを読み込んだ状態（読込済（Loaded））を示すものである。この状態Ｓ２では、制御部４１は、信号ＬＤを“１”に設定する。これにより、その画素Ｐixは、入力された信号ＰＤのうちのフラグＰＬを“１”に置き換える。また、制御部４１は、ＣＫＥＮを“０”に設定する。

　これらの３つの状態Ｓ０～Ｓ２の間の遷移は、データ信号ＰＤに含まれるフラグＲＳＴ，ＰＬに基づいて行われる。まず、フラグＲＳＴとして“１”が入力されると、制御部４１は、その画素Ｐixを状態Ｓ０（未読込）に設定する。この状態Ｓ０（未読込）において、フラグＲＳＴとして“１”が入力された場合（ＲＳＴ＝１）、またはフラグＰＬとして“０”が入力された場合（ＰＬ＝１）には、画素Ｐixの状態は、状態Ｓ０（未読込）に維持される。

　状態Ｓ０（未読込）において、フラグＲＳＴとして“０”が入力されるとともに、フラグＰＬとして“１”が入力された場合（ＲＳＴ＝０ and ＰＬ＝１）には、画素Ｐixの状態は、状態Ｓ０（未読込）から状態Ｓ１（読込中）に遷移する。この状態Ｓ１（読込中）において、フラグＲＳＴとして“１”が入力された場合（ＲＳＴ＝１）には、画素Ｐixの状態は、状態Ｓ１（読込中）から状態Ｓ０（未読込）に遷移する。

　また、状態Ｓ１（読込中）において、フラグＲＳＴとして“０”が入力された場合には、画素Ｐixの状態は、状態Ｓ１（読込中）から状態Ｓ２（読込済）に遷移する。この状態Ｓ２（読込済）において、フラグＲＳＴとして“０”が入力された場合（ＲＳＴ＝０）には、画素Ｐixの状態は、状態Ｓ２（読込済）に維持される。そして、この状態Ｓ２（読込済）において、フラグＲＳＴとして“１”が入力された場合（ＲＳＴ＝１）には、画素Ｐixの状態は、状態Ｓ２（読込済）から状態Ｓ０（未読込）に遷移する。

　図６は、１フレーム期間（１Ｆ）における各画素Ｐix０～Ｐix（Ｎ－１）の状態を表すものである。１フレーム期間（１Ｆ）が開始すると、初段の画素Ｐix０には、フラグＲＳＴとして“１”が入力され、画素Ｐix０の状態が状態Ｓ０（未読込）に設定される。その後、画素Ｐix１～Ｐix（Ｎ－１）は、その１フレーム期間（１Ｆ）内において、順次、状態Ｓ０（未読込）に設定される。その際、隣り合う画素Ｐixにおける状態Ｓ０（未読込）の期間の開始タイミングは、後述するように、クロック信号ＣＫの２パルス分だけずれる。次に、各画素Ｐix０～Ｐix（Ｎ－１）の状態は、状態Ｓ０（未読込）から状態Ｓ１（読込中）に順次遷移する。隣り合う画素Ｐixにおける状態Ｓ１（読込中）の期間は、互いに重ならないように設定される。この状態Ｓ１（読込中）では、各画素Ｐix０～Ｐix（Ｎ－１）は、輝度データＩＤを順次読み込む。その後、各画素Ｐix０～Ｐix（Ｎ－１）の状態は、状態Ｓ１（読込中）から状態Ｓ２（読込済）に順次遷移する。この状態Ｓ２（読込済）では、各画素Ｐix０～Ｐix（Ｎ－１）は、読み込んだ輝度データＩＤに応じた発光輝度で発光する。

　次に、データ信号ＰＳ，ＰＤの具体例を用いて、画素Ｐixの動作を説明する。

　図７は、１フレーム期間（１Ｆ）において、デイジーチェーン接続された画素Ｐixの列に入力される信号の一例を表すものであり、（Ａ）はクロック信号ＣＫの波形を示し、（Ｂ）はデータ信号ＰＳの波形を示し、（Ｃ）はデータ信号ＰＤのデータを示す。図７（Ｃ）において、“ｘ”は、“１”または“０”のうちのどちらでもよいことを示す。また、この例では、説明の便宜上、輝度データＩＤＲ，ＩＤＧ，ＩＤＢは、それぞれ１ビットのデータとし、“ｒ０”，“ｒ１”，…，“ｒ（Ｎ－１）”は輝度データＩＤＲを示し、“ｇ０”，“ｇ１”，…，“ｇ（Ｎ－１）”は輝度データＩＤＧを示し、“ｂ０”，“ｂ１”，…，“ｂ（Ｎ－１）”は輝度データＩＤＢを示す。

　図７に示したように、フラグＲＳＴは、１フレーム期間（１Ｆ）における最初の画素パケットＰＣＴでは “１”であり、その他の画素パケットＰＣＴでは“０”である。また、この例では、フラグＰＬは、１フレーム期間（１Ｆ）における２番目以降の画素パケットＰＣＴでは “１”である。

　図８～３２は、図７に示した信号の各ビットが順次入力された場合における、画素Ｐix０～Ｐix２の状態を表すものである。これらの図の上部に、データ信号ＰＳ，ＰＤと、初段の画素Ｐix０に入力されている信号部分Ｐ（Ｐ１～Ｐ２５）を示している。また、これらの図の下部では、画素Ｐix０～Ｐix２におけるいくつかのブロックの状態、および信号のレベルを、“１”，“０”，“ｘ”で表している。なお、画素Ｐix０～Ｐix２のブロック図は、説明の便宜上簡略化している。

　まず、最初の信号部分Ｐ１が初段の画素Ｐix０に入力されると、図８に示したように、画素Ｐix０のフリップフロップ４２は、入力されたデータ信号ＰＳ，ＰＤをサンプリングする。画素Ｐix０の制御部４１は、この信号部分Ｐ１から、フラグＲＳＴの値“１”を取得し、画素Ｐix０の状態を状態Ｓ０（未読込）に設定する。すなわち、制御部４１は、信号ＬＤ，ＰＬＴ，ＣＫＥＮをともに“０”にする。

　次に、信号部分Ｐ２が画素Ｐix０に入力されると、図９に示したように、フリップフロップ４２，４４は、それぞれ入力されたデータ信号をサンプリングする。画素Ｐix０の制御部４１は、信号ＰＬＴを“１”にする。これにより、セレクタ部４３は、信号ＬＤと同じ“０”を出力する。すなわち、セレクタ部４３は、フラグＰＬ（“ｘ”）を信号ＬＤの“０”に置き換える。

　次に、信号部分Ｐ３が画素Ｐix０に入力されると、図１０に示したように、各画素Ｐixにおいて、フリップフロップ４２，４４は、それぞれ入力されたデータ信号をサンプリングする。これにより、次段の画素Ｐix１には信号部分Ｐ１が入力される。

　画素Ｐix０では、制御部４１が信号ＰＬＴを“０”に戻す。これにより、セレクタ部４３は、フリップフロップ４２からのデータ信号ＰＤＡを選択して出力する。

　画素Ｐix１では、制御部４１は、信号部分Ｐ１からフラグＲＳＴの値“１”を取得し、画素Ｐix１の状態を状態Ｓ０（未読込）に設定する。すなわち、制御部４１は、信号ＬＤ，ＰＬＴ，ＣＫＥＮをともに“０”にする。

　次に、信号部分Ｐ４が画素Ｐix０に入力されると、図１１に示したように、各画素Ｐixにおいて、フリップフロップ４２，４４は、それぞれ入力されたデータ信号をサンプリングする。これにより、次段の画素Ｐix１には信号部分Ｐ２が入力される。画素Ｐix１では、制御部４１が信号ＰＬＴを“１”にする。これにより、セレクタ部４３は、信号ＬＤと同じ“０”を出力する。

　次に、信号部分Ｐ５が画素Ｐix０に入力されると、図１２に示したように、各画素Ｐixにおいて、フリップフロップ４２，４４は、それぞれ入力されたデータ信号をサンプリングする。これにより、画素Ｐix１には信号部分Ｐ３が入力され、画素Ｐix２には信号部分Ｐ１が入力される。

　画素Ｐix１では、制御部４１が信号ＰＬＴを“０”に戻す。これにより、セレクタ部４３は、フリップフロップ４２からのデータ信号ＰＤＡを選択して出力する。

　画素Ｐix２では、制御部４１は、信号部分Ｐ１から、フラグＲＳＴの値“１”を取得し、画素Ｐix２の状態を状態Ｓ０（未読込）に設定する。すなわち、制御部４１は、信号ＬＤ，ＰＬＴ，ＣＫＥＮをともに“０”にする。

　次に、信号部分Ｐ６が画素Ｐix０に入力されると、図１３に示したように、各画素Ｐixにおいて、フリップフロップ４２，４４は、それぞれ入力されたデータ信号をサンプリングする。これにより、画素Ｐix１には信号部分Ｐ４が入力され、画素Ｐix２には信号部分Ｐ２が入力される。

　画素Ｐix０では、制御部４１が、信号部分Ｐ６からフラグＲＳＴの値“０”を取得する。

　画素Ｐix２では、制御部４１が信号ＰＬＴを“１”にする。これにより、セレクタ部４３は、信号ＬＤと同じ“０”を出力する。

　次に、信号部分Ｐ７が画素Ｐix０に入力されると、図１４に示したように、各画素Ｐixにおいて、フリップフロップ４２，４４は、それぞれ入力されたデータ信号をサンプリングする。これにより、画素Ｐix１には信号部分Ｐ５が入力され、画素Ｐix２には信号部分Ｐ３が入力される。

　画素Ｐix０では、制御部４１は、信号部分Ｐ７から、フラグＰＬの値“１”を取得する。この制御部４１は、１つ前のタイミングでフラグＲＳＴの値“０”を取得しているため、画素Ｐix１の状態を状態Ｓ１（読込中）に設定する。また、この制御部４１は、信号ＰＬＴを“１”にする。これにより、セレクタ部４３は、信号ＬＤと同じ“０”を出力する。すなわち、セレクタ部４３は、フラグＰＬ（“１”）を信号ＬＤの“０”に置き換える。

　画素Ｐix２では、制御部４１が信号ＰＬＴを“０”に戻す。これにより、セレクタ部４３は、フリップフロップ４２からのデータ信号ＰＤＡを選択して出力する。

　次に、信号部分Ｐ８が画素Ｐix０に入力されると、図１５に示したように、各画素Ｐixにおいて、フリップフロップ４２，４４は、それぞれ入力されたデータ信号をサンプリングする。これにより、画素Ｐix１には信号部分Ｐ６が入力され、画素Ｐix２には信号部分Ｐ４が入力される。

　画素Ｐix０では、制御部４１が、信号ＰＬＴを“０”に戻す。これにより、セレクタ部４３は、フリップフロップ４２からのデータ信号ＰＤＡを選択して出力する。また、制御部４１は、信号ＣＫＥＮを“１”に設定する。

　画素Ｐix１では、制御部４１が、信号部分Ｐ６からフラグＲＳＴの値“０”を取得する。

　次に、信号部分Ｐ９が画素Ｐix０に入力されると、図１６に示したように、各画素Ｐixにおいて、フリップフロップ４２，４４は、それぞれ入力されたデータ信号をサンプリングする。これにより、画素Ｐix１には信号部分Ｐ７が入力され、画素Ｐix２には信号部分Ｐ５が入力される。

　画素Ｐix０では、シフトレジスタ４６Ｂが、輝度データＩＤＲの値“ｒ０”を記憶する。

　画素Ｐix１では、制御部４１が、信号部分Ｐ７からフラグＰＬの値“０”を取得する。よって、画素Ｐix１の状態は、状態Ｓ０（未読込）に維持される。また、この制御部４１は、信号ＰＬＴを“１”にする。これにより、セレクタ部４３は、信号ＬＤと同じ“０”を出力する。

　次に、信号部分Ｐ１０が画素Ｐix０に入力されると、図１７に示したように、各画素Ｐixにおいて、フリップフロップ４２，４４は、それぞれ入力されたデータ信号をサンプリングする。これにより、画素Ｐix１には信号部分Ｐ８が入力され、画素Ｐix２には信号部分Ｐ６が入力される。

　画素Ｐix０では、シフトレジスタ４６Ｂが、輝度データＩＤＧの値“ｇ０”を記憶する。

　画素Ｐix２では、制御部４１が、信号部分Ｐ６からフラグＲＳＴの値“０”を取得する。

　次に、信号部分Ｐ１１が画素Ｐix０に入力されると、図１８に示したように、各画素Ｐixにおいて、フリップフロップ４２，４４は、それぞれ入力されたデータ信号をサンプリングする。これにより、画素Ｐix１には信号部分Ｐ９が入力され、画素Ｐix２には信号部分Ｐ７が入力される。

　画素Ｐix０では、シフトレジスタ４６Ｂが、輝度データＩＤＢの値“ｂ０”を記憶する。これにより、シフトレジスタ４６Ｂ（メモリ部４６）は、画素Ｐix０に係る輝度データＩＤＲ，ＩＤＧ，ＩＤＢの全てを記憶した状態になる。また、制御部４１は、信号部分Ｐ１１からフラグＲＳＴの値“０”を取得し、画素Ｐix０の状態を状態Ｓ２（読込済）に設定する。すなわち、制御部４１は、信号ＬＤを“１”にする。

　画素Ｐix２では、制御部４１が、信号部分Ｐ７からフラグＰＬの値“０”を取得する。よって、画素Ｐix１の状態は、状態Ｓ０（未読込）に維持される。また、この制御部４１は、信号ＰＬＴを“１”にする。これにより、セレクタ部４３は、信号ＬＤと同じ“０”を出力する。

　次に、信号部分Ｐ１２が画素Ｐix０に入力されると、図１９に示したように、各画素Ｐixにおいて、フリップフロップ４２，４４は、それぞれ入力されたデータ信号をサンプリングする。これにより、画素Ｐix１には信号部分Ｐ１０が入力され、画素Ｐix２には信号部分Ｐ８が入力される。

　画素Ｐix０では、制御部４１が信号ＰＬＴを“１”にする。これにより、セレクタ部４３は、信号ＬＤと同じ“１”を出力する。

　次に、信号部分Ｐ１３が画素Ｐix０に入力されると、図２０に示したように、各画素Ｐixにおいて、フリップフロップ４２，４４は、それぞれ入力されたデータ信号をサンプリングする。これにより、画素Ｐix１には信号部分Ｐ１１が入力され、画素Ｐix２には信号部分Ｐ９が入力される。

　画素Ｐix１では、制御部４１が、信号部分Ｐ１１からフラグＲＳＴの値“０”を取得する。

　次に、信号部分Ｐ１４が画素Ｐix０に入力されると、図２１に示したように、各画素Ｐixにおいて、フリップフロップ４２，４４は、それぞれ入力されたデータ信号をサンプリングする。これにより、画素Ｐix１には信号部分Ｐ１２が入力され、画素Ｐix２には信号部分Ｐ１０が入力される。

　画素Ｐix１では、制御部４１は、信号部分Ｐ１２から、フラグＰＬの値“１”を取得する。この制御部４１は、１つ前のタイミングでフラグＲＳＴの値“０”を取得しているため、画素Ｐix１の状態を状態Ｓ１（読込中）に設定する。また、この制御部４１は、信号ＰＬＴを“１”にする。これにより、セレクタ部４３は、信号ＬＤと同じ“０”を出力する。すなわち、セレクタ部４３は、フラグＰＬ（“１”）を信号ＬＤの“０”に置き換える。

　次に、信号部分Ｐ１５が画素Ｐix０に入力されると、図２２に示したように、各画素Ｐixにおいて、フリップフロップ４２，４４は、それぞれ入力されたデータ信号をサンプリングする。これにより、画素Ｐix１には信号部分Ｐ１３が入力され、画素Ｐix２には信号部分Ｐ１１が入力される。

　画素Ｐix１では、制御部４１が信号ＰＬＴを“０”に戻す。これにより、セレクタ部４３は、フリップフロップ４２からのデータ信号ＰＤＡを選択して出力する。また、制御部４１は、信号ＣＫＥＮを“１”に設定する。

　画素Ｐix２では、制御部４１が、信号部分Ｐ１１からフラグＲＳＴの値“０”を取得する。

　次に、信号部分Ｐ１６が画素Ｐix０に入力されると、図２３に示したように、各画素Ｐixにおいて、フリップフロップ４２，４４は、それぞれ入力されたデータ信号をサンプリングする。これにより、画素Ｐix１には信号部分Ｐ１４が入力され、画素Ｐix２には信号部分Ｐ１２が入力される。

　画素Ｐix０では、制御部４１が、信号部分Ｐ１６からフラグＲＳＴの値“０”を取得する。よって、画素Ｐix０の状態は、状態Ｓ２（読込済）に維持される。

　画素Ｐix１では、シフトレジスタ４６Ｂが、輝度データＩＤＲの値“ｒ１”を記憶する。

　画素Ｐix２では、制御部４１が、信号部分Ｐ１２からフラグＰＬの値“０”を取得する。よって、画素Ｐix２の状態は、状態Ｓ０（未読込）に維持される。また、この制御部４１は、信号ＰＬＴを“１”にする。これにより、セレクタ部４３は、信号ＬＤと同じ“０”を出力する。

　次に、信号部分Ｐ１７が画素Ｐix０に入力されると、図２４に示したように、各画素Ｐixにおいて、フリップフロップ４２，４４は、それぞれ入力されたデータ信号をサンプリングする。これにより、画素Ｐix１には信号部分Ｐ１５が入力され、画素Ｐix２には信号部分Ｐ１３が入力される。

　画素Ｐix１では、シフトレジスタ４６Ｂが、輝度データＩＤＧの値“ｇ１”を記憶する。

　次に、信号部分Ｐ１８が画素Ｐix０に入力されると、図２５に示したように、各画素Ｐixにおいて、フリップフロップ４２，４４は、それぞれ入力されたデータ信号をサンプリングする。これにより、画素Ｐix１には信号部分Ｐ１６が入力され、画素Ｐix２には信号部分Ｐ１４が入力される。

　画素Ｐix１では、シフトレジスタ４６Ｂが、輝度データＩＤＢの値“ｂ１”を記憶する。これにより、シフトレジスタ４６Ｂ（メモリ部４６）は、画素Ｐix１に係る輝度データＩＤＲ，ＩＤＧ，ＩＤＢの全てを記憶した状態になる。また、制御部４１は、信号部分Ｐ１８からフラグＲＳＴの値“０”を取得し、画素Ｐix０の状態を状態Ｓ２（読込済）に設定する。すなわち、制御部４１は、信号ＬＤを“１”にする。

　次に、信号部分Ｐ１９が画素Ｐix０に入力されると、図２６に示したように、各画素Ｐixにおいて、フリップフロップ４２，４４は、それぞれ入力されたデータ信号をサンプリングする。これにより、画素Ｐix１には信号部分Ｐ１７が入力され、画素Ｐix２には信号部分Ｐ１５が入力される。

　画素Ｐix１では、制御部４１が信号ＰＬＴを“１”にする。これにより、セレクタ部４３は、信号ＬＤと同じ“１”を出力する。

　次に、信号部分Ｐ２０が画素Ｐix０に入力されると、図２７に示したように、各画素Ｐixにおいて、フリップフロップ４２，４４は、それぞれ入力されたデータ信号をサンプリングする。これにより、画素Ｐix１には信号部分Ｐ１８が入力され、画素Ｐix２には信号部分Ｐ１６が入力される。

　画素Ｐix２では、制御部４１が、信号部分Ｐ１６からフラグＲＳＴの値“０”を取得する。

　次に、信号部分Ｐ２１が画素Ｐix０に入力されると、図２８に示したように、各画素Ｐixにおいて、フリップフロップ４２，４４は、それぞれ入力されたデータ信号をサンプリングする。これにより、画素Ｐix１には信号部分Ｐ１９が入力され、画素Ｐix２には信号部分Ｐ１７が入力される。

　画素Ｐix０では、制御部４１が、信号部分Ｐ２１からフラグＲＳＴの値“０”を取得する。よって、画素Ｐix０の状態は、状態Ｓ２（読込済）に維持される。

　画素Ｐix２では、制御部４１は、信号部分Ｐ１７から、フラグＰＬの値“１”を取得する。この制御部４１は、１つ前のタイミングでフラグＲＳＴの値“０”を取得しているため、画素Ｐix２の状態を状態Ｓ１（読込中）に設定する。また、この制御部４１は、信号ＰＬＴを“１”にする。これにより、セレクタ部４３は、信号ＬＤと同じ“０”を出力する。すなわち、セレクタ部４３は、フラグＰＬ（“１”）を信号ＬＤの“０”に置き換える。

　次に、信号部分Ｐ２２が画素Ｐix０に入力されると、図２９に示したように、各画素Ｐixにおいて、フリップフロップ４２，４４は、それぞれ入力されたデータ信号をサンプリングする。これにより、画素Ｐix１には信号部分Ｐ２０が入力され、画素Ｐix２には信号部分Ｐ１８が入力される。

　画素Ｐix２では、制御部４１が信号ＰＬＴを“０”に戻す。これにより、セレクタ部４３は、フリップフロップ４２からのデータ信号ＰＤＡを選択して出力する。また、制御部４１は、信号ＣＫＥＮを“１”に設定する。

　次に、信号部分Ｐ２３が画素Ｐix０に入力されると、図３０に示したように、各画素Ｐixにおいて、フリップフロップ４２，４４は、それぞれ入力されたデータ信号をサンプリングする。これにより、画素Ｐix１には信号部分Ｐ２１が入力され、画素Ｐix２には信号部分Ｐ１９が入力される。

　画素Ｐix１では、制御部４１が、信号部分Ｐ２１からフラグＲＳＴの値“０”を取得する。よって、画素Ｐix０の状態は、状態Ｓ２（読込済）に維持される。

　画素Ｐix２では、シフトレジスタ４６Ｂが、輝度データＩＤＲの値“ｒ２”を記憶する。

　次に、信号部分Ｐ２４が画素Ｐix０に入力されると、図３１に示したように、各画素Ｐixにおいて、フリップフロップ４２，４４は、それぞれ入力されたデータ信号をサンプリングする。これにより、画素Ｐix１には信号部分Ｐ２２が入力され、画素Ｐix２には信号部分Ｐ２０が入力される。

　画素Ｐix２では、シフトレジスタ４６Ｂが、輝度データＩＤＧの値“ｇ２”を記憶する。

　次に、信号部分Ｐ２５が画素Ｐix０に入力されると、図３２に示したように、各画素Ｐixにおいて、フリップフロップ４２，４４は、それぞれ入力されたデータ信号をサンプリングする。これにより、画素Ｐix１には信号部分Ｐ２３が入力され、画素Ｐix２には信号部分Ｐ２１が入力される。

　画素Ｐix２では、シフトレジスタ４６Ｂが、輝度データＩＤＢの値“ｂ２”を記憶する。これにより、シフトレジスタ４６Ｂ（メモリ部４６）は、画素Ｐix２に係る輝度データＩＤＲ，ＩＤＧ，ＩＤＢの全てを記憶した状態になる。また、制御部４１は、信号部分Ｐ２１からフラグＲＳＴの値“０”を取得し、画素Ｐix０の状態を状態Ｓ２（読込済）に設定する。すなわち、制御部４１は、信号ＬＤを“１”にする。

　このようにして、表示装置１では、各画素Ｐixは、データ信号ＰＳ，ＰＤおよびクロック信号ＣＫを前段の画素Ｐixから受け取り、次段の画素Ｐixに対して供給する。そして、各画素Ｐixは、データ信号ＰＤから、その画素Ｐixに係る輝度データＩＤを読み込み、その輝度データＩＤに応じた発光輝度で発光する。

　以上のように、表示装置１では、画素Ｐixをデイジーチェーン接続するようにしたので、画質を高めることができる。すなわち、例えば、特許文献１に記載された表示装置では、駆動部が、ゲート線やデータ線を介して各画素を駆動する。このゲート線やデータ線は、一列分の複数の画素、または一行分の複数の画素に接続される、いわばグローバルな配線である。よって、例えば、大画面の表示装置を実現しようとする場合には、これらの配線が長くなるため、配線の抵抗や寄生容量が増加し、各画素を十分に駆動することができなくなるおそれがある。また、例えば、高精細な表示装置を実現しようとする場合には、各フレーム期間により多くのラインを駆動する必要があることから、１水平期間（１Ｈ）に割り当てられる時間が短くなり、各画素を十分に駆動することができなくなるおそれがある。また、例えば、フレームレートを高めようとする場合にも、１水平期間（１Ｈ）に割り当てられる時間が短くなり、各画素を十分に駆動することができなくなるおそれがある。

　一方、本実施の形態に係る表示装置１では、画素Ｐixをデイジーチェーン接続するようにしている。すなわち、各画素Ｐixは、上述したようなグローバルな配線ではなく、画素Ｐix間のローカルな配線を介して、次段の画素Ｐixを駆動する。よって、各画素Ｐixは、このような短い配線を介して、比較的容易に次段の画素Ｐixを駆動することができ、大画面の表示装置を実現することができる。また、各画素Ｐixは、配線が短いため、比較的容易にデータ信号ＰＳ，ＰＤなどの転送速度を高めることができ、高精細な表示装置やフレームレートの高い表示装置を実現することができる。

　また、このように画素Ｐixをデイジーチェーン接続するようにしたので、表示装置１の構成をシンプルにすることができる。すなわち、例えば、特許文献１に記載された表示装置では、水平方向（横方向）に延伸する複数のゲート線、垂直方向（縦方向）に延伸する複数のデータ線、ゲート線に接続されたいわゆるゲートドライバ、およびデータ線に接続されたいわゆるデータドライバを設けるため、構成が複雑になるおそれがある。一方、本実施の形態に係る表示装置１では、画素Ｐixをデイジーチェーン接続するようにしたので、図１にしめしたように、垂直方向（縦方向）に延伸する配線のみを設ければよいため、水平方向（横方向）に延伸する配線や、その配線を駆動するための駆動部を設けなくてすみ、表示装置１の構成をシンプルにすることができる。

　また、表示装置１では、デジタル信号（データ信号ＰＳ，ＰＤおよびクロック信号ＣＫ）を用いて各画素Ｐixの発光を制御するようにしたので、ノイズの画質への影響を低減することができる。例えば、特許文献１に記載された表示装置では、アナログ信号を用いているため、ノイズにより画質が劣化するおそれがある。また、特に、大画面、高精細、またはフレームレートが高い表示装置では、ノイズの画質への影響がさらに大きくなるおそれがある。一方、本実施の形態に係る表示装置１では、デジタル信号を用いるようにしたので、ノイズの画質への影響を低減することができる。

　また、このようにデジタル信号を用いるようにしたので、輻射を低減することができる。すなわち、例えば、アナログ信号を用いた場合には、階調表現や、ノイズに対する耐性などの観点から、信号振幅が大きくなるおそれがあり、この場合には、輻射が増大してしまう。一方、本実施の形態に係る表示装置１では、デジタル信号を用いるようにしたので、信号振幅を小さくすることができるため、輻射を低減することができる。

　また、表示装置１では、各画素Ｐixが、フリップフロップ４２，４４やバッファ４５を有するようにしたので、データ信号ＰＳ，ＰＤなどの信号振幅を小さくすることができる。すなわち、例えば、フリップフロップ４２，４４やバッファ４５を設けない場合には、表示駆動部から離れるに従い、信号振幅が減衰するおそれがある。この場合には、表示駆動部は、大きな信号振幅のデータ信号ＰＳ，ＰＤを生成する必要がある。一方、表示装置１では、画素Ｐixを通過する度に、データ信号ＰＳ，ＰＤおよびクロック信号ＣＫが波形整形されることにより信号振幅が維持される。つまり、信号振幅が減衰するおそれを低減することができるため、データ信号ＰＳ，ＰＤの信号振幅を小さくすることができる。これにより、上述した輻射を低減できるとともに、電源電圧を低くすることができ、消費電力を低減することができる。

　また、表示装置１では、各画素Ｐixにメモリ部４６を設けるようにしたので、例えば静止画を表示する場合には、データ転送を行う必要がないため、消費電力を低減することができる。

　また、表示装置１では、各画素に、クロック信号ＣＫに基づいてデータ信号ＰＳ，ＰＤをサンプリングするフリップフロップ４２，４４を設けるようにしたので、データ信号ＰＳ，ＰＤとクロック信号ＣＫとの間の相対的な位相関係を維持することができる。

［効果］
　以上のように本実施の形態では、画素をデイジーチェーン接続するようにしたので、例えば、大画面、高精細、またはフレームレートの高い表示装置を実現することができ、画質を高めることができるとともに、表示装置の構成をシンプルにすることができる。

　本実施の形態では、デジタル信号を用いて各画素の発光を制御するようにしたので、ノイズの画質への影響を低減することができるとともに、輻射を低減することができる。

　本実施の形態では、各画素がフリップフロップやバッファを有するようにしたので、信号振幅を小さくすることができ、輻射を低減できるとともに、消費電力を低減することができる。

　本実施の形態では、各画素にメモリ部を設けるようにしたので、例えば静止画を表示する場合には、データ転送を行う必要がないため、消費電力を低減することができる。

　本実施の形態では、各画素に、クロック信号に基づいてデータ信号をサンプリングするフリップフロップを設けるようにしたので、データ信号とクロック信号との間の相対的な位相関係を維持することができる。

［変形例１－１］
　上記実施の形態では、クロック信号ＣＫを各画素Ｐixに供給したが、これに限定されるものではなく、これに代えて、例えば、差動のクロック信号を各画素に供給してもよい。以下に、本変形例について、いくつか例を挙げて詳細に説明する。

　図３３は、本変形例に係る画素ＰixＢの一構成例を表すものである。画素ＰixＢは、バッファ６１，６４，６５，６８，６９と、インバータ６６，６７とを有している。なお、以下では、説明の便宜上、デイジーチェーン接続された一列分の画素ＰixＢのうちの初段の画素ＰixＢ０を用いて説明するが、その他の画素ＰixＢ１～ＰixＢ（Ｎ－１）においても同様である。

　画素ＰixＢ０は、データ信号ＰＳ０，ＰＤ０、入力端子ＣＫＰＩＮに入力されたクロック信号ＣＫＰ０、および入力端子ＣＫＮＩＮに入力されたクロック信号ＣＫＮ０に基づいて、データ信号ＰＳ１，ＰＤ１、およびクロック信号ＣＫＰ１，ＣＫＮ１を生成する。そして、画素ＰixＢ０は、データ信号ＰＳ１を出力端子ＰＳＯＵＴから出力し、データ信号ＰＤ１を出力端子ＰＤＯＵＴから出力し、クロック信号ＣＫＰ１を出力端子ＣＫＰＯＵＴから出力し、クロック信号ＣＫＮ１を出力端子ＣＫＮＯＵＴから出力するようになっている。ここで、クロック信号ＣＫＰと、クロック信号ＣＫＮとは、互いに反転した信号である。すなわち、本変形例に係る画素ＰixＢ０は、差動のクロック信号ＣＫＰ，ＣＫＮで動作するものである。

　バッファ６１は、差動信号をシングルエンド信号に変換する回路である。具体的には、バッファ６１は、差動信号であるクロック信号ＣＫＰ０，ＣＫＮ０をシングルエンド信号であるクロック信号ＣＫに変換する。

　バッファ６４，６５は、入力信号に対して波形整形を行い、出力するものである。具体的には、バッファ６４は、クロック信号ＣＫＰ０に対して波形整形を行い、バッファ６５は、クロック信号ＣＫＮ０に対して波形整形する。

　インバータ６６，６７は、入力信号を反転して出力する反転回路である。インバータ６６の入力端子は、インバータ６７の出力端子およびバッファ６５の出力端子に接続され、インバータ６６の出力端子は、インバータ６７の入力端子およびバッファ６４の出力端子に接続されている。また、インバータ６７の入力端子は、インバータ６６の出力端子およびバッファ６４の出力端子に接続され、インバータ６７の出力端子は、インバータ６６の入力端子およびバッファ６５の出力端子に接続されている。この構成により、インバータ６６，６７は、ラッチ回路を構成している。

　バッファ６８は、バッファ６４の出力信号に対して波形整形を行い、クロック信号ＣＫＰ１として出力するものである。バッファ６９は、バッファ６５の出力信号に対して波形整形を行い、クロック信号ＣＫＮ１として出力するものである。

　ここで、入力端子ＣＫＰＩＮは、本開示における「第１のクロック入力端子」の一具体例に対応し、出力端子ＣＫＰＯＵＴは、本開示における「第１のクロック出力端子」の一具体例に対応する。クロック信号ＣＫＰは、本開示における「第１のクロック信号」の一具体例に対応する。入力端子ＣＫＮＩＮは、本開示における「第２のクロック入力端子」の一具体例に対応し、出力端子ＣＫＮＯＵＴは、本開示における「第２のクロック出力端子」の一具体例に対応する。クロック信号ＣＫＮは、本開示における「第２のクロック信号」の一具体例に対応する。

　このように、差動のクロック信号ＣＫＰ，ＣＫＮを用いるようにしたので、伝送によりクロック信号の波形が劣化するおそれを低減することができる。すなわち、上記実施の形態の場合のように、シングルエンドのクロック信号ＣＫを用いた場合には、複数のバッファ４５を通過した後、例えば、クロック信号ＣＫのデューティ比が変化してしまうおそれがある。このような現象は、例えば、バッファ４５を構成するトランジスタに特性ばらつきがある場合などに生じ得る。このようにデューティ比が変化した場合には、例えば正常にクロック伝送ができなくなり、あるいは、画素Ｐixのフリップフロップ４２におけるサンプリングタイミングがずれ、正常に動作できなくなるおそれがある。一方、本変形例に係る画素ＰixＢでは、差動のクロック信号ＣＫＰ，ＣＫＮを用い、インバータ６６，６７がラッチ動作を行うことにより、デューティ比の変化を抑えることができる。

　また、例えば、クロック信号ＣＫＰの伝送路の長さとクロック信号ＣＫＮの伝送路の長さが異なる場合や、負荷（容量）などが異なる場合など、クロック信号ＣＫＰの伝送路とクロック信号ＣＫＮの伝送路に非対称性がある場合には、図３４に示したような構成にしてもよい。この画素ＰixＣは、インバータ６８Ｃ，６９Ｃを有している。インバータ６８Ｃの入力端子はバッファ６４の出力端子に接続され、インバータ６８Ｃの出力端子は出力端子ＣＫＮＯＵＴに接続されている。インバータ６９Ｃの入力端子はバッファ６５の出力端子に接続され、インバータ６９Ｃの出力端子は出力端子ＣＫＰＯＵＴに接続されている。なお、この構成に限定されるものではなく、これに代えて、例えば、図３４において、インバータ６６，６７を省いてもよい。

　画素ＰixＣでは、クロック信号ＣＫＰ０に基づいてクロック信号ＣＫＮ１を生成し、クロック信号ＣＫＮ０に基づいてクロック信号ＣＫＰ１が生成される。これにより、クロック信号ＣＫＰの伝送路とクロック信号ＣＫＮの伝送路に非対称性がある場合でも、この非対称性による影響が補正され、より確実にクロック信号ＣＫＰ，ＣＫＮを伝送することができる。

［変形例１－２］
　上記実施の形態では、ＤＡＣ５２Ｒ，５２Ｇ，５２Ｂを用いて駆動部５０を構成したが、これに限定されるものではなく、これに代えて、例えば、カウンタを用いて駆動部を構成してもよい。以下に、本変形例に係る画素ＰixＤについて詳細に説明する。

　図３５は、画素ＰixＤの一構成例を表すものである。この画素ＰixＤは、制御部４１Ｄと、駆動部５０Ｄとを有している。制御部４１Ｄは、上記実施の形態に係る制御部４１と同様の機能を有するものであり、ステートマシーンとして機能するとともに、駆動部５０Ｄに対して制御信号を供給するものである。

　駆動部５０Ｄは、カウンタ５５Ｒ，５５Ｇ，５５Ｂと、電流源５６Ｒ，５６Ｇ，５６Ｂと、スイッチ５７Ｒ，５７Ｇ，５７Ｂとを有している。カウンタ５５Ｒ，５５Ｇ，５５Ｂは、制御部４１Ｄから供給された制御信号（カウンタ用クロック信号）を基準として、そのクロックパルスをカウントすることにより、レジスタ５１Ｒ，５１Ｇ，５１Ｂに記憶された輝度データＩＤＲ，ＩＤＧ，ＩＤＢに応じたパルス幅を有するパルス信号をそれぞれ生成するカウンタである。電流源５６Ｒ，５６Ｇ，５６Ｂは、一定の駆動電流をそれぞれ生成するものである。スイッチ５７Ｒ，５７Ｇ，５７Ｂは、カウンタ５５Ｒ，５５Ｇ，５５Ｂから供給されたパルス信号に基づいて、オンオフするものである。

　この構成により、例えば、カウンタ５５Ｒは、レジスタ５１Ｒに記憶された輝度データＩＤＲに応じたパルス幅を有するパルス信号を生成する。そして、スイッチ５７Ｒは、このパルス信号に基づいてオンオフし、電流源５７Ｒが生成した駆動電流を発光素子４８Ｒに供給する。

　図３６（Ａ）は、上記実施の形態に係る画素Ｐixの動作を表すものであり、図３６（Ｂ）は、本変形例に係る画素ＰixＤの動作を表すものである。上記実施の形態に係る画素Ｐixは、輝度Ｉを変化させることにより発光輝度（輝度×時間）を変化させるようにしたが、本変形例に係る画素ＰixＤは、発光する時間幅を変化させることにより発光輝度（輝度×時間）を変化させるように構成している。

　図３７は、１フレーム期間（１Ｆ）における各画素ＰixＤ０～ＰixＤ（Ｎ－１）の状態を表すものである。１フレーム期間（１Ｆ）が開始すると、初段の画素ＰixＤ０の状態が状態Ｓ０（未読込）に設定される。その後、画素ＰixＤ１～ＰixＤ（Ｎ－１）は、その１フレーム期間（１Ｆ）内において、順次、状態Ｓ０（未読込）に設定される。その後、各画素ＰixＤ０～ＰixＤ（Ｎ－１）の状態は、状態Ｓ０（未読込）から状態Ｓ１（読込中）に順次遷移し、その後さらに状態Ｓ２（読込済）に順次遷移する。この状態Ｓ２（読込済）では、各画素ＰixＤ０～ＰixＤ（Ｎ－１）は、読み込んだ輝度データＩＤに応じた期間、発光する。そして、その期間を経過した後に、各画素ＰixＤ０～ＰixＤ（Ｎ－１）は消光する。

　なお、この例では、駆動部５０Ｄに３つのカウンタ５３Ｒ，５３Ｇ，５３Ｂを設けたが、これに限定されるものではなく、例えば、常にカウントし続ける１つのカウンタと、そのカウンタの出力信号に基づいて、輝度データＩＤＲ，ＩＤＧ，ＩＤＢに応じたパルス幅を有するパルス信号をそれぞれ生成するパルス信号発生回路とを設けるようにしてもよい。

　また、この例では、各画素Ｐixは、前段からクロック信号ＣＫを受け取り、クロック信号ＣＫに基づいてカウンタ用クロック信号を生成しカウンタ５５Ｒ，５５Ｇ，５５Ｂに供給したが、これに限定されるものではない。これに代えて、例えば、表示駆動部２１がカウンタ用クロック信号を生成し、各画素Ｐixが、前段からカウンタ用クロック信号を受け取り、このカウンタ用クロック信号をカウンタ５５Ｒ，５５Ｇ，５５Ｂに供給してもよい。このように、画素Ｐixを、カウンタ用クロック信号についてもデイジーチェーン接続することにより、カウンタ用クロック信号の周波数をクロック信号ＣＫの周波数と独立して設定できるため、発光素子４８Ｒ，４８Ｇ，４８Ｂの発光時間を設定する際の自由度をより高めることができる。

［変形例１－３］
　上記実施の形態では、画素Ｐixに、赤色（Ｒ），緑色（Ｇ），青色（Ｂ）の３つの発光素子４８Ｒ，４８Ｇ，４８Ｂを設けたが、これに限定されるものではなく、これに代えて、例えば、赤色（Ｒ）、緑色（Ｇ）、青色（Ｂ）、および白色（Ｗ）の４つの発光素子を設けてもよい。また、図３８に示したように、画素ＰixＥに、赤色（Ｒ），緑色（Ｇ），青色（Ｂ）のいずれか１つの発光素子を設けるようにしてもよい。この画素ＰixＥは、メモリ部４６Ｅと、駆動部５０Ｅと、発光素子４９と、制御部４１Ｅとを有している。駆動部５０Ｅは、上記実施の形態に係る駆動部５０に設けられていた３系統のうちの１系統のみを備えている。また、メモリ部４６Ｅにおけるビット数は、上記実施の形態に係るメモリ４６におけるビット数の１／３である。

［変形例１－４］
　上記実施の形態では、画素Ｐixにフリップフロップ４２，４４を設けたが、これに限定されるものではなく、これに代えて、例えば、図３９に示したように、バッファ７１，７２を設けてもよい。この画素ＰixＦでは、バッファ７１の入力端子にはデータ信号ＰＳ０が入力され、出力端子からデータ信号ＰＳ１が出力される。また、バッファ７２の入力端子にはデータ信号ＰＤＢが入力され、出力端子からデータ信号ＰＤ１が出力される。また、このようなバッファ７１，７２に限定されるものではなく、波形を補償するものであれば、どのようなものであってもよい。

［変形例１－５］
　上記実施の形態では、メモリ部４６を、３６ビットのシフトレジスタ４６Ｂを用いて構成したが、これに限定されるものではなく、これに代えて、例えば、図４０に示したように構成することができる。このメモリ部４６Ｂは、シフトレジスタ７３と、分周回路７４と、シフトレジスタブロック７５とを有している。シフトレジスタ７３は、４ビットのシフトレジスタであり、データ入力端子にはデータ信号ＰＤＡが入力され、クロック入力端子には論理積回路４６Ａの出力信号が入力される。分周回路７４は、入力された信号を１／４に分周するものであり、入力端子には論理積回路４６Ａの出力信号が入力される。シフトレジスタブロック７５は、９ビットのシフトレジスタを４つ有するものである。これらの４つのシフトレジスタには、シフトレジスタ７３の各段から出力される４つの信号がそれぞれ入力される。この構成では、データ信号ＰＤＡに含まれる輝度データＩＤ（ＩＤＲ，ＩＤＧ，ＩＤＢ）が、シフトレジスタ７３によりシリアル／パラレル変換され、シフトレジスタブロック７５に記憶される。その際、輝度データＩＤＲは、シフトレジスタブロック７５のうちの最終段付近の部分ＰＲに記憶され、輝度データＩＤＧは中央付近の部分ＰＧに記憶され、輝度データＩＤＢは初段付近の部分ＰＢに記憶される。このような構成にすることにより、シフトレジスタブロック７５に輝度データＩＤを記憶する際のクロックの周波数を１／４に下げることができる。

［変形例１－６］
　上記実施の形態では、画素Ｐixを構成するブロックのうち、発光部４８を除く各ブロックを１つのチップに集積したが、これに限定されるものではなく、例えば表示パネル２０の基板上にＴＦＴを用いて形成してもよい。

［変形例１－７］
　上記実施の形態では、垂直方向において最上部の画素Ｐix０から最下部の画素Ｐix（Ｎ－１）までのＮ個の画素Ｐixをデイジーチェーン接続したが、これに限定されるものではなく、これに代えて、例えば、図４１に示したように、Ｎ個の画素Ｐixのうち、初段の画素Ｐix０から画素Ｐix（Ｍ－１）までのＭ個の画素Ｐixをデイジーチェーン接続して、表示部３０Ｉの上部に設けた表示駆動部２１１がデータ信号ＰＳ，ＰＤおよびクロック信号ＣＫを供給するとともに、画素Ｐix（Ｍ）から画素Ｐix（Ｎ－１）までの（Ｎ－Ｍ）個の画素Ｐixをデイジーチェーン接続して、表示部３０Ｉの下部に設けた表示駆動部２１２がデータ信号ＰＳ，ＰＤおよびクロック信号ＣＫを供給してもよい。

　また、上記実施の形態では、デイジーチェーン接続されたＮ個の画素Ｐixを、垂直方向に一列に配置したが、これに限定されるものではなく、これに代えて、例えば、図４２に示したように、表示部３０Ｊの上下方向の中央付近で折り返すように配置してもよい。

　また、上記実施の形態では、デイジーチェーン接続された各画素Ｐixは１つの画素Ｐixを駆動したが、これに限定されるものではなく、これに代えて、例えば図４３，４４に示したように、複数（この例では２つ）の画素Ｐixを駆動してもよい。この例では、デイジーチェーン接続された各画素Ｐix（例えばＰix０）は、デイジーチェーン接続された後段の画素Ｐix（例えばＰix１）と、それとは別の画素ＳＰix（例えばＳＰix０）を駆動する。図４３に示した表示パネル２０Ｋでは、これらの一連の画素Ｐixおよび一連の画素ＳＰixを、同じ列に配置している。図４４に示した表示パネル２０Ｌでは、一連の画素Ｐixと一連の画素ＳＰixとを、互いに隣り合う列に配置している。これらの構成において、画素ＳＰixでは、例えば、出力端子ＰＳＯＵＴ，ＰＤＯＵＴ，ＣＫＯＵＴをハイインピーダンス状態にすることにより、データ信号ＰＳ，ＰＤおよびクロックＣＫを出力しないようにしてもよい。

　また、上記実施の形態では、デイジーチェーン接続された画素Ｐixを、垂直方向に一列に配置したが、これに限定されるものではなく、これに代えて、例えば図４５に示したように、水平方向に一列に配置してもよい。

＜２．第２の実施の形態＞
　次に、第２の実施の形態に係る表示装置２について説明する。本実施の形態は、デイジーチェーン接続されたＮ個の画素ＰixＰにアドレスＡＤＲを付与し、各画素ＰixＰが、そのアドレスＡＤＲに基づいて、その画素ＰixＰに係る画素データＩＤを取得するものである。なお、上記第１の実施の形態に係る表示装置１と実質的に同一の構成部分には同一の符号を付し、適宜説明を省略する。

　表示装置２は、図１に示したように、表示パネル９０を備えている。表示パネル９０は、デイジーチェーン接続されたＮ個の画素ＰixＰを含む表示部８０を有する。

　図４６は、画素ＰixＰの一構成例を表すものである。画素ＰixＰは、制御部８１と、フリップフロップ８２とを有している。なお、以下では、説明の便宜上、デイジーチェーン接続された一列分の画素ＰixＰのうちの初段の画素ＰixＰ０を用いて説明するが、その他の画素ＰixＰ１～ＰixＰ（Ｎ－１）においても同様である。

　制御部８１は、データ信号ＰＳ０，ＰＤ０、およびクロック信号ＣＫ０に基づいて、画素ＰixＰ０のアドレスＡＤＲを取得し保持するとともに、データ信号ＰＤＣおよび信号ＣＫＥＮを生成するものである。具体的には、制御部８１は、後述するように、データ信号ＰＤ０の部分ＤＳＴＡＲＴに含まれるデータＮＯＰに基づいてアドレスＡＤＲを取得するとともに、そのデータＮＯＰを、その値から１を引いた値に置き換えて、データ信号ＰＤＣとして出力する。そして、制御部８１は、後述するように、そのアドレスＡＤＲとデータ信号ＰＳ０に基づいてクロックＣＫＥＮを生成し、データ信号ＰＤ０から、その画素ＰixＰ０に係る輝度データＩＤを取得するようになっている。また、制御部８１は、上記第１の実施の形態に係る制御部４１と同様に、駆動部５０に対して制御信号を供給する機能をも有している。

　フリップフロップ８２は、クロック信号ＣＫ０に基づいてデータ信号ＰＳ０をサンプリングし、その結果をデータ信号ＰＳ１として出力するとともに、クロック信号ＣＫ０に基づいてデータ信号ＰＤＣをサンプリングし、その結果をデータ信号ＰＤ１として出力するものである。このフリップフロップ８２は、例えば、上記第１の実施の形態に係るフリップフロップ４２などと同様に、２つのＤ型フリップフロップ回路を用いて構成されるものである。

　図４７は、１フレーム期間（１Ｆ）において初段の画素ＰixＰ０に入力される信号の一例を表すものであり、（Ａ）はクロック信号ＣＫの波形を示し、（Ｂ）はデータ信号ＰＳの波形を示し、（Ｃ）はデータ信号ＰＤのデータを示す。この一連のデータ信号ＰＤは、２つの部分ＤＳＴＡＲＴ，ＤＤＡＴＡから構成されている。

　部分ＤＳＴＡＲＴは、いわゆるヘッダ部分であり、フラグＲＳＴと、データＮＯＰとを有している。フラグＲＳＴは、この部分ＤＳＴＡＲＴにおいてのみ“１”に設定されるものである。データＮＯＰは、デイジーチェーン接続された画素ＰixＰの個数Ｎから１を引いた数（Ｎ－１）を示すものである。そして、このデータＮＯＰは、画素ＰixＰを通過する度に１ずつ減少するようになっている。

　部分ＤＤＡＴＡは、デイジーチェーン接続されたＮ個の画素ＰixＰにそれぞれ対応する、Ｎ個の画素パケットＰＣＴから構成される。各画素パケットＰＣＴは、フラグＲＳＴと、輝度データＩＤとを有している。フラグＲＳＴは、この部分ＤＤＡＴＡでは“０”に設定されている。輝度データＩＤＲ，ＩＤＧ，ＩＤＢは、例えば、それぞれ１２ビットからなるコードである。なお、この例では、説明の便宜上、輝度データＩＤＲ，ＩＤＧ，ＩＤＢをそれぞれ１ビットのデータとしている。

　図４８は、各画素ＰixＰにおけるアドレスＡＤＲの取得についての動作を模式的に表すものである。図４７に示したデータ信号ＰＳ，ＰＤおよびクロック信号ＣＫが初段の画素ＰixＰ０に入力されると、まず、各画素ＰixＰは、データ信号ＰＤのうちの部分ＳＴＡＲＴに基づいて、アドレスＡＤＲを取得する。具体的には、初段の画素ＰixＰ０は、入力されたデータ信号ＰＤ０の部分ＳＴＡＲＴからデータＮＯＰを取得し、このデータＮＯＰの値（Ｎ－１）をアドレスＡＤＲとする。そして、画素ＰixＰ０は、このデータ信号ＰＤ０のデータＮＯＰを、その値（Ｎ－１）から１を引いた値（Ｎ－２）に置き換え、データ信号ＰＤ１として出力する。同様に、次段の画素ＰixＰ１は、前段の画素ＰixＰ０から供給されたデータ信号ＰＤ１の部分ＳＴＡＲＴからデータＮＯＰを取得し、このデータＮＯＰの値（Ｎ－２）をアドレスＡＤＲとする。そして、画素ＰixＰ１は、このデータ信号ＰＤ１のデータＮＯＰを、その値（Ｎ－２）から１を引いた値（Ｎ－３）に置き換え、データ信号ＰＤ１として出力する。続く画素ＰixＰ２～ＰixＰ（Ｎ－２）についても同様である。そして最終段の画素ＰixＰ（Ｎ－１）は、前段の画素ＰixＰ（Ｎ－２）から供給されたデータ信号ＰＤ（Ｎ－２）の部分ＳＴＡＲＴからデータＮＯＰを取得し、このデータＮＯＰの値０（ゼロ）をアドレスＡＤＲとする。

　図４９は、各画素ＰixＰにおける輝度データＩＤの取得についての動作を模式的に表すものである。各画素ＰixＰは、データ信号ＰＳにおけるパルス数をカウントする。そして、そのカウント値ＣＮＴが、各画素ＰixＰのアドレスＡＤＲの値に２を加えた値（ＡＤＲ＋２）と等しいときに、データ信号ＰＤから輝度データＩＤを取得する。具体的には、例えば、最終段の画素ＰixＰ（Ｎ－１）は、図４９に示したように、データ信号ＰＳ（Ｎ－１）のパルスのカウント値ＣＮＴが２になったときに、データ信号ＰＤ（Ｎ－１）から輝度データＩＤを取得する。すなわち、この画素ＰixＰ（Ｎ－１）のアドレスＡＤＲは０（ゼロ）であるため、カウント値ＣＮＴが、このアドレスＡＤＲの値に２を加えた値（２）に等しくなったときに、データ信号ＰＤ（Ｎ－１）から輝度データＩＤを取得する。同様に、例えば、初段の画素ＰixＰ０は、図４９に示したように、データ信号ＰＳ０のパルスのカウント値ＣＮＴが（Ｎ＋１）になったときに、データ信号ＰＤ０から輝度データＩＤを取得する。すなわち、この画素ＰixＰ０のアドレスＡＤＲは（Ｎ－１）であるため、カウント値ＣＮＴが、このアドレスＡＤＲの値に２を加えた値（Ｎ＋１）に等しくなったときに、データ信号ＰＤ０から輝度データＩＤを取得する。

　このようにして、各画素ＰixＰは、最終段の画素ＰixＰ（Ｎ－１）から、輝度データＩＤを順次取得する。すなわち、例えば、最終段の画素ＰixＰ（Ｎ－１）がその画素ＰixＰ（Ｎ－１）に係る輝度データＩＤを取得し、次に、その前段の画素ＰixＰ（Ｎ－２）がその画素ＰixＰ（Ｎ－２）に係る輝度データＩＤを取得する。同様にして、画素ＰixＰ（Ｎ－２）～ＰixＰ０は、この順で、輝度データＩＤを取得する。そして、各画素ＰixＰは、それぞれ取得した輝度データＩＤに応じた発光輝度で発光する。

　このように、表示装置２では、各画素ＰixＰに対してアドレスＡＤＲを付与するようにしたので、各画素ＰixＰに対する輝度データＩＤの転送の自由度をより高くすることができる。すなわち、例えば、上記第１の実施の形態に係る表示装置１では、デイジーチェーン接続された複数の画素Ｐixのうちの初段の画素Ｐixから順に輝度データＩＤが読み込まれる。一方、本実施の形態に係る表示装置２では、各画素ＰixＰにアドレスＡＤＲを付与するようにしたので、アドレスＡＤＲの付与の仕方を適宜変更することにより、輝度データＩＤを読み込む画素ＰixＰの順番を変更することができる。

　以上のように本実施の形態では、各画素に対してアドレスを付与するようにしたので、各画素に対する輝度データの転送の自由度をより高くすることができる。

［変形例２－１］
　上記実施の形態では、データＮＯＰは、画素ＰixＰを通過する度に１ずつ減少するようにしたが、これに限定されるものではなく、これに代えて、例えば、初段の画素ＰixＰ０に入力されるデータ信号ＰＤにおけるデータＮＯＰを“０”に設定するとともに、データＮＯＰが画素ＰixＰを通過する度に１ずつ増加するようにしてもよい。この場合には、各画素ＰixＰは、初段の画素ＰixＰ０から、輝度データＩＤを順次取得する。すなわち、例えば、初段の画素ＰixＰ０がその画素ＰixＰ０に係る輝度データＩＤを取得し、次に、その次段の画素ＰixＰ１がその画素ＰixＰ１に係る輝度データＩＤを取得する。同様にして、画素ＰixＰ２～ＰixＰ（Ｎ－１）は、この順で、輝度データＩＤを取得する。つまり、上記実施の形態の場合とは逆の順で、輝度データＩＤを読み込むことができる。

［変形例２－２］
　上記実施の形態に係る表示装置２に、上記第１の実施の形態に係る表示装置１の変形例１－１～１－７を適用してもよい。

　以上、いくつかの実施の形態および変形例を挙げて本技術を説明したが、本技術はこれらの実施の形態等には限定されず、種々の変形が可能である。

　例えば、上記の各実施の形態等では、画素Ｐixを、データ信号ＰＳ，ＰＤについてデイジーチェーン接続するとともに、クロック信号ＣＫについてもデイジーチェーン接続したが、これに限定されるものではなく、これに代えて、例えば、図５０に示したように、データ信号ＰＳ，ＰＤについてのみデイジーチェーン接続してもよい。この場合には、クロック信号ＣＫについては、例えばグローバルな配線により各画素Ｐixに供給することが可能である。

　また、例えば、上記の各実施の形態等では、ＬＥＤを表示素子として用いたが、これに限定されるものではなく、これに代えて、有機ＥＬ素子を表示素子として用いてもよい。また、例えば、図５１に示したように、液晶素子を表示素子として用いてもよい。画素ＰixＮは、液晶素子８８Ｒ，８８Ｇ，８８Ｂと、その液晶素子８８Ｒ，８８Ｇ，８８Ｂを駆動する駆動部５０Ｎとを有している。液晶素子８８Ｒ，８８Ｇ，８８Ｂの一端には、ＤＡＣ５２Ｒ，５２Ｇ，５２Ｂの出力端子がそれぞれ接続され、他端には電圧Ｖcomが供給されている。

　また、上記の各実施の形態等では、本技術をテレビジョン装置に適用したが、これに限定するものではなく、画像を表示する様々な装置に適用することができる。具体的には、例えば、サッカー場や野球場などに設置される大型のディスプレイに適用してもよい。

　なお、本技術は以下のような構成とすることができる。

（１）それぞれが、第１のデータ入力端子と、第１のデータ出力端子と、前記第１のデータ入力端子に入力された第１のデータに基づいて表示を行う表示素子と、前記第１のデータ入力端子から前記第１のデータ出力端子への信号経路上に設けられた第１の波形整形部とを有する複数の第１の単位画素を備えた
　表示パネル。

（２）前記複数の第１の単位画素のうちの一の第１の単位画素の第１のデータ入力端子が、他の第１の単位画素のいずれかの第１のデータ出力端子に接続され、
　前記複数の第１の単位画素のうちの初段の第１の単位画素に前記第１のデータを供給する駆動部をさらに備えた
　前記（１）に記載の表示パネル。

（３）前記複数の第１の単位画素のそれぞれは、
　第１のクロック入力端子と、
　第１のクロック出力端子と、
　前記第１のクロック入力端子から前記第１のクロック出力端子への第１のクロック信号経路上に設けられた第１のバッファと
　をさらに有する
　前記（２）に記載の表示パネル。

（４）前記複数の第１の単位画素のそれぞれは、
　第２のクロック入力端子と、
　第２のクロック出力端子と、
　前記第２のクロック入力端子から前記第２のクロック出力端子への第２のクロック信号経路上に設けられた第２のバッファと
　をさらに有し、
　前記第１のクロック入力端子に入力された第１のクロックと、前記第２のクロック入力端子に入力された第２のクロックは、互いに信号レベルが反転している
　前記（３）に記載の表示パネル。

（５）前記複数の第１の単位画素のそれぞれは、
　第１のクロック入力端子と、
　第２のクロック入力端子と、
　後段の第１の単位画素における第１のクロック入力端子に接続されるべき第１のクロック出力端子と、
　後段の第１の単位画素における第２のクロック入力端子に接続されるべき第２のクロック出力端子と、
　前記第１のクロック入力端子から前記第２のクロック出力端子への第１のクロック信号経路上に設けられた第１のインバータと
　前記第２のクロック入力端子から前記第１のクロック出力端子への第２のクロック信号経路上に設けられた第２のインバータと
　をさらに有する
　前記（２）に記載の表示パネル。

（６）前記第１のクロック信号経路と、前記第２のクロック信号経路との間には、ラッチ回路が挿設されている
　前記（４）または（５）に記載の表示パネル。

（７）前記複数の第１の単位画素のそれぞれは、
　第２のデータ入力端子と、
　第２のデータ出力端子と、
　前記第２のデータ入力端子から前記第２のデータ出力端子への信号経路上に設けられた第２の波形整形部と
　を有し、
　前記第２のデータ入力端子に入力された第２のデータは、前記第１のデータにおける前記輝度データを第１の単位画素ごとに区別するためのデータ部分を有する
　前記（２）から（６）のいずれかに記載の表示パネル。

（８）前記複数の第１の単位画素のうちの一の第１の単位画素における前記第１の出力端子に接続された第２の単位画素をさらに備えた
　前記（２）から（７）のいずれかに記載の表示パネル。

（９）前記第１のデータは、前記表示素子における発光輝度を画定する輝度データを含み、
　前記複数の第１の単位画素のそれぞれは、前記輝度データを記憶するメモリ部をさらに有し、
　前記表示素子は、前記メモリ部において記憶された前記輝度データに応じた輝度で表示を行う
　前記（１）から（８）のいずれかに記載の表示パネル。

（１０）前記複数の第１の単位画素のそれぞれは、前記メモリ部に記憶された前記輝度データに応じたパルス幅を有するパルス信号を生成するパルス生成部をさらに有し、
　前記表示素子は、前記パルス信号に基づいて表示を行う
　前記（９）に記載の表示パネル。

（１１）前記パルス生成部は、カウンタを用いて構成されている
　前記（１０）に記載の表示パネル。

（１２）前記第１の波形整形部、前記メモリ部、および前記パルス生成部は、第１の単位画素ごとにチップとして構成されている。
　前記（１０）に記載の表示パネル。

（１３）前記複数の第１の単位画素のそれぞれは、前記メモリ部に記憶された前記輝度データをＤ／Ａ変換する変換部をさらに有し、
　前記表示素子は、Ｄ／Ａ変換された前記輝度データに基づいて表示を行う
　前記（９）に記載の表示パネル。

（１４）一の第１の単位画素に入力される第１のデータは、前記複数の第１の単位画素のうちの前記一の第１の単位画素よりも前に配置された第１の単位画素において輝度データが読み込まれたかどうかを示すフラグを含み、
　前記複数の第１の単位画素のそれぞれは、前記フラグに基づいて、前記第１のデータに含まれる前記複数の第１の単位画素に係る輝度データから、その第１の単位画素に係る輝度データを判別する
　前記（９）から（１３）のいずれかに記載の表示パネル。

（１５）前記複数の第１の単位画素のそれぞれにはアドレスが割り振られ、
　前記複数の第１の単位画素のそれぞれは、前記アドレスに基づいて、前記第１のデータに含まれる前記複数の第１の単位画素に係る輝度データから、その第１の単位画素に係る輝度データを判別する
　前記（９）から（１３）のいずれかに記載の表示パネル。

（１６）前記第１の波形整形部はフリップフロップである
　前記（１）から（１５）のいずれかに記載の表示パネル。

（１７）前記第１の波形整形部はバッファである
　前記（１）から（１５）のいずれかに記載の表示パネル。

（１８）前記複数の第１の単位画素のそれぞれは、前記表示素子を複数有し、
　前記複数の表示素子は、互いに異なる色で表示を行う
　前記（１）から（１７）のいずれかに記載の表示パネル。

（１９）前記表示素子は、ＬＥＤ表示素子である
　前記（１）から（１８）のいずれかに記載の表示パネル。

（２０）第１のデータ入力端子と、
　第１のデータ出力端子と、
　前記第１のデータ入力端子から前記第１のデータ出力端子への信号経路上に設けられた第１の波形整形部と
　を備えた画素チップ。

（２１）表示パネルと
　前記表示パネルに対して動作制御を行う制御部と
　を備え、
　前記表示パネルは、
　それぞれが、第１のデータ入力端子と、第１のデータ出力端子と、前記第１のデータ入力端子に入力された第１のデータに基づいて表示を行う表示素子と、前記第１のデータ入力端子から前記第１のデータ出力端子への信号経路上に設けられた第１の波形整形部とを有する複数の第１の単位画素を含む
　電子機器。

　本出願は、日本国特許庁において２０１３年１月１１日に出願された日本特許出願番号２０１３－３６４６号を基礎として優先権を主張するものであり、この出願のすべての内容を参照によって本出願に援用する。

　当業者であれば、設計上の要件や他の要因に応じて、種々の修正、コンビネーション、サブコンビネーション、および変更を想到し得るが、それらは添付の請求の範囲やその均等物の範囲に含まれるものであることが理解される。

Claims

　それぞれが、第１のデータ入力端子と、第１のデータ出力端子と、前記第１のデータ入力端子に入力された第１のデータに基づいて表示を行う表示素子と、前記第１のデータ入力端子から前記第１のデータ出力端子への信号経路上に設けられた第１の波形整形部とを有する複数の第１の単位画素を備えた
　表示パネル。
　前記複数の第１の単位画素のうちの一の第１の単位画素の第１のデータ入力端子が、他の第１の単位画素のいずれかの第１のデータ出力端子に接続され、
　前記複数の第１の単位画素のうちの初段の第１の単位画素に前記第１のデータを供給する駆動部をさらに備えた
　請求項１に記載の表示パネル。
　前記複数の第１の単位画素のそれぞれは、
　第１のクロック入力端子と、
　第１のクロック出力端子と、
　前記第１のクロック入力端子から前記第１のクロック出力端子への第１のクロック信号経路上に設けられた第１のバッファと
　をさらに有する
　請求項２に記載の表示パネル。
　前記複数の第１の単位画素のそれぞれは、
　第２のクロック入力端子と、
　第２のクロック出力端子と、
　前記第２のクロック入力端子から前記第２のクロック出力端子への第２のクロック信号経路上に設けられた第２のバッファと
　をさらに有し、
　前記第１のクロック入力端子に入力された第１のクロックと、前記第２のクロック入力端子に入力された第２のクロックは、互いに信号レベルが反転している
　請求項３に記載の表示パネル。
　前記複数の第１の単位画素のそれぞれは、
　第１のクロック入力端子と、
　第２のクロック入力端子と、
　後段の第１の単位画素における第１のクロック入力端子に接続されるべき第１のクロック出力端子と、
　後段の第１の単位画素における第２のクロック入力端子に接続されるべき第２のクロック出力端子と、
　前記第１のクロック入力端子から前記第２のクロック出力端子への第１のクロック信号経路上に設けられた第１のインバータと
　前記第２のクロック入力端子から前記第１のクロック出力端子への第２のクロック信号経路上に設けられた第２のインバータと
　をさらに有する
　請求項２に記載の表示パネル。
　前記第１のクロック信号経路と、前記第２のクロック信号経路との間には、ラッチ回路が挿設されている
　請求項４に記載の表示パネル。
　前記複数の第１の単位画素のそれぞれは、
　第２のデータ入力端子と、
　第２のデータ出力端子と、
　前記第２のデータ入力端子から前記第２のデータ出力端子への信号経路上に設けられた第２の波形整形部と
　を有し、
　前記第２のデータ入力端子に入力された第２のデータは、前記第１のデータにおける前記輝度データを第１の単位画素ごとに区別するためのデータ部分を有する
　請求項２に記載の表示パネル。
　前記複数の第１の単位画素のうちの一の第１の単位画素における前記第１の出力端子に接続された第２の単位画素をさらに備えた
　請求項２に記載の表示パネル。
　前記第１のデータは、前記表示素子における発光輝度を画定する輝度データを含み、
　前記複数の第１の単位画素のそれぞれは、前記輝度データを記憶するメモリ部をさらに有し、
　前記表示素子は、前記メモリ部において記憶された前記輝度データに応じた輝度で表示を行う
　請求項１に記載の表示パネル。
　前記複数の第１の単位画素のそれぞれは、前記メモリ部に記憶された前記輝度データに応じたパルス幅を有するパルス信号を生成するパルス生成部をさらに有し、
　前記表示素子は、前記パルス信号に基づいて表示を行う
　請求項９に記載の表示パネル。
　前記パルス生成部は、カウンタを用いて構成されている
　請求項１０に記載の表示パネル。
　前記第１の波形整形部、前記メモリ部、および前記パルス生成部は、第１の単位画素ごとにチップとして構成されている。
　請求項１０に記載の表示パネル。
　前記複数の第１の単位画素のそれぞれは、前記メモリ部に記憶された前記輝度データをＤ／Ａ変換する変換部をさらに有し、
　前記表示素子は、Ｄ／Ａ変換された前記輝度データに基づいて表示を行う
　請求項９に記載の表示パネル。
　一の第１の単位画素に入力される第１のデータは、前記複数の第１の単位画素のうちの前記一の第１の単位画素よりも前に配置された第１の単位画素において輝度データが読み込まれたかどうかを示すフラグを含み、
　前記複数の第１の単位画素のそれぞれは、前記フラグに基づいて、前記第１のデータに含まれる前記複数の第１の単位画素に係る輝度データから、その第１の単位画素に係る輝度データを判別する
　請求項９に記載の表示パネル。
　前記複数の第１の単位画素のそれぞれにはアドレスが割り振られ、
　前記複数の第１の単位画素のそれぞれは、前記アドレスに基づいて、前記第１のデータに含まれる前記複数の第１の単位画素に係る輝度データから、その第１の単位画素に係る輝度データを判別する
　請求項９に記載の表示パネル。
　前記第１の波形整形部はフリップフロップである
　請求項１に記載の表示パネル。
　前記第１の波形整形部はバッファである
　請求項１に記載の表示パネル。
　前記複数の第１の単位画素のそれぞれは、前記表示素子を複数有し、
　前記複数の表示素子は、互いに異なる色で表示を行う
　請求項１に記載の表示パネル。
　前記表示素子は、ＬＥＤ表示素子である
　請求項１に記載の表示パネル。
　第１のデータ入力端子と、
　第１のデータ出力端子と、
　前記第１のデータ入力端子から前記第１のデータ出力端子への信号経路上に設けられた第１の波形整形部と
　を備えた画素チップ。
　表示パネルと
　前記表示パネルに対して動作制御を行う制御部と
　を備え、
　前記表示パネルは、
　それぞれが、第１のデータ入力端子と、第１のデータ出力端子と、前記第１のデータ入力端子に入力された第１のデータに基づいて表示を行う表示素子と、前記第１のデータ入力端子から前記第１のデータ出力端子への信号経路上に設けられた第１の波形整形部とを有する複数の第１の単位画素を含む
　電子機器。