KR102249441B1 - 픽셀 및 이를 포함하는 표시장치 - Google Patents

Abstract

본 실시예들은 픽셀 및 이를 포함하는 표시장치에 관한 것이다. 본 발명의 표시장치는 복수의 픽셀을 포함하는 표시부, 복수의 픽셀은 각각 픽셀회로를 포함하고, 픽셀회로 각각에 연결되어 컬럼(column) 라인을 통해 픽셀회로로 제1 전압 신호를 전달하는 컬럼 드라이버, 픽셀회로 각각에 연결되어 로우(row) 라인을 통해 픽셀회로로 제2 전압 신호를 전달하는 로우 드라이버 및 픽셀회로는 제1 전압 신호 및 제2 전압 신호에 대한 기설정된 규칙을 판단하고, 규칙에 대응하는 신호를 생성하여 동작을 수행한다.

Description

픽셀 및 이를 포함하는 표시장치{Pixel and Display comprising pixels}

본 실시예들은 픽셀 및 이를 포함하는 표시장치에 관한 것이다.

정보화 사회가 발전함에 따라 화상을 표시하는 표시장치에 대한 요구가 증가하고 있으며, 액정 표시장치(Liquid Crystal Display Device), 플라즈마 표시장치(Plasma Display Device), 유기발광 표시장치(Organic Light Emitting Display Device) 등과 같은 다양한 유형의 표시 장치가 활용되고 있다. 최근 마이크로 발광 다이오드(μLED)를 이용한 표시장치(이하, "마이크로 표시장치"라고 함)에 대한 관심도 높아지고 있다.

VR(Virtual Reality), AR(Augmented Reality), MR(Mixed Reality) 기술을 위해 우수한 표시장치 특성이 요구되면서, micro LED on Silicon 또는 AMOLED on 실리콘의 개발이 증가 추세이며, 특히 고해상도 구현을 위하여 픽셀 사이즈 최소화에 대한 요구가 증가하고 있다.

특히 반도체에 픽셀(Pixel) 회로를 구성하는 경우, 픽셀 회로와 라인 간 연결되는 접점의 수가 많을수록 전사(Pick & Place) 수율 및 효율이 감소하게 되고 대형 사이즈 표시장치의 구현이 어려울 수 있다.

이에 전사(Pick & Place)의 효율을 향상시키기 위해서 필요한 접점 수를 최소화하기 위한 표시장치 구조를 위한 연구가 진행되고 있다.

본 발명은 상술한 필요성에 따른 것으로, 픽셀 회로에 대한 접점의 수를 감소시키기 위한 표시장치를 제공하는 것을 목적으로 한다.

그러나 이러한 과제는 예시적인 것으로, 이에 의해 본 발명의 범위가 한정되는 것은 아니다.

본 발명의 일 실시 예에 따른 표시장치는 복수의 픽셀을 포함하는 표시부; 상기 복수의 픽셀은 각각 픽셀회로;를 포함하고, 상기 픽셀회로 각각에 연결되어 컬럼(column) 라인을 통해 상기 픽셀회로로 제1 전압 신호를 전달하는 컬럼 드라이버; 상기 픽셀회로 각각에 연결되어 로우(row) 라인을 통해 상기 픽셀회로로 제2 전압 신호를 전달하는 로우 드라이버; 및 상기 픽셀회로는 상기 제1 전압 신호 및 상기 제2 전압 신호에 대한 기설정된 규칙을 판단하고, 상기 규칙에 대응하는 신호를 생성하여 동작을 수행할 수 있다.

또한, 상기 제1 전압 신호는 전원 전압에 제1 신호가 중첩된 것이고, 상기 제2 전압 신호는 접지 전압에 제2 신호가 중첩된 것일 수 있다.

또한, 상기 제1 신호는 데이터 생성을 위한 신호이고, 상기 제2 신호는 클락 생성을 위한 신호이고, 상기 기설정된 규칙은 상기 제1 신호가 레벨 상승 상태 및 상기 제2 신호가 레벨 유지 상태인 경우 데이터를 생성하고, 상기 제1 신호가 레벨 유지 상태 및 상기 제2 신호가 레벨 상승 상태인 경우 클락을 생성하는 것일 수 있다.

한편, 상기 제1 신호는 데이터 신호이고, 상기 제2 신호는 스위치 클락 신호이고, 상기 기설정된 규칙은 상기 제2 신호에 대응하여 데이터 기입기간 및 발광기간에 대응하는 동작을 수행하는 것일 수 있다.

전술한 것 외의 다른 측면, 특징, 이점은 이하의 발명을 실시하기 위한 구체적인 내용, 청구범위 및 도면으로부터 명확해질 것이다.

상기한 바와 같이 이루어진 본 발명의 일 실시예에 따르면, 픽셀 회로에서 신호 전달에 필요한 접점의 수를 절감할 수 있다. 즉, 단순화한 접점 구조로 전사(Pick & Place)의 수율 및 효율 증가가 가능할 수 있다.

이에 따라, 작은 사이즈의 픽셀을 포함하는 표시장치 구현이 가능하여 원가를 혁신적으로 절감할 수 있다.

물론 이러한 효과에 의해 본 발명의 범위가 한정되는 것은 아니다.

도 1은 본 발명의 일 실시예에 따른 표시장치의 제조 공정을 개략적으로 나타낸 도면이다.
도 2는 종래의 픽셀회로에 연결되는 접점을 설명하기 위한 표시장치의 구성요소를 도시한다.
도 3은 본 발명의 일 실시예에 따른 표시장치의 구성요소를 개략적으로 도시한 블록도이다.
도 4는 본 발명의 일 실시예에 따른 신호제어부의 구성요소를 설명하기 위한 블록도이다.
도 5는 본 발명의 일 실시예에 따른 픽셀회로에 연결되는 접점이 감소된 표시장치를 도시한다.
도 6은 본 발명의 일 실시예에 따른 디지털 구동 픽셀에 포함된 구성요소를 설명하기 위한 블록도이다.
도 7a 내지 도 7c는 본 발명의 일 실시예에 따른 데이터 클락 생성부가 데이터 및 클락을 생성하기 위한 기설정된 규칙을 설명하기 위한 도면이다.
도 8은 본 발명의 일 실시예에 따른 데이터 클락 생성부의 동작 방법을 설명하기 위한 회로도이다.
도 9는 본 발명의 일 실시예에 따른 아날로그 구동 픽셀에 포함된 구성요소를 설명하기 위한 블록도이다.
도 10은 본 발명의 일 실시예에 따른 컬럼 라인 및 로우 라인을 통한 전달되는 신호의 예시를 도시하기 위한 도면이다.

이하, 본 개시의 다양한 실시예가 첨부된 도면과 연관되어 기재된다. 본 개시의 다양한 실시예는 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는바, 특정 실시예들이 도면에 예시되고 관련된 상세한 설명이 기재되어 있다. 그러나 이는 본 개시의 다양한 실시예를 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 개시의 다양한 실시예의 사상 및 기술 범위에 포함되는 모든 변경 및/또는 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 도면의 설명과 관련하여, 유사한 구성요소에 대해서는 유사한 참조 부호가 사용되었다.

본 개시의 다양한 실시예에서, "포함하다." 또는 "가지다." 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

본 개시의 다양한 실시예에서 사용된 "제1", "제2", "첫째", 또는 "둘째" 등의 표현들은 다양한 실시예들의 다양한 구성요소들을 수식할 수 있지만, 해당 구성요소들을 한정하지 않는다. 예를 들어, 상기 표현들은 해당 구성요소들의 순서 및/또는 중요도 등을 한정하지 않으며, 한 구성요소를 다른 구성요소와 구분하기 위해 사용될 수 있다.

어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 상기 어떤 구성요소가 상기 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 상기 어떤 구성요소와 상기 다른 구성요소 사이에 새로운 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다.

본 개시의 실시 예에서 "모듈", "유닛", "부(part)" 등과 같은 용어는 적어도 하나의 기능이나 동작을 수행하는 구성요소를 지칭하기 위한 용어이며, 이러한 구성요소는 하드웨어 또는 소프트웨어로 구현되거나 하드웨어 및 소프트웨어의 결합으로 구현될 수 있다. 또한, 복수의 "모듈", "유닛", "부(part)" 등은 각각이 개별적인 특정한 하드웨어로 구현될 필요가 있는 경우를 제외하고는, 적어도 하나의 모듈이나 칩으로 일체화되어 적어도 하나의 프로세서로 구현될 수 있다.

일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미가 있는 것으로 해석되어야 하며, 본 개시의 다양한 실시예에서 명백하게 정의되지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.

이하에서, 첨부된 도면을 이용하여 본 발명의 다양한 실시 예들에 대하여 구체적으로 설명한다.

도 1은 본 발명의 일 실시예에 따른 표시장치의 제조 공정을 개략적으로 나타낸 도면이다.

도 1을 참조하면, 일 실시예에 따른 표시장치(30)는 발광소자 어레이(10) 및 구동회로 기판(20)을 포함할 수 있다. 발광소자 어레이(10)는 구동회로 기판(20)과 결합될 수 있다.

발광소자 어레이(10)는 복수의 발광소자들을 포함할 수 있다. 발광소자는 발광다이오드(LED)일 수 있다. 반도체 웨이퍼(SW) 상에 복수의 발광다이오드들을 성장시킴으로써 적어도 하나의 발광소자 어레이(10)들이 제조될 수 있다. 따라서, 발광다이오드를 개별적으로 구동회로 기판(20)에 이송할 필요없이 발광소자 어레이(10)를 구동회로 기판(20)과 결합함으로써 표시장치(30)가 제조될 수 있다.

구동회로 기판(20)에는 발광소자 어레이(10) 상의 발광다이오드 각각에 대응하는 픽셀회로가 배열될 수 있다. 발광소자 어레이(10) 상의 발광다이오드와 구동회로 기판(20) 상의 픽셀회로는 전기적으로 연결되어 픽셀(PX)을 구성할수 있다.

도 2는 종래의 픽셀회로에 연결되는 접점을 설명하기 위한 표시장치의 구성요소를 도시한다.

도 2를 참조하면, 종래의 표시장치에 포함된 각각의 픽셀회로는 픽앤플레이스(Pick & Place)에 필요한 접점은 4개다. 예를 들어, 종래의 픽셀회로는 VCC 전압, GND 전압, 로우 라인(또는 스캔/클럭 라인) 및 컬럼 라인(또는 데이터 라인)과 각각 연결되기 위하여 4개의 접점을 필요로 할 수 있다.

이와 같이 접점의 수가 많을 경우, 제조수율 및 전사효율에 악영향을 줄 수 있고, 또한 픽셀 사이즈(Pixel Size) 축소가 어렵기 때문에 원가를 증가시키는 원인이 될 수 있다. 이에 본 발명에서는 픽셀회로에 연결되는 접점의 수를 감소시키기 위해 도 3 내지 도 10과 같은 장치 및 방법을 개시한다.

도 3은 본 발명의 일 실시예에 따른 표시장치의 구성요소를 개략적으로 도시한 블록도이다.

도 3을 참조하면, 표시장치(30)는 픽셀부(110) 및 구동부(120)를 포함할 수 있다.

픽셀부(110)는 1 내지 2m 그레이 스케일들을 표시할 수 있는 m 비트 디지털 영상신호를 사용하여 영상을 표시할 수 있다. 픽셀부(110)는 소정 패턴, 예를 들어, 매트릭스 형, 지그재그 형 등 다양한 패턴으로 배열된 복수의 픽셀(PX)들을 포함할 수 있다. 픽셀(PX)은 하나의 색을 방출하며, 예를 들어, 적색, 청색, 녹색, 백색 중 하나의 색을 방출할 수 있다. 픽셀(PX)은 적색, 청색, 녹색, 백색 외의 다른 색을 방출할 수도 있다.

픽셀(PX)은 발광소자를 포함할 수 있다. 발광소자는 자발광소자일 수 있다. 예를 들어, 발광소자는 발광다이오드(LED)일 수 있다. 발광소자는 마이크로 내지 나노 단위 크기의 발광다이오드(LED)일 수 있다. 발광소자는 단일 피크 파장을 발광하거나, 복수의 피크 파장을 발광할 수 있다.

픽셀(PX)은 발광소자와 연결된 픽셀회로를 더 포함할 수 있다. 픽셀회로는 적어도 하나의 박막 트랜지스터 및 적어도 하나의 커패시터 등을 포함할 수 있다. 픽셀회로는 기판 상의 반도체 적층 구조에 의해 구현될 수 있다.

픽셀(PX)은 프레임 단위로 동작할 수 있다. 하나의 프레임(Frame)은 복수의 서브프레임들로 구성될 수 있다. 각 서브프레임은 데이터 기입 기간 및 발광 기간을 포함할 수 있다. 데이터 기입 기간에 소정 비트의 디지털 데이터가 픽셀(PX)에 인가되어 저장될 수 있다. 발광 기간에 저장된 소정 비트의 디지털 데이터가 클럭 신호에 동기되어 판독되고, 디지털 데이터는 PWM 신호로 변환되어 픽셀(PX)은 계조를 표현할 수 있다. 서브프레임의 발광 기간은 디지털 데이터의 각 비트에 할당된 시간의 합일 수 있다.

구동부(120)는 픽셀부(110)를 구동 및 제어할 수 있다. 본 발명의 일 실시예에 따른 구동부(120)는 신호제어부(121), 컬럼(column) 구동부(122) 및 로우(row) 구동부(123)를 포함할 수 있다.

신호제어부(121)는 컬럼 구동부(122) 및 로우 구동부(123)를 통해서 픽셀부(110)로 전송하기 위한 신호를 생성 및 제어할 수 있다. 본 발명의 일 실시예에 따르면, 신호제어부(121)는 제1 전압 신호 및 제2 전압 신호를 생성할 수 있고, 이를 컬럼 구동부(122) 및 로우 구동부(123)로 전송할 수 있다.

일예로, 제1 전압 신호는 VCC 전압에 데이터를 생성하기 위한 신호가 중첩된 신호일 수 있고, 제2 전압 신호는 접지 전압에 클락을 생성하기 위한 신호가 중첩된 신호일 수 있다. 다만, 이는 예시에 불과하며, 본 발명의 또 다른 실시예에 따르면, 제1 전압 신호는 VCC 전압에 클락을 생성하기 위한 신호가 중첩된 신호일 수 있고, 제2 전압 신호는 접지 전압에 데이터를 생성하기 위한 신호가 중첩된 신호일 수 있다. 이에 대하여는 도 4를 통해 설명하기로 한다.

컬럼 구동부(122) 및 로우 구동부(123)는 컬럼 라인(CL1 내지 CLm) 및 로우 라인(RL1 내지 RLn)을 통해 상기 제1 전압 신호 및 제2 전압 신호를 픽셀부(110)로 전달할 수 있다. 픽셀(111)에 포함된 픽셀회로는 제1 전압 신호 및 제2 전압 신호에 대응하는 데이터 및 클락을 생성할 수 있다.

도 4는 본 발명의 일 실시예에 따른 신호제어부의 구성요소를 설명하기 위한 블록도이다.

도 4를 참조하면, 본 발명의 신호제어부(121)는 제어부(124), 전원부(125) 및 신호생성부(126)를 포함할 수 있다.

제어부(124)는 전원부(125) 및 신호생성부(126)를 제어해서 데이터 신호를 포함하는 제1 전압 신호 및 클락 신호를 포함하는 제2 전압 신호를 생성할 수 있다. 본 발명의 제1 전압 신호는 전원 전압에 제1 신호가 중첩된 것이고, 상기 제2 전압 신호는 접지 전압에 제2 신호가 중첩된 것일 수 있다.

일 실시예에 따르면, 제1 전압 신호는 전원 전압에 데이터를 생성하기 위한 신호를 중첩한 것이고, 제2 전압 신호는 접지 전압에 클락을 생성하기 위한 신호를 중첩한 것일 수 있다. 다만, 이는 일 예에 불과하고, 제1 전압 신호는 전원 전압에 클락을 생성하기 위한 신호를 중첩한 것이고, 제2 전압 신호는 접지 전압에 데이터를 생성하기 위한 신호를 중첩한 것일 수 있다. 또 다른 예로, 제1 전압 신호는 전원 전압에 데이터를 중첩된 것이고, 제2 전압 신호는 접지 전압에 스위치 클락 신호가 중첩된 것일 수 있다.

구체적으로, 제어부(124)는 전원 전압(VCC) 및 접지 전압(GND)을 출력하도록 전원부(125)를 제어할 수 있다. 제어부(124)는 전원 전압(VCC) 및 접지 전압(GND) 각각에 제1 신호(예로, 클락을 생성하기 위한 신호) 및 제2 신호(예로, 데이터를 생성하기 위한 신호)를 중첩하도록 신호생성부(126)를 제어할 수 있다.

이때, 클락을 생성하기 위한 신호 및 데이터를 생성하기 위한 신호는 픽셀(111)에 포함된 픽셀회로에서의 기설정된 규칙에 따라 감지될 수 있고, 픽셀회로는 기설정된 규칙에 대응하여 데이터 및 클락을 생성할 수 있다.

본 발명의 일 실시예에 따르면, 상기 제1 신호는 아날로그 데이터 신호이고, 상기 제2 신호는 스위치 클락 신호일 수 있다. 이때, 제2 신호는 데이터 기입기간 및 발광기간에 대응하는 스위치 클락일 수 있고, 픽셀회로는 이에 대응하여 동작을 수행할 수 있다.

도 5는 본 발명의 일 실시예에 따른 픽셀회로에 연결되는 접점이 감소된 표시장치를 도시한다.

도 5를 참조하면, 본 발명의 표시부(110)의 픽셀(111)은 로우 구동부(123)와 연결된 로우 라인(RL)과 연결되는 접점 및 컬럼 구동부(122)와 연결된 컬럼 라인(CL)과 연결되는 접점을 포함할 수 있다.

컬럼 구동부(122)는 제1 전압 신호를 픽셀(111)로 전송할 수 있고, 로우 구동부(123)는 제2 전압 신호를 픽셀(111)로 전송할 수 있다. 예를 들어, 컬럼 구동부(122)는 전원 전압(VCC)에 데이터 생성 신호가 중첩된 신호를 픽셀(111)로 전송할 수 있고, 로우 구동부(123)는 접지 전압(GND)에 클락 생성 신호가 중첩된 신호를 픽셀(111)로 전송할 수 있다. 다른 실시예로 컬럼 구동부(122)는 전원 전압(VCC)에 클락 생성 신호가 중첩된 신호를 픽셀(111)로 전송할 수 있고, 로우 구동부(123)는 접지 전압(GND)에 데이터 생성 신호가 중첩된 신호를 픽셀(111)로 전송할 수 있다.

또 다른 실시예로, 컬럼 구동부(122)는 접지 전압(GND)에 데이터 생성 신호가 중첩된 신호를 픽셀(111)로 전송할 수 있고, 로우 구동부(123)는 전원 전압(VCC)에 클락 생성 신호가 중첩된 신호를 픽셀(111)로 전송할 수 있다. 다른 실시예로 컬럼 구동부(122)는 접지 전압(GND)에 클락 생성 신호가 중첩된 신호를 픽셀(111)로 전송할 수 있고, 로우 구동부(123)는 전원 전압(VCC)에 데이터 생성 신호가 중첩된 신호를 픽셀(111)로 전송할 수 있다.

즉, 본 발명의 표시장치(30)는 데이터 신호 및 클락 신호를 전원 전압 및 접지 전압과 중첩하여 전송함으로써, 데이터 및/또는 클락 신호를 위한 별도의 라인을 줄일 수 있고, 종래의 표시장치보다 감소된 접점을 통해 구현될 수 있다.

도 6은 본 발명의 일 실시예에 따른 디지털 구동 픽셀에 포함된 구성요소를 설명하기 위한 블록도이다.

도 6을 참조하면, 픽셀(111)은 픽셀회로를 포함할 수 있고, 픽셀회로는 POR(Power on Reset) 생성부(112-1), 바이어스 회로수(112-2), 데이터 클락 생성부(113)를 포함할 수 있다. 또한 픽셀(111)은 MIP(Memory In Pixel) 시프트 레지스터(114) 및 LED 드라이버(115)를 포함할 수 있다.

POR 생성부(112-1)는 제어부 또는 드라이버에 예측가능하고 표준화된 전압을 제공하기 위한 회로구성일 수 있다. 본 발명의 POR 생성부(112-1)는 LED 드라이버(115)가 항상 동일한 조건에서 LED 발광을 수행할 수 있도록 기준 전류(reference current)를 제공할 수 있다.

바이어스 회로부(112-2)는 전압이나 전류의 동작점을 미리 결정하기 위한 회로구성일 수 있다. 즉, 바이어스 회로부(112-2)는 능동소자를 동작시키기 위해서 바이어스 전압(bias voltage) 혹은 바이어스 전류(bias current)를 통해 능동소자의 정 특성 곡선상의 선형영역 중에서 동작점(operating point)을 설정할 수 있다.

데이터 클락 생성부(113)는 데이터 생성부(113-1) 및 클락 생성부(113-2)를 포함할 수 있다. 데이터 생성부(113-1) 및 클락 생성부(113-2)는 컬럼 라인(CL) 및 로우 라인(RL)을 통해 수신한 신호를 기초로 각각 데이터 및 클락을 생성할 수 있다. 구체적으로, 데이터 생성부(113-1) 및 클락 생성부(113-2)는 데이터 생성 신호 및 클락 생성 신호가 모듈레이션된 전원 전압 및 접지 전압을 기초로 기설정된 규칙에 따라 데이터 및 클락을 생성할 수 있다. 기설정된 규칙은 도 7a 내지 7c에서 추가적으로 설명한다.

MIP 시프트 레지스터(114)는 디지털 구동을 위해 MIP 픽셀회로 내부에 수신된 데이터를 저장하고, 클락에 응답하여 데이터를 처리하기 위한 구성이다. MIP 시프트 레지스터(114)는 서브 픽셀 각각에 대한 데이터 신호를 LED 드라이버(115)로 전송할 수 있고, LED 드라이버(115)는 데이터 신호에 대응하여 LED와 같은 발광소자가 발광하도록 구동할 수 있다.

도 7a 내지 도 7c는 본 발명의 일 실시예에 따른 데이터 클락 생성부가 데이터 및 클락을 생성하기 위한 기설정된 규칙을 설명하기 위한 도면이다.

본 발명의 일 실시예에 따라 컬럼 라인(CL)은 제1 전압 신호를 전송하고, 로우 라인(RL)은 제2 전압 신호를 전송한다. 특히, 도 7a의 실시예에 따른 컬럼 라인(CL)은 신호가 중첩된 전원 전압(VCC)을 제1 전압 신호로 전송하고, 로우 라인(RL)에 접지 전압(GND)을 제2 전압 신호로 전송하는 실시예를 도시한다.

도 7a를 참조하면, 데이터 클락 생성부(113)는 로우 라인(RL)을 통한 제2 전압 신호, 즉 접지 전압(GND)이 일정할 때, 컬럼 라인(CL)을 통한 제1 전압 신호, 즉 신호가 중첩된 전원 전압(VCC)의 상대적인 전압 변화를 감지할 수 있다.

본 실시예에서 데이터 클락 생성부(113)는 로우 라인(RL)을 통한 제2 전압 신호가 일정할 때, 컬럼 라인(CL)을 통한 제1 전압 신호의 레벨이 기설정된 레벨만큼 하락(본 예시에서는 VCC-1로 도시함)한 경우를 제1 케이스(CASE 1)로 인식할 수 있다.

또한, 데이터 클락 생성부(113)는 로우 라인(RL)을 통한 제2 전압 신호가 일정할 때, 컬럼 라인(CL)을 통한 제1 전압 신호 레벨이 기설정된 레벨만큼 상승(본 예시에서는 VCC+1로 도시함)한 경우를 제2 케이스(CASE 2)로 인식할 수 있다.

데이터 클락 생성부(113)는 상기 케이스에 따라 프로그래밍 수행(Program time), 에미션 수행(Emission time), 초기 설정(Initial setting), 데이터 신호 생성 및 클락 신호 생성 등 다양한 동작을 수행할 수 있다. 예를 들어, 데이터 클락 생성부(113)는 제1 케이스를 인식한 경우 데이터 생성을 수행하고, 제2 케이스를 인식한 경우 클락 생성을 수행하도록 설정될 수 있다.

도 7b를 참조하면, 데이터 클락 생성부(113)는 컬럼 라인(CL)을 통한 제1 전압 신호가 일정할 때, 로우 라인(RL)을 통한 제2 전압 신호의 상대적인 전압 변화를 감지할 수 있다.

특히, 도 7b의 실시예에 따른 컬럼 라인(CL)은 전원 전압(VCC)을 제1 전압 신호로 전송하고, 로우 라인(RL)에 신호가 중첩된 접지 전압(GND)을 제2 전압 신호로 전송하는 실시예를 도시한다.

본 실시예에서 데이터 클락 생성부(113)는 컬럼 라인(CL)을 통한 제1 전압 신호가 일정할 때, 로우 라인(RL)을 통한 제2 전압 신호가 기설정된 레벨만큼 하락(본 예시에서는 GND-1로 도시함)한 경우를 제3 케이스(CASE 3)로 인식할 수 있다.

또한, 데이터 클락 생성부(113)는 컬럼 라인(CL)을 통한 제1 전압 신호가 일정할 때, 로우 라인(RL)을 통한 제2 전압 신호가 기설정된 레벨만큼 상승(본 예시에서는 GND+1로 도시함)한 경우를 제4 케이스(CASE 4)로 인식할 수 있다.

데이터 클락 생성부(113)는 케이스에 따라 프로그래밍 수행(Program time), 에미션 수행(Emission time), 초기 설정(Initial setting), 데이터 신호 생성 및 클락 신호 생성 등 다양한 동작을 수행할 수 있다. 예를 들어, 데이터 클락 생성부(113)는 제3 케이스를 인식한 경우 데이터 신호 생성을 수행하고, 제4 케이스를 인식한 경우 클락 신호 생성을 수행하도록 설정될 수 있다.

도 7c를 참조하면, 데이터 클락 생성부(113)는 컬럼 라인(CL)을 통한 제1 전압 신호와 로우 라인(RL)을 통한 제2 전압 신호의 상대적인 전압 변화를 감지할 수 있다.

특히, 도 7c의 실시예에 따른 컬럼 라인(CL)은 신호가 중첩된 전원 전압(VCC) 신호가 제1 전압 신호로 전송하고, 로우 라인(RL)은 신호가 중첩된 접지 전압(GND)을 제2 전압 신호로 전송하는 실시예를 도시한다.

본 실시예에서 데이터 클락 생성부(113)는 컬럼 라인(CL)을 통한 제1 전압 신호가 기설정된 레벨만큼 하락(본 예시에서는 VCC-1로 도시함)하고, 로우 라인(RL)을 통한 제2 전압 신호가 기설정된 레벨만큼 상승(본 예시에서는 GND+1로 도시함)한 경우를 제5 케이스(CASE 5)로 인식할 수 있다.

또한, 데이터 클락 생성부(113)는 컬럼 라인(CL)을 통한 제1 전압신호가 기설정된 레벨만큼 상승(본 예시에서는 VCC+1로 도시함)하고, 로우 라인(RL)을 통한 제2 전압 신호가 기설정된 레벨만큼 하락(본 예시에서는 GND-1로 도시함)한 경우를 제6 케이스(CASE 6)로 인식할 수 있다.

데이터 클락 생성부(113)는 케이스에 따라 프로그래밍 수행(Program time), 에미션 수행(Emission time), 초기 설정(Initial setting), 데이터 신호 생성 및 클락 신호 생성 등 다양한 동작을 수행할 수 있다. 예를 들어, 데이터 클락 생성부(113)는 제5 케이스를 인식한 경우 데이터 신호 생성을 수행하고, 제 6케이스를 인식한 경우 클락 신호 생성을 수행하도록 설정될 수 있다.

도 8은 본 발명의 일 실시예에 따른 데이터 클락 생성부의 동작 방법을 설명하기 위한 회로도이다.

도 8의 데이터 클락 생성부(113)는 상기 제2 케이스의 경우 데이터를 생성하고, 상기 제3 케이스의 경우 클락을 생성하도록 기설정된 것일 수 있다.

도 8을 참조하면, 클락 라인(CL)은 제1 제너 다이오드(ZD1)의 제1단에 연결될 수 있고, 제1 제너 다이오드(ZD1)의 제2 단은 제2 지점(b)을 통해 제1 인버터(1)의 입력단에 연결될 수 있다.

전원 전압(VCC)에 데이터 생성 신호가 중첩된 제1 전압 신호는 클락 라인(CL)을 통해 제1 지점(a) 및 제7 지점(g)에 인가될 수 있다. 제1 전압 신호가 제1 제너 다이오드(ZD1)를 통해 감압된 제3 전압 신호는 제2 지점(b) 및 제8 지점(h)에 인가될 수 있다.

제2 지점(b)에 인가된 제3 전압 신호는 제1 인터버(1)에 입력될 수 있고, 제2 지점(b)에 인가된 제2 전압 신호에 응답하여, 제3 지점(c) 및 제4 지점(d)에 인가된 고정된 전압 신호가 출력 신호로 생성될 수 있다.

구체적으로, 컬럼 라인(CL)을 통해 수신되는 신호(예로, 제1 전압 신호)의 변동에 따라서 제2 지점(b)에 인가되는 전압 신호(예로, 제3 전압 신호)도 변동한다. 이때, 제3 지점(c) 및 제4 지점(d)에 인가되는 신호는 로우 라인(RL)을 통해 수신되는 신호(예로, 제2 전압 신호 및 제4 전압 신호)이며, 도 8의 실시예에서는 컬럼 라인(CL)을 통해 수신되는 신호가 하이 레벨일 때 로우 라인(RL)을 통해 수신되는 신호는 고정된 상태일 수 있다.

이에 따라, 제1 인버터(1)는 입력되는 제3 전압 신호에 응답하여, 제3 지점(c) 및 제4 지점(d)에 인가된 고정된 전압 신호가 출력 신호로 생성될 수 있다. 즉, 제1 인버터(1)는 클락 라인(CL)을 통해 수신되는 데이터 생성 신호가 중첩된 전원 전압(VCC) 신호에 대응하여 데이터 신호를 출력할 수 있다.

로우 라인(RL)은 제2 제너 다이오드(ZD2)의 제1단에 연결될 수 있고, 제2 제너 다이오드(ZD2)의 제2 단은 제6 지점(f)을 통해 제2 인버터(2)의 입력단에 연결될 수 있다.

접지 전압(GND)에 클락 생성 신호가 중첩된 제2 전압 신호는 로우 라인(RL)을 통해 수신되어 제5 지점(e) 및 제4 지점(d)에 인가될 수 있다. 제3 전압 신호가 제2 제너 다이오드(ZD2)를 통해 감압된 제4 전압 신호는 제3 지점(c) 및 제6 지점(f)에 인가될 수 있다.

이때, 제6 지점(f)에 인가된 제4 전압 신호는 제2 인터버(2)에 입력될 수 있고, 제6 지점(f)에 인가된 제4 전압 신호에 응답하여, 제7 지점(g) 및 제8 지점(h)에 인가된 고정된 전압 신호가 출력 신호로 생성될 수 있다.

구체적으로, 로우 라인(RL)을 통해 수신되는 신호(예로, 제2 전압 신호)의 변동에 따라서 제6 지점(f)에 인가되는 전압 신호(예로, 제4 전압 신호)도 변동한다. 이때, 제7 지점(g) 및 제8 지점(h)에 인가되는 신호는 컬럼 라인(CL)을 통해 수신되는 신호(예로, 제1 전압 신호 및 제3 전압 신호)이며, 도 8의 실시예에서는 로우 라인(RL)을 통해 수신되는 신호가 하이 레벨일 때 컬럼 라인(CL)을 통해 수신되는 신호는 고정된 상태일 수 있다.

이에 따라, 제2 인버터(2)는 입력되는 제4 전압 신호에 응답하여, 제7 지점(g) 및 제8 지점(h)에 인가된 고정된 전압 신호가 출력 신호로 생성될 수 있다.

즉, 제2 인버터(2) 및 제3 인버터(3)는 로우 라인(RL)을 통해 수신되는 클락 생성 신호가 중첩된 접지 전압(GND) 신호에 대응하여 클락 신호를 출력할 수 있다.

다만, 도 8의 실시예는 일 실시예에 불과하고, 데이터 클락 생성부(113)는 다양한 케이스(제1 케이스 내지 제6 케이스)별로 데이터 신호 및 클락 신호를 생성하도록 기설정된 회로로 구현될 수 있다.

상술한 바와 같이, 본 발명은 파워(전력 전압, 접지 전압) 신호에 데이터 및 클락 신호에 대응하는 신호를 중첩함으로써, 픽셀회로에 라인을 연결하기 위한 접점의 수를 감소시킬 수 있다는 효과가 있다.

도 9는 본 발명의 일 실시예에 따른 아날로그 구동 픽셀에 포함된 구성요소를 설명하기 위한 블록도이다.

도 9를 참조하면, 픽셀(111)은 픽셀회로를 포함할 수 있고, 픽셀회로는 POR(Power on Reset) 생성부(116-1), 바이어스 회로수(116-2), 스위치 클락 생성부(117)를 포함할 수 있다. 또한 픽셀(111)은 LED 드라이버(118)를 포함할 수 있다.

POR 생성부(116-1)는 제어부 또는 드라이버에 예측가능하고 표준화된 전압을 제공하기 위한 회로구성일 수 있다. 본 발명의 POR 생성부(116-1)는 LED 드라이버(118)가 항상 동일한 조건에서 LED 발광을 수행할 수 있도록 기준 전류(reference current)를 제공할 수 있다.

바이어스 회로부(116-2)는 전압이나 전류의 동작점을 미리 결정하기 위한 회로구성일 수 있다. 즉, 바이어스 회로부(116-2)는 능동소자를 동작시키기 위해서 바이어스 전압(bias voltage) 혹은 바이어스 전류(bias current)를 통해 능동소자의 정 특성 곡선상의 선형영역 중에서 동작점(operating point)을 설정할 수 있다.

스위치 클락 생성부(117)는 컬럼 라인(CL) 또는 로우 라인(RL)을 통해 수신한 신호를 기초로 스위치 클락을 생성할 수 있다. 구체적으로, 스위치 클락 생성부(117)는 스위치 클락 생성 신호가 모듈레이션된 전원 전압(VCC) 또는 접지 전압(GND)을 기초로 스위치 클락을 생성할 수 있다.

예를 들어, 스위치 클락 생성부(117)는 레드(R) 데이터를 기입하기 위한 제1 스위치 클락, 그린(G) 데이터를 기입하기 위한 제2 스위치 클락, 블루(B) 데이터를 기입하기 위한 제3 스위치 클락 및 기입된 데이터를 에미션(emission)하기 위한 제4 스위치 클락을 생성할 수 있다. LED 드라이버(115)는 상기 생성된 스위치 클락을 기초로 기입된 데이터에 대응하여 발광하도록 발광소자를 구동할 수 있다.

도 9에서는 로우 라인(RL)에 대응하는 전압 신호(VCC 또는 GND)에 스위치 클락 생성 신호가 모듈레이션되고, 컬럼 라인(CL)에 대응하는 전압 신호(VCC 또는 GND)에 아날로그 데이터 신호가 중첩된 실시예에 대한 블록도를 도시하였으나 이는 일 예에 불과하다.

예를 들어, 로우 라인(RL)은 전원 전압(VCC)에 아날로그 데이터를 중첩시킨신호를 전송할 수 있고, 컬럼 라인(CL)은 접지 전압(GND)에 스위치 클락 생성 신호를 중첩시킨 신호를 전송할 수 있다.

또 다른 예로, 로우 라인(RL)은 접지 전압(GND)에 아날로그 데이터를 중첩시킨 신호를 전송할 수 있고, 컬럼 라인(CL)은 전원 전압(VCC)에 스위치 클락 생성 신호를 중첩시킨 신호를 전송할 수 있다.

도 10은 본 발명의 일 실시예에 따른 컬럼 라인 및 로우 라인을 통한 전달되는 신호의 예시를 도시하기 위한 도면이다.

컬럼 라인(CL)은 전원 전압(VCC)에 아날로그 데이터가 중첩된 신호를 전송하고, 로우 라인(RL)은 접지 전압(GND)에 스위치 클락 생성 신호가 중첩된 신호를 전송할 수 있다.

구체적으로, 컬럼 라인(CL)을 통해 전송되는 신호는 레드(R) 데이터에 대응하는 아날로그 신호, 그린(G) 데이터에 대응하는 아날로그 신호, 블루(B) 데이터에 대응하는 아날로그 신호가 전원 전압(VCC)에 중첩된 것일 수 있다. 로우 라인(RL)을 통해 전송되는 신호는

도 10을 참조하면, LED 드라이버(115)는 제1 신호(SC1)를 기초로 생성된 제1 스위치 클락에 응답하여 레드(R) 데이터를 기입하고, 제2 신호(SC2)를 기초로 생성된 제2 스위치 클락에 응답하여 그린(G) 데이터를 기입하고, 제3 신호(SC3)를 기초로 생성된 제3 스위치 클락에 응답하여 블루(B) 데이터를 기입할 수 있다. 또한, LED 드라이버(115)는 제4 신호(SC4)를 기초로 생성된 제4 스위치 클락에 응답하여 기입된 데이터를 에미션(emission)할 수 있다.

상술한 바와 같이, 본 발명은 파워(전력 전압, 접지 전압) 신호에 데이터 및 클락 신호에 대응하는 신호를 중첩함으로써, 픽셀회로에 라인을 연결하기 위한 접점의 수를 감소시킬 수 있다는 효과가 있다.

이와 같이 본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 청구범위의 기술적 사상에 의하여 정해져야 할 것이다.

10: 발광소자 어레이
20: 구동회로 기판
30: 표시장치
120: 구동부
121: 신호제어부
122: 컬럼 구동부
123: 로우 구동부

Claims (4)

1. 표시장치에 있어서,
   복수의 픽셀을 포함하는 표시부; 및
   상기 복수의 픽셀은 각각 픽셀회로;를 포함하고,
   상기 픽셀회로는,
   상기 픽셀회로 각각에 연결되어 컬럼(column) 라인을 통해 상기 픽셀회로로 제1 전압 신호를 전달하는 컬럼 드라이버; 및
   상기 픽셀회로 각각에 연결되어 로우(row) 라인을 통해 상기 픽셀회로로 제2 전압 신호를 전달하는 로우 드라이버;를 포함하고,
   상기 픽셀회로는, 상기 제1 전압 신호 및 상기 제2 전압 신호에 대한 기설정된 규칙을 판단하고, 상기 규칙에 대응하는 신호를 생성하여 동작을 수행하고,
   상기 제1 전압 신호는 전원 전압에 제1 신호가 중첩된 것이고, 상기 제2 전압 신호는 접지 전압에 제2 신호가 중첩된 것이고,
   상기 전원 전압 및 상기 접지 전압은 상기 픽셀회로와 직접 연결되지 않고, 상기 컬럼 드라이버 또는 상기 로우 드라이버를 통해 상기 픽셀회로와 연결되는 것이며,
   상기 제1 신호는 데이터 생성을 위한 신호이고, 상기 제2 신호는 클락 생성을 위한 신호이고,
   상기 제1 신호가 레벨 상승 상태 및 상기 제2 신호가 레벨 유지 상태인 경우가 제1 규칙으로 설정되고, 상기 제1 신호가 레벨 하강 상태 및 상기 제2 신호가 레벨 유지 상태인 경우가 제2 규칙으로 설정되고, 상기 제1 신호가 레벨 유지 상태 및 상기 제2 신호가 레벨 상승 상태인 경우가 제3 규칙으로 설정되고, 상기 제1 신호가 레벨 유지 상태 및 상기 제2 신호가 레벨 하강 상태인 경우가 제4 규칙으로 설정되고, 상기 제1 신호가 레벨 하강 상태 및 상기 제2 신호가 레벨 상승 상태인 경우가 제5 규칙으로 설정되고, 상기 제1 신호가 레벨 상승 상태 및 상기 제2 신호가 레벨 하강 상태인 경우가 제6 규칙으로 설정되며,
   상기 제1 규칙 내지 상기 제6 규칙에 기초하여 프로그래밍 수행, 에미션 수행, 초기 설정, 데이터 신호 생성 및 클락 신호 생성 중 어느 하나의 동작이 수행되며,
   상기 컬럼 라인(CL)과 제1 제너 다이오드(ZD1)가 전기적으로 연결되고, 상기 컬럼 라인(CL)을 통해 제1 지점(a)에 입력된 상기 제1 전압 신호는 상기 제1 제너 다이오드(ZD1)를 통해 제3 전압 신호로 감압되고,
   상기 제1 제너 다이오드(ZD1)와 제1 인버터(1)가 전기적으로 연결되고, 상기 제3 전압 신호는 상기 제1 인버터(1)의 제2 지점(b)에 입력되고,
   상기 로우 라인(RL)과 제2 제너 다이오드(ZD2)가 전기적으로 연결되고, 상기 로우 라인(RL)을 통해 제5 지점(e)에 입력된 상기 제2 전압 신호는 상기 제2 제너 다이오드(ZD2)를 통해 제4 전압 신호로 감압되고,
   상기 로우 라인(RL)과 상기 제1 인버터(1)가 전기적으로 연결되고, 상기 제1 인버터(1)의 제4 지점(d)에는 상기 제2 전압 신호가 입력되고, 상기 제1 인버터(1)의 제3 지점(c)에는 상기 제4 전압 신호가 입력되고,
   상기 제1 인버터(1)의 제2 지점(b)에 입력되는 상기 제3 전압 신호에 응답하여, 상기 제4 지점(d)에 입력된 상기 제2 전압 신호 및 상기 제3 지점(c)에 입력된 상기 제4 전압 신호에 따른, 데이터 생성 신호가 출력되는 것인 표시장치.
2. 삭제
3. 제1항에 있어서,
   상기 제2 제너 다이오드(ZD2)와 제2 인버터(2)가 전기적으로 연결되고, 상기 제4 전압 신호는 제2 인버터(2)의 제6 지점(f)에 입력되고,
   상기 컬럼 라인(CL)과 상기 제2 인버터(2)가 전기적으로 연결되고, 상기 제2 인버터(2)의 제7 지점(g)에는 상기 제1 전압 신호가 입력되고, 상기 제2 인버터(2)의 제8 지점(h)에는 상기 제3 전압 신호가 입력되고,
   상기 제2 인버터(2)의 제6 지점(f)에 입력되는 상기 제4 전압 신호에 응답하여, 상기 제7 지점(g)에 입력된 상기 제1 전압 신호 및 상기 제8 지점(h)에 입력된 상기 제3 전압 신호에 따른, 클락 생성 신호가 출력되는 것인 표시장치.
4. 제1항에 있어서,
   상기 기설정된 규칙은 상기 제2 신호에 대응하여 데이터 기입기간 및 발광기간에 대응하는 동작을 수행하는 것인 표시장치.

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