KR101942466B1 - 화소 및 이를 포함하는 표시장치 - Google Patents

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이명희
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Abstract

본 실시예들은 화소 및 이를 포함하는 표시장치를 개시한다.
본 발명의 일 실시예에 따른 화소는, 발광소자 및 상기 발광소자에 연결된 화소회로를 포함하고, 상기 화소회로가, 발광 기간에 한 프레임을 구성하는 복수의 서브프레임들 각각에 인가되는 제어신호에 응답하여 상기 발광소자의 발광 및 비발광을 조절하는 제1 화소회로; 및 데이터 기입 기간에 영상데이터의 비트 값을 저장하고, 상기 발광 기간에 상기 비트 값 및 클락 신호를 기초로 상기 제어신호를 생성하는 제2 화소회로;를 포함한다.

Description

화소 및 이를 포함하는 표시장치{Pixel and Display comprising pixels}
본 실시예들은 화소 및 이를 포함하는 표시장치에 관한 것이다.
발광다이오드(LED)를 활용하는 표시장치는 소형의 핸드헬드 전자 장치부터 대형 옥외 표시장치까지 광범위한 분야에서 인기를 얻고 있다. LED 표시장치는 각 화소가 LED 구동을 위한 화소회로를 구비함으로써 각 화소의 정확한 전압 스위칭을 가능하게 한다.
본 발명의 실시예는 소비 전력을 절감할 수 있는 표시장치를 제공하는 것이다.
본 발명의 일 실시예에 따른 화소는, 발광소자 및 상기 발광소자에 연결된 화소회로를 포함하고, 상기 화소회로가, 발광 기간에 한 프레임을 구성하는 복수의 서브프레임들 각각에 인가되는 제어신호에 응답하여 상기 발광소자의 발광 및 비발광을 조절하는 제1 화소회로; 및 데이터 기입 기간에 영상데이터의 비트 값을 저장하고, 상기 발광 기간에 상기 비트 값 및 클락 신호를 기초로 상기 제어신호를 생성하는 제2 화소회로;를 포함한다.
상기 제1 화소회로는, 구동전류를 출력하는 제1 트랜지스터; 및 상기 제어신호에 따라 상기 구동전류를 상기 발광소자로 전달 또는 차단하는 제2 트랜지스터;를 포함할 수 있다.
상기 제1 화소회로는, 상기 제어신호의 전압 레벨을 변환하는 레벨 쉬프터;를 더 포함할 수 있다.
상기 제1 트랜지스터는, 상기 화소의 외부 회로와 전류 미러 회로를 구성할 수 있다.
제2 화소회로는, 상기 영상데이터의 비트 값을 저장하는 메모리; 및 상기 메모리로부터 상기 비트 값을 판독하고, 상기 클락 신호의 길이 및 상기 비트 값에 따라 펄스 폭이 조절된 상기 제어신호를 생성하는 PWM 컨트롤러;를 포함할 수 있다.
본 발명의 일 실시예에 따른 표시장치는, 각각이 발광소자 및 상기 발광소자에 연결된 화소회로를 포함하는 복수의 화소들이 배열된 화소부; 상기 복수의 화소들에 구동전류를 공급하는 전류 공급부; 및 발광 기간에 한 프레임을 구성하는 n 개의 서브프레임마다 상기 복수의 화소들에 클락 신호를 공급하는 클락 생성부;를 포함하고, 각 화소의 화소회로가, 발광 기간에 상기 n 개의 서브프레임마다 인가되는 제어신호에 응답하여 상기 발광소자의 발광 및 비발광을 조절하는 제1 화소회로; 및 상기 데이터 기입 기간에 영상데이터의 비트 값을 저장하고, 상기 발광 기간에 상기 비트 값 및 상기 클락 신호를 기초로 상기 제어신호를 생성하는 제2 화소회로;를 포함한다.
상기 제1 화소회로는, 구동전류를 출력하는 제1 트랜지스터; 및 상기 제어신호에 따라 상기 구동전류를 상기 발광소자로 전달 또는 차단하는 제2 트랜지스터;를 포함할 수 있다.
상기 제1 화소회로는, 상기 제어신호의 전압 레벨을 변환하는 레벨 쉬프터;를 더 포함할 수 있다.
상기 제1 트랜지스터는, 상기 화소의 외부 회로와 전류 미러 회로를 구성할 수 있다.
제2 화소회로는, 상기 영상데이터의 비트 값을 저장하는 메모리; 및 상기 메모리로부터 상기 비트 값을 판독하고, 상기 클락 신호의 길이 및 상기 비트 값에 따라 펄스 폭이 조절된 상기 제어신호를 생성하는 PWM 컨트롤러;를 포함할 수 있다.
본 발명의 실시예에 따른 표시장치는 소비 전력을 절감할 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시장치의 제조 공정을 개략적으로 나타낸 도면이다.
도 2 및 도 3은 본 발명의 일 실시예에 따른 표시장치를 개략적으로 나타낸 도면이다.
도 4는 본 발명의 일 실시예에 따른 전류 공급부를 나타낸 회로도이다.
도 5는 본 발명의 일 실시예에 따른 화소(PX)를 나타낸 회로도이다.
도 6은 본 발명의 일 실시예에 따른 전류 공급부와 화소의 연결관계를 나타낸 도면이다.
도 7은 본 발명의 일 실시예에 따른 화소의 구동을 설명하는 도면이다.
도 8은 본 발명의 다른 실시예에 따른 화소의 구동을 설명하는 도면이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
이하의 실시예에서, 제1, 제2 등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용되었다. 또한, 이하의 실시예에서, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
이하의 실시예에서, X와 Y가 연결되어 있다고 할 때, X와 Y가 전기적으로 연결되어 있는 경우, X와 Y가 기능적으로 연결되어 있는 경우, X와 Y가 직접 연결되어 있는 경우를 포함할 수 있다. 여기에서, X, Y는 대상물(예를 들면, 장치, 소자, 회로, 배선, 전극, 단자, 도전막, 층 등)일 수 있다. 따라서, 소정의 연결 관계, 예를 들면, 도면 또는 상세한 설명에 표시된 연결 관계에 한정되지 않고, 도면 또는 상세한 설명에 표시된 연결 관계 이외의 것도 포함할 수 있다.
X와 Y가 전기적으로 연결되어 있는 경우는, 예를 들어, X와 Y의 전기적인 연결을 가능하게 하는 소자(예를 들면, 스위치, 트랜지스터, 용량소자, 인덕터, 저항소자, 다이오드 등)가, X와 Y 사이에 1개 이상 연결되는 경우를 포함할 수 있다.
X와 Y가 기능적으로 연결되어 있는 경우는, X로부터 출력된 신호가 Y에 전달되는 경우처럼 X와 Y의 기능적인 연결을 가능하게 하는 회로(예를 들면, 논리회로(OR 게이트, 인버터 등), 신호 변환 회로(AD 변환회로, 감마 보정회로 등), 전위 레벨 변환 회로(레벨 쉬프터 회로 등), 전류 공급 회로, 증폭회로(신호 진폭 또는 전류량 등을 크게 할 수 있는 회로), 신호 생성 회로, 기억 회로(메모리 등) 등이, X와 Y 사이에 1개 이상 연결되는 경우를 포함할 수 있다.
이하의 실시예에서, 소자 상태와 연관되어 사용되는 "온(ON)"은 소자의 활성화된 상태를 지칭하고, "오프(OFF)"는 소자의 비활성화된 상태를 지칭할 수 있다. 소자에 의해 수신된 신호와 연관되어 사용되는 "온"은 소자를 활성화하는 신호를 지칭하고, "오프"는 소자를 비활성화하는 신호를 지칭할 수 있다. 소자는 높은 전압 또는 낮은 전압에 의해 활성화될 수 있다. 예를 들어, P타입 트랜지스터는 낮은 전압에 의해 활성화되고, N타입 트랜지스터는 높은 전압에 의해 활성화된다. 따라서, P타입 트랜지스터와 N타입 트랜지스터에 대한 "온" 전압은 반대(낮음 대 높음) 전압 레벨임을 이해해야 한다.
이하의 실시예에서, 포함하다 또는 가지다 등의 용어는 명세서상에 기재된 특징, 또는 구성요소가 존재함을 의미하는 것이고, 하나 이상의 다른 특징들 또는 구성요소가 부가될 가능성을 미리 배제하는 것은 아니다.
도 1은 본 발명의 일 실시예에 따른 표시장치의 제조 공정을 개략적으로 나타낸 도면이다.
도 1을 참조하면, 일 실시예에 따른 표시장치(30)는 발광소자 어레이(10) 및 구동회로 기판(20)을 포함할 수 있다. 발광소자 어레이(10)는 구동회로 기판(20)과 결합될 수 있다.
발광소자 어레이(10)는 복수의 발광소자들을 포함할 수 있다. 발광소자는 발광다이오드(LED)일 수 있다. 반도체 웨이퍼(SW) 상에 복수의 발광다이오드들을 성장시킴으로써 적어도 하나의 발광소자 어레이(10)들이 제조될 수 있다. 따라서, 발광다이오드를 개별적으로 구동회로 기판(20)에 이송할 필요없이 발광소자 어레이(10)를 구동회로 기판(20)과 결합함으로써 표시장치(30)가 제조될 수 있다.
구동회로 기판(20)에는 발광소자 어레이(10) 상의 발광다이오드 각각에 대응하는 화소회로가 배열될 수 있다. 발광소자 어레이(10) 상의 발광다이오드와 구동회로 기판(20) 상의 화소회로는 전기적으로 연결되어 화소(PX)를 구성할 수 있다.
도 2 및 도 3은 본 발명의 일 실시예에 따른 표시장치를 개략적으로 나타낸 도면이다.
도 2 및 도 3을 참조하면, 표시장치(30)는 화소부(110) 및 구동부(120)를 포함할 수 있다.
화소부(110)는 1 내지 2n 그레이 스케일들을 표시할 수 있는 n 비트 디지털 영상신호를 사용하여 영상을 표시할 수 있다. 화소부(110)는 소정 패턴, 예를 들어, 매트릭스 형, 지그재그 형 등 다양한 패턴으로 배열된 복수의 화소(PX)들을 포함할 수 있다. 화소(PX)는 하나의 색을 방출하며, 예를 들어, 적색, 청색, 녹색, 백색 중 하나의 색을 방출할 수 있다. 화소(PX)는 적색, 청색, 녹색, 백색 외의 다른 색을 방출할 수도 있다.
화소(PX)는 발광소자를 포함할 수 있다. 발광소자는 자발광소자일 수 있다. 예를 들어, 발광소자는 발광다이오드(LED)일 수 있다. 발광소자는 마이크로 내지 나노 단위 크기의 발광다이오드(LED)일 수 있다. 발광소자는 단일 피크 파장을 발광하거나, 복수의 피크 파장을 발광할 수 있다.
화소(PX)는 발광소자와 연결된 화소회로를 더 포함할 수 있다. 화소회로는 적어도 하나의 박막 트랜지스터 및 적어도 하나의 커패시터 등을 포함할 수 있다. 화소회로는 기판 상의 반도체 적층 구조에 의해 구현될 수 있다.
구동부(120)는 화소부(110)를 구동 및 제어할 수 있다. 구동부(120)는 제어부(121), 감마 설정부(123), 데이터 구동부(125), 전류 공급부(127) 및 클락 생성부(129)를 포함할 수 있다.
제어부(121)는 한 프레임의 영상데이터를 외부(예를 들어, 그래픽 제어기)로부터 제공받아 화소(PX)별로 계조를 추출하고, 추출된 계조를 미리 정해진 일정 비트수의 디지털 데이터로 변환할 수 있다. 제어부(121)는 감마 설정부(123)로부터 보정 값을 제공받고, 보정 값을 이용하여 입력 영상데이터(DATA1)의 감마 보정을 수행함으로써 보정 영상데이터(DATA2)를 생성할 수 있다. 제어부(121)는 보정 영상데이터(DATA2)를 데이터구동부(125)로 출력할 수 있다. 제어부(121)는 보정 영상데이터(DATA2)의 최상위 비트(Most Significant Bit, MSB)부터 최하위 비트(Least Significant Bit, LSB)를 소정 순서에 따라 쉬프트 레지스터(125)로 출력할 수 있다.
감마 설정부(123)는 감마 곡선을 이용하여 감마 값을 설정하고, 설정된 감마 값에 의해 영상데이터의 보정 값을 설정하고, 설정된 보정 값을 제어부(121)로 출력할 수 있다. 감마 설정부(123)는 제어부(121)와 별도의 회로로 구비될 수 있고, 제어부(121)에 포함되도록 구비될 수도 있다.
데이터 구동부(125)는 제어부(121)로부터의 보정 영상데이터(DATA2)를 화소부(110)의 각 화소(PX)로 전달할 수 있다. 데이터 구동부(125)는 보정 영상데이터(DATA2)에 포함된 비트 값을 프레임마다 각 화소(PX)에 제공할 수 있다. 비트 값은 제1 논리 레벨 및 제2 논리 레벨 중의 어느 하나를 가질 수 있다. 제1 논리 레벨 및 제2 논리 레벨은 각각 하이 레벨 및 로우 레벨일 수 있다. 또는, 제1 논리 레벨 및 제2 논리 레벨은 각각 로우 레벨 및 하이 레벨일 수 있다.
하나의 프레임(Frame)은 복수의 서브프레임들로 구성될 수 있다. 표시장치(30)가 n 비트 영상데이터를 표시하는 경우, 한 프레임은 8개의 서브프레임으로 구성될 수 있다. 각 서브프레임의 길이는 상이할 수 있다. 예를 들어, 보정 영상데이터(DATA2)의 최상위 비트(MSB)에 대응하는 서브프레임의 길이가 가장 길고, 최하위 비트(LSB)에 대응하는 서브프레임의 길이가 가장 짧게 설정될 수 있다. 영상데이터(DATA2)의 MSB 내지 LSB의 순서는 제1 서브프레임부터 제n 서브프레임의 순서에 각각 대응할 수 있다. 서브프레임의 발현 순서는 설계자에 의해 다르게 설정될 수 있다.
데이터 구동부(125)는 라인 버퍼 및 쉬프트 레지스터 회로를 포함할 수 있다. 라인 버퍼는 1 라인 버퍼 또는 2 라인 버퍼일 수 있다. 데이터 구동부(125)는 라인 단위(행 단위)로 각 화소에 n 비트 영상데이터를 제공할 수 있다.
전류 공급부(127)는 각 화소(PX)의 구동 전류를 생성하여 공급할 수 있다. 전류 공급부(127)의 구성은 도 4를 참조하여 후술한다.
클락 생성부(129)는 한 프레임 동안 서브프레임마다 클락 신호를 생성하여 화소(PX)들로 출력할 수 있다. 클락 신호의 길이는 대응하는 서브프레임의 길이와 동일할 수 있다. 클락 생성부(129)는 서브프레임마다 클락 신호를 클락선(CL)으로 순차 공급할 수 있다. 클락 생성부(129)는 정해진 서브프레임 순서에 따라 클락 신호를 생성할 수 있다. 예를 들어, 4개의 서브프레임 발현 순서가 1-2-3-4인 경우, 클락 생성부(129)는 제1 서브프레임부터 제4 서브프레임의 순서로 제1 클락신호부터 제4 클락신호를 차례로 출력할 수 있다. 4개의 서브프레임 출력 순서가 1-3-2-4인 경우, 클락 생성부(129)는 제1 서브프레임, 제3 서브프레임, 제2 서브프레임, 제4 서브프레임의 순서로 제1 클락신호, 제3 클락신호, 제2 클락신호, 제4 클락신호 순서로 클락신호를 출력할 수 있다.
구동부(120)의 각 구성요소는 각각 별개의 집적 회로 칩 또는 하나의 집적 회로 칩의 형태로 형성되어 화소부(110)가 형성된 기판 위에 직접 장착되거나, 연성인쇄회로필름(flexible printed circuit film) 위에 장착되거나 TCP(tape carrier package)의 형태로 기판에 부착되거나, 기판에 직접 형성될 수도 있다. 일 실시예에서, 제어부(121), 감마 설정부(123), 데이터 구동부(125)는 집적 회로 칩의 형태로 화소부(110)와 연결되고, 전류 공급부(127) 및 클락 생성부(129)는 기판에 직접 형성될 수 있다.
도 4는 본 발명의 일 실시예에 따른 전류 공급부를 나타낸 회로도이다.
도 4를 참조하면, 전류 공급부(127)는 제1 트랜지스터(51), 제2 트랜지스터(53), 연산 증폭기(Operational Amplifier)(55) 및 가변저항(57)을 포함할 수 있다.
제1 트랜지스터(51)는 게이트가 화소(PX)에 연결되고, 제1 단자가 전원전압(VDD) 공급원과 연결되고, 제2 단자가 게이트 및 제2 트랜지스터(55)의 제1 단자에 연결된다.
제2 트랜지스터(53)는 게이트가 연산 증폭기(55)의 출력단에 연결되고, 제1 단자가 제1 트랜지스터(51)의 제2 단자에 연결되고, 제2 단자가 연산 증폭기(55)의 제2 입력단(-)에 연결된다.
연산 증폭기(55)의 제1 입력단(+)은 기준전압(Vref)의 공급원과 연결되고, 제2 입력단(-)은 가변저항(57)과 연결된다. 연산 증폭기(55)의 출력단은 제2 트랜지스터(53)의 게이트에 연결된다. 제1 입력단(+)에 기준전압(Vref)이 인가되면, 제1 입력단(+)과 제2 입력단(-)과 출력단 간의 전압 차에 의한 출력단의 전압에 따라 제2 트랜지스터(53)가 턴온 또는 턴오프될 수 있다.
가변 저항(57)은 제어부(121)로부터의 제어신호(SC)에 따라 저항값이 결정될 수 있다. 가변 저항(57)의 저항값에 따라 연산 증폭기(55)의 출력단 전압이 변경되고, 전원전압(VDD)으로부터 턴온된 제1 트랜지스터(51)와 제2 트랜지스터(53)를 따라 흐르는 전류(Iref)가 결정될 수 있다.
전류 공급부(127)는 화소(PX) 내 트랜지스터와 전류 미러를 구성함으로써 화소(PX)에 전류(Iref)에 대응한 구동전류를 공급할 수 있다. 구동전류는 화소부(110)의 전체 휘도(밝기)를 결정할 수 있다.
전술된 실시예에서 전류 공급부(127)가 P타입 트랜지스터로 구현된 제1 트랜지스터(51) 및 N타입 트랜지스터로 구현된 제2 트랜지스터(53)를 포함하는 예를 도시하였으나, 본 발명의 실시예는 이에 한정되지 않고, 제1 트랜지스터(51) 및 제2 트랜지스터(53)를 다른 타입의 트랜지스터로 구현하고, 그에 대응한 연산 증폭기를 구성하여 전류 공급부(127)를 구성할 수 있다.
도 5는 본 발명의 일 실시예에 따른 화소(PX)를 나타낸 회로도이다.
도 5를 참조하면, 화소(PX)는 발광소자(ED) 및 이에 연결된 제1 화소회로(40)와 제2 화소회로(50)를 포함하는 화소회로를 포함할 수 있다. 제1 화소회로(40)는 고전압 구동 회로이고, 제2 화소회로(50)는 저전압 구동 회로일 수 있다. 제2 화소회로(50)는 복수의 로직 회로로 구현될 수 있다.
발광소자(ED)는 한 프레임 동안 데이터 구동부(125)로부터 제공되는 영상데이터의 비트 값(논리 레벨)에 기초하여 서브프레임마다 선택적으로 발광됨으로써 한 프레임 내에서 발광 시간이 조절되어 계조를 표시할 수 있다.
제1 화소회로(40)는 한 프레임 동안 복수의 서브프레임들 각각에 인가되는 제어신호에 응답하여 발광소자(ED)의 발광 및 비발광을 조절할 수 있다. 제어신호는 PWM 신호일 수 있다. 제1 화소회로(40)는 전류 공급부(127)와 전기적으로 연결된 제1 트랜지스터(401), 제2 트랜지스터(403) 및 레벨 쉬프터(405)를 포함할 수 있다.
제1 트랜지스터(401)는 구동전류를 출력할 수 있다. 제1 트랜지스터(401)는 게이트가 전류 공급부(127)에 연결되고, 제1 단자가 전원전압(VDD) 공급원에 연결되고, 제2 단자가 제2 트랜지스터(403)의 제1 단자에 연결된다. 제1 트랜지스터(401)의 게이트는 전류 공급부(127)의 제1 트랜지스터(51)의 게이트와 연결되어, 전류 공급부(127)와 전류 미러 회로를 구성할 수 있다. 이에 따라 전류 공급부(127)의 제1 트랜지스터(51)가 턴온되면서 전류 공급부(127)에 형성되는 전류(Iref)에 대응하는 구동전류를 턴온된 제1 트랜지스터(401)가 공급할 수 있다. 구동전류는 전류 공급부(127)에 흐르는 전류(Iref)와 동일할 수 있다.
제2 트랜지스터(403)는 PWM 신호에 따라 구동전류를 발광소자(ED)로 전달하거나 차단할 수 있다. 제2 트랜지스터(403)는 게이트가 레벨 쉬프터(405)의 출력단에 연결되고, 제1 단자가 제1 트랜지스터(401)의 제2 단자에 연결되고, 제2 단자가 발광소자(ED)에 연결된다.
제2 트랜지스터(403)는 레벨 쉬프트(405)로부터 출력되는 전압에 따라 턴온 또는 턴오프될 수 있다. 제2 트랜지스터(403)의 턴온 또는 턴오프 시간에 따라 발광소자(ED)의 발광 시간이 조절될 수 있다. 제2 트랜지스터(403)는 게이트 온 레벨의 신호(도 5의 실시예에서는 로우 레벨)가 게이트에 인가되면 턴온되어 제1 트랜지스터(401)가 출력하는 구동전류(Iref)를 발광소자(ED)로 전달하여 발광소자(ED)가 발광하도록 할 수 있다. 제2 트랜지스터(403)는 게이트 오프 레벨의 신호(도 5의 실시예에서는 하이 레벨)가 게이트에 인가되면 턴오프되어 제1 트랜지스터(401)가 출력하는 구동전류(Iref)가 발광소자(ED)로 전달되는 것을 차단하여 발광소자(ED)가 비발광하도록 할 수 있다. 한 프레임 동안 제2 트랜지스터(403)의 턴온 시간 및 턴오프 시간에 의해 발광소자(ED)의 발광시간 및 비발광시간이 제어되어, 화소부(110)의 색심도(Color Depth)가 표현될 수 있다.
레벨 쉬프터(405)는 제2 화소회로(50)의 PWM(Pulse Width Modulation) 컨트롤러(501)의 출력단에 연결되고, PWM 컨트롤러(501)가 출력하는 제1 PWM 신호의 전압 레벨을 변환하여 제2 PWM 신호를 생성할 수 있다. 레벨 쉬프터(405)는 제1 PWM 신호를 제2 트랜지스터(403)를 턴온시킬 수 있는 게이트 온 전압 레벨 신호와 제2 트랜지스터(403)를 턴오프시킬 수 있는 게이트 오프 레벨 신호로 변환한 제2 PWM 신호를 생성할 수 있다.
레벨 쉬프터(405)가 출력하는 제2 PWM 신호의 펄스 전압 레벨은 제1 PWM 신호의 펄스 전압 레벨보다 높을 수 있으며, 레벨 쉬프터(405)는 입력 전압을 승압하는 승압 회로를 포함할 수 있다. 레벨 쉬프터(405)는 복수의 트랜지스터로 구현될 수 있다.
제1 PWM 신호의 펄스 폭에 따라 한 프레임 동안 제2 트랜지스터(403)의 턴온 시간 및 턴오프 시간이 결정될 수 있다.
제2 화소회로(50)는 프레임마다 데이터 기입 기간에 데이터 구동부(125)로부터 인가되는 영상데이터의 비트 값을 저장하고, 발광 기간에 비트 값 및 클락 신호를 기초로 제1 PWM 신호를 생성할 수 있다. 제2 화소회로(50)는 PWM 컨트롤러(501) 및 메모리(503)를 포함할 수 있다.
PWM 컨트롤러(501)는 발광 기간에 클락 생성부(120)로부터 입력되는 클락 신호(CK)와 메모리(503)로부터 판독된 영상데이터의 비트 값을 기초로 제1 PWM 신호를 생성할 수 있다. PWM 컨트롤러(501)는 클락 생성부(120)로부터 서브프레임 단위의 클락 신호가 입력되면, 대응하는 영상데이터 비트 값을 메모리(503)로부터 판독하여 제1 PWM 신호를 생성할 수 있다.
PWM 컨트롤러(501)는 서브프레임 단위의 영상데이터의 비트 값 및 클락 신호의 신호 폭을 기초로 제1 PWM 신호의 펄스 폭을 제어할 수 있다. 예를 들어, 영상데이터의 비트 값이 1이면 클락 신호의 신호 폭만큼 PWM 신호의 펄스 출력이 온되고, 영상데이터의 비트 값이 0이면 클락 신호의 신호 폭만큼 PWM 신호의 펄스 출력이 오프될 수 있다. 즉, PWM 신호의 펄스 출력의 온 시간 및 펄스 출력의 오프 시간은 클락 신호의 신호 폭(신호 길이)에 의해 결정될 수 있다. PWM 컨트롤러(501)는 하나 또는 복수의 트랜지스터로 구현되는 하나 또는 복수의 논리회로(예를 들어, OR 게이트 회로 등)를 포함할 수 있다.
메모리(503)는 프레임 개시 신호에 동기되어 데이터 기입 기간 동안 데이터 구동부(125)로부터 데이터선(DL)을 통해 인가되는 n 비트의 보정 영상데이터(DATA2)를 입력받아 미리 저장할 수 있다. 정지 영상의 경우 영상 업데이트 또는 리프레쉬 전까지 메모리(503)에 기 저장된 영상데이터가 복수의 프레임 동안 연속적으로 영상 표시에 이용될 수 있다.
n 비트의 보정 영상데이터(DATA2)의 최상위 비트(MSB)부터 최하위 비트(LSB)의 비트 값(논리 레벨)이 소정 순서에 따라 데이터 구동부(125)로부터 메모리(503)로 입력될 수 있다. 메모리(503)는 적어도 1비트 데이터를 저장할 수 있다. 일 실시예에서, 메모리(503)는 n비트 메모리일 수 있다. 메모리(503)에는 프레임의 데이터 기입 기간 동안 보정 영상데이터(DATA2)의 최상위 비트(MSB)부터 최하위 비트(LSB)의 비트 값이 기록될 수 있다. 다른 실시예에서, 메모리(503)는 구동 주파수에 따라 n 미만의 비트 메모리로 구현될 수 있다. 메모리(503)는 하나 또는 복수의 트랜지스터로 구현될 수 있다. 메모리(503)는 랜덤 액세스 메모리(RAM), 예를 들어, SRAM 또는 DRAM으로 구현될 수 있다.
도 5의 실시예에서 전류 공급부(127)는 하나의 화소(PX)에 연결되어 있으나, 전류 공급부(127)는 복수의 화소(PX)들에 공유될 수 있다. 예를 들어, 도 6에 도시된 바와 같이, 전류 공급부(127)의 제1 트랜지스터(51)는 화소부(110)의 모든 화소(PX)들 각각의 제1 트랜지스터(401)와 전기적으로 연결되어 전류 미러 회로를 구성할 수 있다. 다른 실시예에서, 행마다 전류 공급부(127)가 구비되고, 각 행의 전류 공급부(127)를 동일 행의 복수의 화소(PX)들이 공유할 수 있다.
전술된 실시예에서는 화소가 P타입 트랜지스터들로 구성된 예를 도시하였으나, 본 발명의 실시예는 이에 한정되지 않고, 화소를 N타입 트랜지스터들로 구성하고, 이 경우 화소는 P타입 트랜지스터들로 인가되는 신호의 레벨이 반전된 신호에 의해 구동할 수 있다.
도 7은 본 발명의 일 실시예에 따른 화소의 구동을 설명하는 도면이다.
도 7은 첫 번째 행의 화소 구동 예이다. 도 7을 참조하면, 화소(PX)는 한 프레임 동안 데이터 기입기간(①) 및 발광기간(②)으로 구동할 수 있다. 발광기간(②)은 제1 서브프레임(SF1) 내지 제n 서브프레임(SFn)으로 나누어 구동할 수 있다.
데이터 기입기간(①)에 데이터 구동부(125)로부터의 영상데이터(DATA)의 비트 값이 화소(PX) 내 메모리(503)에 기록될 수 있다.
발광기간(②)의 각 서브프레임에 클락 신호(CK)가 PWM 컨트롤러(501)로 인가되고, PWM 컨트롤러(501)는 메모리(503)에 기록된 영상데이터(DATA)의 비트 값과 클락 신호(CK)를 기초로 PWM 신호를 생성할 수 있다.
제1 서브프레임(SF1) 내지 제n 서브프레임(SFn) 각각에 할당된 시간 길이는 상이할 수 있다. 예를 들어, 제1 서브프레임(SF1)에 제1 길이(T/2^0)가 할당되고, 제2 서브프레임(SF2)에 제2 길이(T/2^1)가 할당되고, 제3 서브프레임(SF3)에 제3 길이(T/2^2)가 할당되고, 제n 서브프레임(SFn)에 제n 길이(T/2^(n-1))가 할당될 수 있다.
영상데이터(DATA)는 최상위 비트(MSB)와 최하위 비트(LSB)를 포함하여 n 개의 비트로 표현될 수 있다. 최상위 비트(MSB)부터 최하위 비트(LSB)의 순서는 제1 서브프레임(SF1)부터 제n 서브프레임(SFn)의 순서에 대응할 수 있다.
클락 신호(CK)는 제1 클락 신호(CK1) 내지 제n 클락 신호(CKn)를 포함하고, 제1 클락 신호(CK1) 내지 제n 클락 신호(CKn)는 제1 서브프레임(SF1) 내지 제n 서브프레임(SFn)의 순서에 대응하여 순서대로 출력될 수 있다.
클락 신호(CK)의 길이는 서브프레임마다 상이할 수 있다. 예를 들어, 영상데이터(DATA)의 최상위 비트(MSB)에 할당된 제1 서브프레임(SF1)에 대응하는 제1 클락 신호(CK1)는 제1 길이(T/2^0)를 갖고, 영상데이터(DATA)의 차상위 비트(MSB-1)에 할당된 제2 서브프레임(SF2)에 대응하는 제2 클락 신호(CK2)는 제2 길이(T/2^1)를 갖고, 영상데이터(DATA)의 최하위 비트(LSB)에 할당된 제n 서브프레임(SFTn)에 대응하는 제n 클락 신호(CKn)는 제n 길이(T/2^(n-1))를 가질 수 있다.
제1 서브프레임(SF1) 내지 제n 서브프레임(SFn)마다, PWM 컨트롤러(501)는 메모리(503)로부터 영상데이터(DATA)의 해당 비트 값을 판독하고, 클락 신호(CK)의 신호 폭 및 영상데이터(DATA)의 비트 값을 기초로 PWM 신호의 펄스 폭을 제어할 수 있다.
PWM 컨트롤러(501)는 제1 서브프레임(SF1) 내지 제n 서브프레임(SFn)에 출력되는 클락 신호(CK)와 영상데이터(DATA)의 비트 값을 기초로 PWM 신호(PWM)를 생성할 수 있다.
도 7에서는 영상데이터(DATA)가 101....1의 n개의 비트 값을 갖는 예를 도시하고 있다. PWM 컨트롤러(501)는 영상데이터(DATA)의 MSB의 비트 값 1과 제1 클락 신호(CK1)를 기초로 제1 길이(T)의 펄스 폭을 갖는 펄스를 출력할 수 있다. PWM 컨트롤러(501)는 영상데이터(DATA)의 MSB-1의 비트 값 0과 제2 클락 신호(CK2)를 기초로 제2 길이(T/2) 동안 펄스 출력을 오프할 수 있다. PWM 컨트롤러(501)는 영상데이터(DATA)의 LSB의 비트 값 1과 제n 클락 신호(CKn)를 기초로 제n 길이(T/2^(n-1))의 펄스 폭을 갖는 펄스를 출력할 수 있다.
발광소자(ED)는 한 프레임 동안 PWM 신호의 펄스 출력에 따라 발광 또는 비발광할 수 있다. 발광소자(ED)는 펄스 출력이 온되면 펄스 폭에 대응하는 시간만큼 발광할 수 있다. 발광소자(ED)는 펄스 출력이 오프되는 시간만큼 비발광할 수 있다.
도 8은 본 발명의 다른 실시예에 따른 화소의 구동을 설명하는 도면이다.
도 8은 첫 번째 행의 화소 구동 예이다. 도 8을 참조하면, 화소(PX)는 한 프레임 동안 데이터 기입기간(①) 및 발광기간(②)으로 구동할 수 있다. 발광기간(②)은 제1 서브프레임(SF1) 내지 제n 서브프레임(SFn)으로 나누어 구동할 수 있다. 이때 제1 서브프레임(SF1) 내지 제n 서브프레임(SFn)의 발현 순서가 도 7의 실시예와 상이할 수 있다. 도 8은 제3 서브프레임(SF3)가 제2 서브프레임(SF2)보다 먼저 발현된 실시예이다. 클락 신호(CK) 및 영상데이터(DATA)의 비트 순서 또한 서브프레임의 발현 순서에 대응하게 결정될 수 있다. 서브프레임의 발현 순서는 미리 결정되거나 변경될 수 있다.
본 발명의 실시예는 마이크로 LED 표시장치로 구현될 수 있다. 최근 신규 표시장치로서 마이크로 표시장치의 필요성이 증가하면서, 실리콘 상에 LED를 형성하는, micro LED on Silicon 또는 AMOLED on Silicon의 개발이 증가하는 추세이며, 휴대용 표시장치의 경우 소비 전력 절감에 대한 요구가 증가할 것으로 예상된다.
본 발명의 실시예는 메모리가 화소 내에 구비되어 전류 구동이 가능하며, 정지 영상에서 구동부가 단순한 구동 펄스만을 화소부로 전달하면 되므로 소비 전력이 개선될 수 있다.
본 발명의 실시예는 디지털 프로세싱을 통해 원하는 감마 값 설정이 가능하고, 설정된 감마 값을 유지하면서, 전류미러 회로를 이용하여 간단하게 휘도를 조절할 수 있다.
본 발명의 실시예는 저전압 트랜지스터 위주의 회로 구성으로 고해상도 표시장치의 실현이 가능하다.
본 명세서에서는 본 발명을 한정된 실시예를 중심으로 설명하였으나, 본 발명의 범위 내에서 다양한 실시예가 가능하다. 또한 설명되지는 않았으나, 균등한 수단도 또한 본 발명에 그대로 결합되는 것이라 할 것이다. 따라서 본 발명의 진정한 보호범위는 아래의 특허청구범위에 의하여 정해져야 할 것이다.

Claims (10)

  1. 발광소자 및 상기 발광소자에 연결된 화소회로를 포함하는 화소에 있어서,
    상기 화소를 구성하는 화소회로가,
    발광 기간에 한 프레임을 구성하는 복수의 서브프레임들 각각에 인가되는 제어신호에 응답하여 상기 발광소자의 발광 및 비발광을 조절하는 제1 화소회로; 및
    데이터 기입 기간에 상기 한 프레임의 영상데이터의 비트 값을 저장하고, 상기 발광 기간에 상기 비트 값 및 클락 신호를 기초로 상기 복수의 서브프레임들 각각에서 상기 제1 화소회로로 인가되는 제어신호를 생성하는 제2 화소회로;를 포함하는 화소.
  2. 제1항에 있어서, 상기 제1 화소회로는,
    구동전류를 출력하는 제1 트랜지스터; 및
    상기 제어신호에 따라 상기 구동전류를 상기 발광소자로 전달 또는 차단하는 제2 트랜지스터;를 포함하는 화소.
  3. 제2항에 있어서, 상기 제1 화소회로는,
    상기 제2 트랜지스터와 상기 제2 화소회로 사이에서 상기 제어신호의 전압 레벨을 변환하는 레벨 쉬프터;를 더 포함하는 화소.
  4. 제2항에 있어서,
    상기 제1 트랜지스터는, 상기 화소의 외부 회로와 전류 미러 회로를 구성하는, 화소.
  5. 제1항에 있어서, 제2 화소회로는,
    상기 영상데이터의 비트 값을 저장하는 메모리; 및
    상기 메모리로부터 상기 비트 값을 판독하고, 상기 클락 신호의 길이 및 상기 비트 값에 따라 펄스 폭이 조절된 상기 제어신호를 생성하는 PWM 컨트롤러;를 포함하는 화소.
  6. 각각이 발광소자 및 상기 발광소자에 연결된 화소회로를 포함하는 복수의 화소들이 배열된 화소부; 및
    상기 화소부의 외부에서 구동 전류 및 클락 신호를 생성하여 상기 화소부로 공급하는 구동부;를 포함하고,
    상기 구동부가,
    상기 복수의 화소들에 구동전류를 공급하는 전류 공급부; 및
    발광 기간에 한 프레임을 구성하는 n 개의 서브프레임마다 상기 복수의 화소들에 클락 신호를 공급하는 클락 생성부;를 포함하고,
    상기 복수의 화소들 각각의 화소회로가,
    발광 기간에 상기 n 개의 서브프레임마다 인가되는 제어신호에 응답하여 상기 발광소자의 발광 및 비발광을 조절하는 제1 화소회로; 및
    데이터 기입 기간에 상기 한 프레임의 영상데이터의 비트 값을 저장하고, 상기 발광 기간에 상기 비트 값 및 상기 클락 신호를 기초로 상기 n 개의 서브프레임마다 상기 제어신호를 생성하는 제2 화소회로;를 포함하는 표시장치.
  7. 제6항에 있어서, 상기 제1 화소회로는,
    구동전류를 출력하는 제1 트랜지스터; 및
    상기 제어신호에 따라 상기 구동전류를 상기 발광소자로 전달 또는 차단하는 제2 트랜지스터;를 포함하는 표시장치.
  8. 제7항에 있어서, 상기 제1 화소회로는,
    상기 제2 트랜지스터와 상기 제2 화소회로 사이에서 상기 제어신호의 전압 레벨을 변환하는 레벨 쉬프터;를 더 포함하는 표시장치.
  9. 제7항에 있어서,
    상기 제1 트랜지스터는, 상기 화소의 외부 회로와 전류 미러 회로를 구성하는, 표시장치.
  10. 제6항에 있어서, 제2 화소회로는,
    상기 영상데이터의 비트 값을 저장하는 메모리; 및
    상기 메모리로부터 상기 비트 값을 판독하고, 상기 클락 신호의 길이 및 상기 비트 값에 따라 펄스 폭이 조절된 상기 제어신호를 생성하는 PWM 컨트롤러;를 포함하는 표시장치.
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