CN115424562A - 像素和包括该像素的显示装置 - Google Patents

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Abstract

本公开涉及一种像素和包括该像素的显示装置。根据本公开一实施例，提供了一种显示装置，包括：像素电路；第一控制器，其连接至像素电路并向像素电路提供时钟信号；以及第二控制器，其连接至像素电路并向像素电路提供图像数据信号；并且其中，像素电路的每个像素电路包括：第一像素电路，其被配置为响应于控制信号来控制发光元件的发光和不发光；以及第二像素电路，其被配置为存储来自第二控制器的图像数据的比特值，并基于所存储的比特值和来自第一控制器的时钟信号来产生控制信号。

Description

像素和包括该像素的显示装置
本申请为国际申请号为PCT/KR2018/015906，国际申请日为2018年12月14日，发明名称为“像素和包括该像素的显示装置”的PCT申请于2020年5月8日进入中国国家阶段后申请号为201880072309.8的中国国家阶段专利申请的分案申请。
技术领域
本实施例涉及一种像素和包括其的显示装置。
背景技术
随着信息化社会的发展，对用于显示图像的显示装置的需求正在增加，并且正使用各种类型的显示装置，例如液晶显示装置(Liquid Crystal Display Device)、等离子显示装置(PlasmaDisplayDevice)，和有机发光显示装置(Organic Light Emitting DisplayDevice)等。最近，对使用微发光二极管(μLED)的显示装置(以下称为“微显示装置”)的关注也在增加。
由于虚拟现实(Virtual Reality，VR)、增强现实(Augmented Reality，AR)，和混合现实(MixedReality，MR)技术需要出色的显示装置特性，因此对于硅上微LED或硅上有源矩阵有机发光二极体(AMOLED)的开发正在不断增长，并且特别是对于为了实现高解析度而最小化像素尺寸的需求正在增加。
发明内容
本公开的实施例提供能够节减功耗并实现良好匹配特性的显示装置。
根据本公开一实施例的像素包括发光元件和连接到所述发光元件的像素电路，所述像素电路包括存储器，其存储与一帧的图像数据相对应的多比特数据的多个比特值；第一像素电路，其包括脉冲宽度调制(PWM)控制器，所述PWM控制器基于所述多个比特值和与所述多比特数据的每个比特相对应地输出的时钟信号来生成PWM信号；以及第二像素电路，其响应于所述PWM信号来在一帧期间调节所述发光元件的发光时间和非发光时间。
所述第二像素电路可以包括第一晶体管，其输出驱动电流；以及第二晶体管，其根据所述PMW信号向所述发光元件传输或阻挡所述驱动电流。
所述第二像素电路还可以包括电平转换器，其在所述第二晶体管和所述第二像素电路之间转换所述PMW信号的电压电平。
所述第一晶体管可以与所述像素的外部电流电路组成电流镜电路。
所述存储器可以在所述帧的数据写入期间从所述像素外部的驱动单元接收所述多比特数据的多个比特值，所述PWM控制器可以在所述数据写入期间之后的发光期间生成所述PMW信号，且所述第二像素电路可以在所述发光期间调节所述发光元件的发光时间和非发光时间。
所述帧可以由多个子帧组成，并且所述多个子帧中的每一个可以包括数据写入期间和发光期间，所述存储器可以在每个子帧的数据写入期间从外部的驱动单元接收并存储多个n比特数据的比特串中的相应比特串，所述PWM控制器可以在每个子帧的发光期间基于存储于所述存储器的相应比特串的n个比特值和n个时钟信号生成所述PWM信号，其中，所述多个n比特数据的比特串是通过组合组成所述多比特数据的比特串的m个比特中的小于m个的n个比特来生成的，所述n比特数据的比特串的数量可以与所述子帧的数量相同，每个子帧的发光期间可以是分配给相应比特串的每个比特的时间之和，所述n比特数据可以是所述m个比特中的n个比特被组合使得所述多个子帧的发光期间的差异最小的比特串。
所述n可以是(m/2)+1或(m/2)-1，所述n比特数据的比特串中的两个比特串可以包括所述m比特数据的比特串中的至少一个特定比特作为共同比特，分配给所述共同比特的时间可以是分配给所述m比特数据的特串中的所述特定比特的时间的一半。
所述n可以是m/2，所述n比特数据的比特串可以不包括位于所述m个比特中的相同位置的比特，且分配给所述n比特数据的每个比特串的每个比特的时间总和可以彼此近似。
根据本公开一实施例的显示装置包括：像素单元，其中排列有包括发光元件和连接到所述发光元件的像素电路的多个像素；以及驱动单元，其设置在所述像素单元附近，其中，所述驱动单元包括：数据驱动单元，其将与一帧的图像数据相对应的多比特数据的多个比特值提供给所述多个像素；以及时钟生成单元，其将时钟信号提供给所述多个像素，所述多个像素中的每一个的像素电路包括：存储器，其存储从所述数据驱动单元施加的多比特数据的多个比特值；第一像素电路，其包括脉冲宽度调制(PWM)控制器，所述PWM控制器基于所述多个比特值和与由所述时钟生成单元施加的所述多比特数据的每个比特相对应而输出的时钟信号来生成PWM信号；以及第二像素电路，其响应于所述PWM信号来在一帧期间调节所述发光元件的发光时间和非发光时间。
所述存储器可以在所述帧的数据写入期间从所述数据驱动单元接收所述多比特数据的多个比特值，所述PWM控制器可以在所述数据写入期间之后的发光期间生成所述PMW信号，且所述第二像素电路可以在所述发光期间调节所述发光元件的发光时间和非发光时间。
所述帧可以由多个子帧组成，并且所述多个子帧中的每一个包括数据写入期间和发光期间，所述存储器可以在每个子帧的数据写入期间从所述数据驱动单元接收并存储多个n比特数据的比特串中的相应比特串，所述PWM控制器可以在每个子帧的发光期间基于存储于所述存储器的相应比特串的n个比特值和n个时钟信号生成所述PWM信号，其中，所述多个n比特数据的比特串是通过组合组成所述多比特数据的比特串的m个比特中的小于m个的n个比特来生成的，所述n比特数据的比特串的数量可以与所述子帧的数量相同，每个子帧的发光期间可以是分配给相应比特串的每个比特的时间之和，所述n比特数据可以是所述m个比特中的n个比特被组合使得所述多个子帧的发光期间的差异最小的比特串。
所述n可以是(m/2)+1或(m/2)-1，所述n比特数据的比特串中的两个比特串可以包括所述m比特数据的比特串中的至少一个特定比特作为共同比特，分配给所述共同比特的时间可以是分配给所述m比特数据的比特串中的所述特定比特的时间的一半。
所述n可以是m/2，所述n比特数据的比特串可以不包括位于所述m个比特中的相同位置的比特，且分配给所述n比特数据的每个比特串的每个比特的时间总和可以彼此近似。
有益效果
根据本公开实施例的显示装置可以实现一种像素电路，其节减功耗并具有良好匹配特性。此外，根据本公开实施例的显示装置可以在最小化子帧之间的时间差的同时实现小尺寸的像素电路。
附图说明
用于本发明实施例的说明中的以下附图是，仅仅是本发明实施例中的一部分，对于本领域技术人员而言，在不需要付出创造性劳动的情况下，能够基于以下附图获得其他附图。
图1为概略示出根据本公开一实施例的显示装置的制造工艺的示意图。
图2和图3为概略示出根据本公开一实施例的显示装置的示意图。
图4为示出根据本公开一实施例的分配给比特的时间的示例的示意图。
图5为示出根据本公开一实施例的电流供应单元的电路图。
图6为示出根据本公开一实施例的像素的电路图。
图7为示出根据本公开一实施例的电流供应单元和像素之间的连接关系的示意图。
图8为用于说明根据本公开一实施例的像素的驱动的示意图。
图9为用于说明根据本公开另一实施例的像素的驱动的示意图。
图10为概略示出根据本公开另一实施例的显示装置的示意图。
图11为示出在图10的显示装置中的像素的电路图。
图12为用于说明由图10的显示装置执行的数据分割的示意图。
图13为用于说明根据本公开一实施例的比特数据分割的示意图。
图14为用于说明根据本公开一实施例的时钟信号的驱动时序的示意图。
图15为用于说明根据本公开另一实施例的比特数据分割的示意图。
图16为用于说明根据本公开另一实施例的时钟信号的驱动时序的示意图。
图17为用于说明根据本公开另一实施例的比特数据分割的示意图。
图18为用于说明根据本公开另一实施例的时钟信号的驱动时序的示意图。
具体实施方式
最佳模式
根据本公开一实施例的像素包括发光元件和连接到所述发光元件的像素电路，其中，所述像素电路包括：存储器，其存储与一帧的图像数据相对应的多比特数据的多个比特值；第一像素电路，其包括脉冲宽度调制(PWM)控制器，所述PWM控制器基于所述多个比特值和与所述多比特数据的每个比特相对应地输出的时钟信号来生成PWM信号；以及第二像素电路，其响应于所述PWM信号来在一帧期间调节所述发光元件的发光时间和非发光时间。
本公开可以应用于各种变换并且可以具有各种实施例，特定实施例将在附图中示出并在详细描述中被详细描述。将参考附图和以下的详细描述，以更好地阐明本公开的效果和特征以及实现其的方法。然而，本公开不限于下面公开的实施例，而是可以以各种形式实现。
在下文中，将参考附图详细描述本公开的实施例，在参考附图进行描述时，相同或相应的组件将被赋予相同的附图标号，因此省略其重覆的解释。
在以下实施例中，术语“第一”、“第二”等并非用于限定意义，而是用于区分一个组件与其他组件。此外，在以下实施例中，除非上下文另有明确规定，否则单数表现包括复数表现。
在以下实施例中，当表示X连接于Y时，可以包括X电连接于Y的情况、X功能连接于Y的情况，以及X直接连接于Y的情况。在此，X和Y可以是对象(例如，装置、元件、电路、布线、电极、终端、导电膜，和层等)。因此，不限于预设的连接关系，例如在附图或详细描述中示出的连接关系，并且可以包括除了在附图或详细描述中示出的连接关系以外的其他连接关系。
当X电连接于Y时，可以包括，例如，一个以上的能够将X和Y电连接的元件(例如，开关、晶体管、电容元件、电感器、电阻元件，和二极管等)连接在X和Y之间的情况。
当X功能连接于Y时，如将从X输出的信号传输到Y的情况，可以包括在X和Y之间连接有一个以上的能够将X功能连接于Y的电路(例如，逻辑电路(或门，和逆变器等)、信号转换电路(AD转换电路，伽马校正电路等)、电位电平转换电路(电平转换器电路等)、电流供应电路、放大电路(能够增加信号增幅或电流量等的电路)、信号产生电路、存储电路(存储器等)的情况。
在以下实施例中，与元件状态有关使用的“导通(ON)”是指元件的激活状态，且“截止(OFF)”是指元件的去激活状态。与由元件接收的信号有关使用的“导通”是指激活元件的信号，且“截止”是指将元件去激活的信号。可以通过高电压或低电压来激活元件。例如，P型晶体管被低电压激活，而N型晶体管被高电压激活。因此，应当理解，使P型晶体管和N型晶体管的“导通”的电压是相反的(低对高)电压电平。
在以下实施例中，诸如“包括”或“具有”等术语表示存在在说明书中描述的特征或组件，不排除添加一个或以上的其他特征或组件。
图1为概略示出根据本公开一实施例的显示装置的制造工艺的示意图。
参考图1，根据一实施例的显示装置30可以包括发光元件阵列10和驱动电路板20。发光元件阵列10可以结合于驱动电路板20。
发光元件阵列10可以包括多个发光元件。发光元件可以是发光二极管(LED)。发光元件可以是微LED。发光元件可以是尺寸为微米至纳米单位的LED。可以通过在半导体晶片SW上设置多个发光二极管来制造至少一个发光元件阵列10。因此，可以通过将发光元件阵列10结合于驱动电路板20来制造显示装置30，而不需将发光二极管分别转移到驱动电路板20。
驱动电路板20可以是硅互补型金属氧化物半导体(Si-CMOS)基板，其中设置有与发光元件阵列10上的每个发光二极管相对应并且独立地控制发光二极管的像素电路。像素电路可以包括至少一个晶体管和至少一个电容器。
微发光二极管需要1000℃以上的高处理温度，并且不能于驱动电路板20的晶体管上部直接设置和图案化。在本公开的实施例中，可以通过分别在发光元件阵列10和驱动电路板20上形成像素电路阵列后使用结合构件31将发光元件阵列10和驱动电路板20结合，使发光元件阵列10的发光二极管和驱动电路板20的像素电路可以电连接并形成像素PX。此时，像素电路阵列和发光二极管阵列的准确排列是很重要的。结合构件31可以是包括导电材料的焊锡材料和导电微管等，但本公开实施例不限于此。
图2和图3为概略示出根据本公开一实施例的显示装置的示意图。
参考图2和图3，显示装置30A可以包括像素单元110和驱动单元120。
像素单元110可以通过使用能够显示1至2m灰度的m比特数字图像信号来显示图像。像素单元110可以包括以预设图案如矩阵型和之字形等各种图案排列的多个像素PX。像素PX可以发出一种颜色的光，例如，可以发出红色、蓝色、绿色，和白色中的一种颜色的光。像素PX可以发出除红色、蓝色、绿色，和白色之外的其他颜色的光。像素PX可以由一个或多个子像素组成。例如，像素PX可以包括发出红色光的红色子像素、发出绿色光的绿色子像素，以及发出蓝色光的蓝色子像素。
像素PX可以包括发光元件。发光元件可以是自发光元件。例如，发光元件可以是无机LED。发光元件可以是微LED。发光元件可以发出单一峰值波长或发出多个峰值波长。
像素PX还可以包括连接于发光元件的像素电路。像素电路可以包括至少一个晶体管和至少一个电容器等。晶体管可以是互补金属氧化物半导体(CMOS)晶体管。像素PX可以以帧为单位进行操作。每个帧可以包括数据写入期间和发光期间。在数据写入期间，预设比特的数字数据可以被施加并存储在像素PX中。在发光期间，预设比特的数字数据可以与时钟信号同步被读取，且数字数据可以被转换成PWM信号，使得像素PX可以表达层次。驱动单元120可以驱动并控制像素单元110。驱动单元120可以包括控制单元121、伽马设定单元123、数据驱动单元125、电流供应单元127，和时钟生成单元129。驱动单元120可以位于像素单元110周围的非显示部中。
控制单元121可以从外部(例如，图形控制器)接收一帧的输入图像数据DATA1，并从伽马设定单元123接收校正值，且通过使用校正值来对输入图像数据DATA1执行伽马校正来生成校正图像数据DATA2。
控制单元121从一帧的校正图像数据DATA2中提取每个像素PX的层次，并将所提取的层次转换为具有预先设定的恒定比特数量(例如，m比特)的多比特数字数据。多比特数字数据可以是与每个像素的辉度相对应的像素值。这里，m可以是1或大于1。例如，多比特数字数据可以是2比特数字数据、4比特数字数据、6比特数字数据、8比特数字数据，或10比特数字数据。
控制单元121可以将数字数据输出到数据驱动单元125。控制单元121可以将数字数据的最高有效位(Most Significant Bit，MSB)比特至最低有效位(Least SignificantBit，LSB)比特根据预设次序输出到数据驱动单元125。
伽马设定单元123可以通过使用伽马曲线设定伽马值，并基于所设定的伽马值设定图像数据的校正值，且将所设定的校正值输出至控制单元121。伽马设定单元123可以被设置为与控制单元121独立的电路，或者可以被设置为包括在控制单元121中。
数据驱动单元125可以将从控制单元121的数字数据传送到像素单元110的每个像素PX。数据驱动单元125可以将包括在数字数据中的比特值提供给每个像素PX。
数据驱动单元125可以包括行缓冲器和位移电阻器电路。行缓冲器可以是1行缓冲器或2行缓冲器。数据驱动单元125可以以行单位(行单位)将m比特数据顺序地(serially)提供给像素PX。可以将m比特数据并行地提供给像素而不是直列比特流。
电流供应单元127可以生成并供应每个像素PX的驱动电流。将参考图5描述电流供应单元127的结构。
时钟生成单元129可以生成与数字数据的每个比特相对应的时钟信号并将其输出到像素PX。时钟生成单元129可以将时钟信号顺序地提供给时钟线CL。
驱动单元120的每个组件可以分别以单独的集成电路芯片或单个集成电路芯片的形式形成，并且可以直接安装在其上形成有像素单元110的基板上、安装在撓性印刷电路膜(flexible printed circuit film)上、以带载封装(tape carrier package，TCP)形式附接到基板，或者直接形成在基板上。在一实施例中，控制单元121、伽马设定单元123，和数据驱动单元125可以以集成电路芯片的形式连接到像素单元110，并且电流供应单元127和时钟生成单元129可以直接形成在基板上。
图4为示出根据本公开一实施例的分配给比特的时间的示例的示意图。
m比特数据可以是包括从最高有效位(MSB)B1到最低有效位(LSB)Bm的m个比特值的比特串。比特值可以具有第一逻辑电平或第二逻辑电平中的任何一个。第一逻辑电平和第二逻辑电平可以分别是高电平和低电平。或者，第一逻辑电平和第二逻辑电平可以分别是低电平和高电平。图4示出了像素PX的10比特数据的比特串1011100110的示例，最左侧的比特B1的1是MSB，且最右侧的比特Bm的0是LSB。根据比特的位置，设置给m比特数据的每个比特的时间可以不同。例如，最长的第一时间T/2可以被分配给最高有效位比特MSB，第二时间T/22可以被分配给第二高有效位比特MSB-1，且最短的第m时间T/2m可以被分配给最低有效位LSB。分配给m比特数据的每一个比特的时间总和可以与分配给一帧的时间T相同或接近。时钟生成单元129可以以与m比特数据的每一个比特的位置相对应的操作时间生成并输出时钟信号。时钟生成单元129可以通过基于m比特数据从数据驱动单元125输出的每一个比特的输出次序来生成相应的时钟信号。例如，当4比特数据的比特输出次序为MSB(B1)/MSB-1(B2)/MSB-2(B3)/LSB(B4)时，时钟生成单元129可以相应于从MSB(B1)依次按照MSB-1(B2)，MSB-2(B3)和LSB(B4)的次序顺序地输出第一时钟信号至第四时钟信号。当4比特数据的比特输出次序为MSB(B1)/MSB-2(B3)/MSB-1(B2)/LSB(B4)时，时钟生成单元129可以相应于从MSB(B1)至MSB-2(B3)，MSB-1(B2)，MSB-3(B4)和LSB(B4)的次序以顺序地输出第一时钟信号、第三时钟信号、第二时钟信号，和第四时钟信号。
图5为示出根据本公开一实施例的电流供应单元的电路图。
参考图5，电流供应单元127可以包括第一晶体管51、第二晶体管53、运算放大器(Operational Amplifier)55，和可变电阻器57。
在第一晶体管51中，栅极连接于像素PX，第一终端连接于电源电压(VDD)供应源，且第二终端连接于栅极和第二晶体管53的第一终端。
在第二晶体管53中，栅极连接于运算放大器55的输出端，第一终端连接于第一晶体管51的第二终端，且第二终端连接于运算放大器55的第二输入端(-)。
运算放大器55的第一输入端(+)连接于参考电压Vref的供应源，且第二输入端(-)连接于可变电阻器57。运算放大器55的输出端连接于第二晶体管53的栅极。当参考电压Vref被施加到第一输入端(+)时，第二晶体管53可以根据由于第一输入端(+)与第二输入端(-)之间的电压差导致的输出端的电压来被导通或截止。
可变电阻器57可以通过根据从控制单元121的控制信号SC确定电阻值。根据可变电阻器57的电阻值，运算放大器55的输出端电压可以被改变，且从电源电压VDD沿被导通的第一晶体管51和第二晶体管53流动的电流Iref可以被确定。
电流供应单元127可以通过在像素PX中组成晶体管和电流镜来将与电流Iref相对应的驱动电流供应给像素PX。驱动电流可以确定像素单元110的整体辉度(亮度)。
虽然在上述的实施例中示出了电流供应单元127包括被实现为P型晶体管的第一晶体管51和被实现为N型晶体管的第二晶体管53的示例，但本公开的实施例不限于此。可以通过将第一晶体管51和第二晶体管53组成为其他类型的晶体管并组成与其相对应的运算放大器来组成电流供应单元127。
图6为示出根据本公开一实施例的像素PX的电路图。
参考图6，像素PX可以包括发光元件ED和像素电路，其包括连接于发光元件ED的第一像素电路40和第二像素电路50。第一像素电路40可以是低电压驱动电路，且第二像素电路50可以是高电压驱动电路。第一像素电路40可以以多个逻辑电路来实现。
发光元件ED可以在一帧期间基于从数据驱动单元125提供的图像数据的比特值(逻辑电平)来选择性地发光，从而在一帧内调整发光时间并显示层次。
第一像素电路40在每个帧的数据写入期间存储从数据驱动单元125施加的m比特数据的比特值，并在发光期间基于m个比特值和m个时钟信号来生成第一PWM信号。第一像素电路40可以包括PWM控制器401和存储器403。
PWM控制器401可以在发光期间基于从时钟生成单元120输入的时钟信号CK和从存储器403读取的相对应的图像数据的比特值来生成第一PWM信号。时钟信号的信号宽度可以与分配给相对应的比特的比特位置的时间相同。PWM控制器401可以基于相对应的图像数据的比特值和时钟信号的信号宽度来控制第一PWM信号的脉冲宽度。例如，当图像数据的比特值为1时，PWM信号的脉冲输出被导通成如时钟信号的信号宽度，当图像数据的比特值为0时，PWM信号的脉冲输出被截止成如时钟信号的信号宽度。换言之，PWM信号的脉冲输出的导通时间和脉冲输出的截止时间可以由时钟信号的信号宽度(信号长度)确定。PWM控制器401可以包括由一个或多个晶体管实现的一个或多个逻辑电路(例如，或门电路等)。
存储器403可以是数字存储器，其可以与帧起始信号同步，并在数据写入期间接收并预先存储从数据驱动单元125通过数据线DL施加的m比特的图像数据。存储器403可以具有并行输入结构。对于静止图像，在图像更新或刷新之前，先前存储在存储器403中的图像数据可以连续地用于多个帧的图像显示。
m比特数据的比特值(逻辑电平)可以根据预设次序从数据驱动单元125输入到存储器403。存储器403可以存储至少1比特数据。在一实施例中，存储器503可以是m比特存储器。可以在帧的数据写入期间将m比特数据的m个比特值记录在存储器403中。在另一实施例中，存储器403可以根据驱动频率来被实现为小于m的比特存储器。存储器403可以由一个或多个晶体管来实现。存储器403可以被实现为随机存取存储器(RAM)，例如，静态随机存取存储器(SRAM)或动态随机存取存储器(DRAM)。
第二像素电路50可以在一帧期间通过响应于从第一像素电路40施加的控制信号来调节发光元件ED的发光和不发光。控制信号可以是PWM信号。第二像素电路50可以包括电连接于电流供应单元127的第一晶体管501、第二晶体管503，以及电平转换器505。
第一晶体管501可以输出驱动电流。在第一晶体管501中，栅极连接于电流供应单元127，第一终端连接于VDD供应源，且第二终端连接于第二晶体管503的第一终端。第一晶体管501的栅极可以连接于电流供应单元127的第一晶体管51的栅极，且可以与电流供应单元127组成电流镜电路。因此，随着电流供应单元127的第一晶体管51被导通时，被导通的第一晶体管501可以提供与形成在电流供应单元127中的电流Iref相对应的驱动电流。驱动电流可以与在电流供应单元127中流动的电流Iref相同。
第二晶体管503可以根据PWM信号向发光元件ED传输或阻挡驱动电流。在第二晶体管503中，栅极连接于电平转换器505的输出端，第一终端连接于第一晶体管501的第二终端，且第二终端连接于发光元件ED。
第二晶体管503可以根据从电平转换器505所输出的电压而被导通或截止。可以根据第二晶体管503导通或截止时间调节发光元件ED的发光时间。当栅极导通电平信号(在图6的实施例中为低电平)施加到第二晶体管503的栅极时，第二晶体管503被导通并且将第一晶体管501输出的驱动电流Iref传输到发光元件ED，从而使发光元件ED发光。当栅极截止电平信号(在图6的实施例中为高电平)施加到第二晶体管503的栅极时，第二晶体管503被截止并且阻止第一晶体管501输出的驱动电流Iref被传输到发光元件ED，从而使发光元件ED不发光。在一帧期间，根据第二晶体管503的导通时间和截止时间控制发光元件ED的发光时间和不发光时间，使像素单元110的色深(Color Depth)被表现。
电平转换器505可以连接于第一像素电路40的PWM控制器401的输出端，并将由PWM控制器401输出的第一PWM信号的电压电平转换来生成第二PWM信号。电平转换器505可以生成第二PWM信号，其将第一PWM信号转换为能够导通第二晶体管503的栅极导通电压电平信号和能够截止第二晶体管503的栅极截止电平信号。当PWM控制器401输出的第一PWM信号足以驱动第二晶体管503时，可以省略电平转换器505。
由电平转换器505输出的第二PWM信号的脉冲电压电平可以高于第一PWM信号的脉冲电压电平，并且电平转换器505可以包括升压电路，其将输入电压升压。电平转换器505可以由多个晶体管实现。
根据第一PWM信号的脉冲宽度可以确定在一帧期间的第二晶体管503的导通时间和截止时间。
虽然在图6的实施例中示出电流供应单元127连接到一个像素PX，但电流供应单元127可以被多个像素PX共享。例如，如图7所示，电流供应单元127的第一晶体管51可以电连接到像素单元110的每个像素PX的第一晶体管501来形成电流镜电路。在另一实施例中，可以在每行上提供电流供应单元127，并且在每行上的电流供应单元127可以被在同一行的多个像素PX共享。
虽然在上述的实施例中示出了像素PX由P型晶体管组成的示例，但本公开的实施例不限于此，像素PX可以由N型晶体管组成，并且在这种情况下，可以通过将施加到P型晶体管的信号的电平反转的信号来驱动像素PX。
图8为用于说明根据本公开一实施例的像素的驱动的示意图。
图8为任意行上的像素的驱动的示例，其可以等同地应用于其余行上的像素的驱动。参考图8，可以在一帧期间的数据写入期间DT和发光期间ET中驱动像素PX。在数据写入期间DT中，可以将来自数据驱动单元125的m比特数据的比特值记录(存储)在像素PX中的存储器403。
在发光期间ET，PWM控制器401可以基于记录在存储器403中的m比特数据的m个比特值和从时钟生成单元129施加的m个时钟信号CK来生成PWM信号。
m比特数据可以通过包括最高有效位(MSB)B0和最低有效位(LSB)Bm来表示为m个比特。可以从最高有效位(MSB)B0到最低有效位(LSB)Bm的次序读取存储在存储器403中的m比特数据。
时钟信号CK可以包括第一至第m时钟信号CK1至CKm。第一至第m时钟信号CK1至CKm中的每一个可以以与分配给m比特数据的对应比特的时间相同的时间施加。例如，可以在分配给MSB B1的时间T/2中施加第一时钟信号CK1，然后可以在分配给MSB-1B2的时间T/22中施加第二时钟信号CK2，接下来，可以在分配给MSB-2B3的时间T/23中施加第三时钟信号CK3，同样地，可以在分配给LSB Bm的时间T/2m中施加第m时钟信号。
对于每一帧，PWM控制器401可以基于从存储器403读取的m比特数据的比特值和相应的时钟信号CK的信号宽度来控制PWM信号的脉冲宽度。
在图8中示出了图像数据DATA具有101....1的m个比特值的示例。PWM控制器401可以基于MSB B1的比特值1和第一时钟信号CK1输出具有第一长度T/2的脉冲宽度的脉冲。PWM控制器401可以基于MSB-1 B2的比特值0和第二时钟信号CK2来在第二长度T/22截止脉冲输出。同样地，PWM控制器401可以基于LSB Bm的比特值1和第m时钟信号CKm输出具有第m长度T/2m的脉冲宽度的脉冲。
发光元件ED在一帧期间可以根据PWM信号的脉冲输出发光或不发光。当脉冲输出导通时，发光元件ED可以在与脉冲宽度相对应的时间内发光。发光元件ED可以在脉冲输出截止的时间内不发光。
图9为用于说明根据本公开另一实施例的像素的驱动的示意图。
图9为任意行上的像素的驱动的示例，其可以等同地应用于其余行上的像素的驱动。在图9的实施例中，从存储器403读取的m比特数据的m个比特的次序与图8的实施例不同。
参考图9，可以在一帧期间的数据写入期间DT和发光期间ET中驱动像素PX。
在数据写入期间DT，可以将来自数据驱动单元125的m比特数据的比特值记录(存储)在像素PX中的存储器403。
在发光期间ET，PWM控制器401可以基于记录在存储器403中的m比特数据的m个比特值和从时钟生成单元129施加的m个时钟信号CK来生成PWM信号。此时，m个比特的读取次序被改变，并且其可以不同于图8的实施例的从最高有效位MSB B0到最低有效位LSB Bm的读取次序。图9是位于第三位置的比特MSB-2B3比位于第二位置的比特MSB-1B2首先读取的示例。可以对应于要读取的比特的位置输出时钟信号CK。例如，可以在分配给MSB B1的时间T/2中施加第一时钟信号CK1，然后可以在分配给MSB-2 B3的时间T/23中施加第三时钟信号CK3，接下来，可以在分配给MSB-1 B2的时间T/22中施加第二时钟信号CK2，同样地，可以在分配给LSB Bm的时间T/2m中施加第m时钟信号。可以预设或改变比特读取次序。
图10为概略示出根据本公开另一实施例的显示装置的示意图。图11为示出在图10的显示装置中的像素PX的电路图。图12为用于说明由图10的显示装置执行的数据分割的示意图。在下文中，将参考图10至图12进行描述，将省略与图1至图7中描述的组件重复的组件的详细描述。
显示装置30B可以包括像素单元110和驱动单元120。
像素单元110可以通过使用能够显示1至2m灰度的m比特数字图像信号来显示图像。像素单元110可以包括以预设图案如矩阵型和之字形等各种图案排列的多个像素PX。像素PX可以发出一种颜色的光，并且发出例如红色、蓝色、绿色，和白色中的一种颜色的光。像素PX可以发出除红色、蓝色、绿色，和白色之外的其他颜色的光。
像素PX可以包括发光元件。发光元件可以是自发光元件。例如，发光元件可以是无机LED。发光元件可以是微LED。发光元件可以发出单一峰值波长或发出多个峰值波长。
像素PX还可以包括连接于发光元件的像素电路。像素电路可以包括至少一个薄膜晶体管和至少一个电容器等。晶体管可以是CMOS晶体管。
像素PX可以以帧为单位进行操作。一帧(Frame)可以由多个子帧组成。每个子帧可以包括数据写入期间和发光期间。在数据写入期间，预设比特的数字数据可以被施加并存储像素PX中。在发光期间，被存储的预设比特的数字数据可以与时钟信号同步被读取，且数字数据可以被转换成PWM信号，使得像素PX可以表达层次。子帧的期间，具体地，子帧的发光期间可以是分配给数字数据的每个比特的时间之和。
驱动单元120可以驱动并控制像素单元110。驱动单元120可以包括控制单元121、伽马设定单元123、数据驱动单元125、电流供应单元127，和时钟生成单元129。
控制单元121可以从外部(例如，图形控制器)接收一帧的输入图像数据DATA1，并从伽马设定单元123接收校正值，且通过使用校正值来对图像数据DATA1执行伽马校正来生成校正图像数据DATA2。
控制单元121从一帧的校正图像数据DATA2中提取每个像素PX的层次，并将所提取的层次转换为具有预先设定的恒定比特数量(例如，m比特)的数字数据。
控制单元121可以将m比特数据分割为p个的n比特数据，所述n小于m。这里，p可以是子帧的数量。p可以是小于n的数。控制单元121可以通过将组合组成m比特数据的比特串的m个比特中小于m个的n个比特来生成多个n比特数据的比特串。控制单元121可以通过组合m比特数据的比特串来生成p个的n比特数据，使得子帧之间的期间差最小化。例如，当一帧包括两个子帧时，控制单元121可以从m比特数据的比特串中生成两个n比特数据的比特串，其使两个子帧之间的期间差最小化。
图12为将作为包括从MSB B1至LSB Bm的m个比特值的比特串的m比特数据分割为两个n比特数据的示例。左侧的n比特数据为包括从MSB B11到LSB B1n的n个比特值的比特串。右侧的n比特数据为包括从MSB B21到LSB B2n的n个比特值的比特串。在一实施例中，n可以是(m/2)+1或(m/2)-1。n比特数据的比特串中的两个比特串可以包括m比特数据的比特串中的至少一个作为共同比特。分配给共同比特的时间可以是分配给m比特数据的比特串中的特定比特的时间的一半。例如，当p为2时，控制单元121可以将10比特数据分割为两个6比特数据或三个4比特数据。两个6比特数据可以分别包括10比特的最高有效位MSB和第二最高有效位MSB-1中的至少一个作为共同比特。分配给两个6比特数据的共同比特的时间可以是分配给10比特的最高有效位MSB和/或第二最高有效位MSB-1的时间的一半。三个4比特数据中的两个4比特数据可以分别包括10比特的最高有效位MSB和第三最高有效位MSB-2中的至少一个座位共同比特。分配给两个6比特数据的共同比特的时间可以是分配给10比特的最高有效位MSB和/或第二最高有效位MSB-1的时间的一半。
在另一实施例中，n可以是m/2。n比特数据的比特串可以不包括位于m个比特中的相同位置的比特，并且分配给n比特数据的每个比特串的每个比特的时间之和可以彼此近似。例如，当p为2时，控制单元121可以将10比特数据分割为两个5比特数据。此时，两个5比特数据的每个比特不相互重复。
控制单元121可以将分割的p个n比特数据分配到p个子帧，并且将其输出到数据驱动单元125。子帧的时间(长度)可以等于分配给n数据的每个比特的时间之和。分配给n比特数据的每个比特的时间可以是分配给位于m比特数据的比特串中相应位置的时间或其一半。子帧的时间可以相同或不同。控制单元121可以通过组合m比特数据的比特串来生成多个n比特数据，使得子帧之间的时间差(特别是子帧之间的发光期间差)最小化。控制单元121可以分割出在m比特数据中被分配了最长时间的最高有效位MSB、第二最高有效位MSB-1，和第三最高有效位MSB-2中的至少一个的时间来生成多个n比特数据。
稍后将详细描述比特串的分割和分配。
伽马设定单元123可以通过使用伽马曲线设定伽马值，并基于所设定的伽马值设定图像数据的校正值，且将所设定的校正值输出至控制单元121。伽马设定单元123可以被设置为与控制单元121独立的电路，或者可以被设置为包括在控制单元121中。
数据驱动单元125可以以子帧为单位从控制单元121接收m比特数据来将其传输到像素单元110的每个像素PX。
数据驱动单元125可以包括行缓冲器和位移电阻器电路。行缓冲器可以是1行缓冲器或2行缓冲器。数据驱动单元125可以以行单位(行单位)为每个子帧的每个像素提供n比特数据。
电流供应单元127可以生成并供应每个像素PX的驱动电流。由于在图5和图7中已经描述了电流供应单元127的结构，因此将省略其详细描述。
时钟生成单元129可以在一帧期间为每个子帧生成n个时钟信号，并将其输出到像素PX。可以对应于m比特数据的每个比特输出n个时钟信号。可以根据分配给m比特数据的每个比特的时间确定时钟信号的信号宽度(长度或导通时间)。时钟生成单元129可以针对每个子帧向时钟线CL顺序地提供n个时钟信号。
像素PX可以包括发光元件ED和像素电路，其包括连接于发光元件ED的第一像素电路40和第二像素电路50。由于在图6中已经描述了像素PX的结构，因此将省略其详细描述。
发光元件ED可以基于在一帧期间对于每个子帧从数据驱动单元125提供的图像数据的比特值(逻辑电平)来选择性地发光或不发光，从而在一帧内调整发光时间并显示层次。
第一像素电路40在每个子帧的数据写入期间存储从数据驱动单元125施加的n比特数据的比特值，并在发光期间基于n个比特值和n个时钟信号来生成第一PWM信号。第一像素电路40可以包括PWM控制器401和存储器403。
PWM控制器401可以基于在发光期间从时钟生成单元120输入的时钟信号CK和从存储器403读取的对应图像数据的比特值来生成第一PWM信号。时钟信号的信号宽度可以与分配给相应的比特的比特位置的时间相同。PWM控制器401可以以子帧为单位基于相应的图像数据的比特值和时钟信号的信号宽度来控制第一PWM信号的脉冲宽度。存储器403可以与帧起始信号同步，并按照每个子帧在数据写入期间接收从数据驱动单元125通过数据线DL施加的n比特数据并将其事前存储。
n比特数据的比特值(逻辑电平)可以根据预设次序从数据驱动单元125输入到存储器403。存储器403可以存储至少1比特数据。在一实施例中，存储器403可以是m比特以下的存储器。例如，存储器403可以是n比特存储器。可以在子帧的数据写入期间将n比特数据的n个比特值记录在存储器403中。存储器403可以由一个或多个晶体管来实现。存储器403可以被实现为RAM，例如，SRAM或DRAM。
当将m比特数据不经转换而施加到存储器403时，由于存储器403需要具有用于存储m比特数据的容量，因此可以是引起像素小型化的限制的因素。当存储器403具有1比特容量时，由于像素需要由多个子帧(例如，m个子帧)驱动，因此驱动频率增加，并且由于驱动频率的增加而导致电流消耗增加，使得在电池使用产品的情况下引致限制。另外，必须为每个子帧分配不同的时间。相反，在本公开的实施例中，通过使用具有小于m比特的n比特存储器作为存储器403，使存储容量减小，并且像素尺寸减小。此外，通过使用n比特存储器使与1比特存储器相比可以减少子帧的数量，从而可以适当地维持驱动频率。
第二像素电路50可以通过响应于在一帧期间从第一像素电路40施加到个子帧的多个的控制信号来调节发光元件ED的发光和不发光。控制信号可以是PWM信号。第二像素电路50可以包括点连接于电流供应单元127的第一晶体管501、第二晶体管503，以及电平转换器505。
图13为用于说明根据本公开一实施例的比特数据分割的示意图，图14为用于说明根据本公开一实施例的时钟信号的驱动时序的示意图。图14是施加到任意行的时钟信号的驱动时序的示例。
在图13和图14中示出了一个帧由两个子帧组成，并且在每个子帧中由从10比特数据分割并生成的两个6比特数据生成PWM信号的示例。
参考图13，作为像素PX的10比特数据的比特串1011100110的最左侧比特B1的1为MSB，而作为最右侧比特B10的0为LSB。10比特数据可以被分割为两个6比特数据的比特串。可以组合比特来使第一子帧SF1的时间与第二子帧SF2的时间之间的差，具体地，第一子帧SF1的发光期间ET和第二子帧SF2的发光期间ET之间的差最小化。
第一个6比特数据B11至B16是10比特数据B1至B10的MSB B1*/MSB-1 B2*/MSB-2B3/MSB-7 B8/MSB-8 B9/LSB B10的组合101110。第二个6比特数据B21至B26是10比特数据B1至B10的MSB B1*/MSB-1 B2*/MSB-3 B4/MSB-4 B5/MSB-5 B6/MSB-6 B7的组合101100。在此，“*”表示向相应比特分配在10比特数据中分配的时间的一半(1/2)。即，作为第一个6比特数据和第二个6比特数据的最左侧比特B11和B21的1是作为10比特数据的最高有效位比特(MSB)B1的1，其是从10比特数据的相同位置获得的共同比特，并通过除以分配给10比特数据的MSB的时间的一半来分配。同样地，作为第一个6比特数据和第二个6比特数据的第二最左侧比特B12和B22的0是作为10比特数据的第二最高有效位比特(MSB-1)B2的0，其是从10比特数据的相同位置获得的共同比特，并通过除以分配给MSB-1的时间的一半来分配。
第一个(左侧)6比特数据是第一子帧SF1的图像数据，第二个(右侧)6比特数据是第二子帧SF2的图像数据。
参考图14，像素PX可以在一帧的每个子帧的数据写入期间DT和发光期间ET中被驱动。由于子帧时间主要是发光期间ET的导通时间(ON Time)，因此在下文中，子帧时间和发光期间的时间可以互换使用。第一子帧的时间和第二子帧的时间可以不同但近似。在下文中，近似可以表示为第一子帧的时间和第二子帧的时间相同或其差在大约10％至20％的范围内的情况。
在第一子帧SF1的数据写入期间DT中，可以将来自数据驱动单元125的n比特数据的比特值记录(存储)在像素PX中的存储器403。换言之，图13中的第一个6比特数据B11至B16的比特串101110可以被记录在像素PX中的存储器403。
在第一子帧SF1的发光期间ET，第一至第六时钟信号CK1至CK6与6比特数据同步地施加到PWM控制器401，且PWM控制器401可以基于记录在存储器403中的6比特数据的比特值和第一至第六时钟信号CK1至CK6来生成PWM信号。
第一子帧SF1的第一至第六时钟信号CK1至CK6中的每个可以与分配给6比特数据的每个比特的时间相同的时间中被施加。例如，第一时钟信号CK1在作为分配给MSB的时间T/2的一半的1/2x T/2期间被施加，第二时钟信号CK2在作为分配给MSB-1的时间T/22的一半的1/2xT/22期间被施加，第三时钟信号CK3在分配给MSB-2的时间T/23期间被施加，第四时钟信号CK4在分配给MSB-7的时间T/28期间被施加，第五时钟信号CK5在分配给MSB-8的时间T/29期间被施加，且第六时钟信号CK6在分配给LSB的时间T/210期间被施加。
在第二子帧SF2的数据写入期间DT中，可以将来自数据驱动单元125的n比特数据的比特值记录在像素PX中的存储器403。换言之，图13中的第二个6比特数据B21至B26的比特串101100可以被记录在像素PX中的存储器403。
在第二子帧SF2的发光期间ET，第一至第六时钟信号CK1至CK6与6比特数据同步地施加到PWM控制器401，且PWM控制器401可以基于记录在存储器403中的6比特数据的比特值和第一至第六时钟信号CK1至CK6来生成PWM信号。
第二子帧SF2的第一至第六时钟信号CK1至CK6中的每个可以在与分配给6比特数据的每个比特的时间相同的时间中被施加。例如，第一时钟信号CK1在作为分配给MSB的时间T/2的一半的1/2xT/2期间被施加，第二时钟信号CK2在作为分配给MSB-1的时间T/22的一半的1/2xT/22期间被施加，第三时钟信号CK3在分配给MSB-3的时间T/24期间被施加，第四时钟信号CK4在分配给MSB-4的时间T/25期间被施加，第五时钟信号CK5在分配给MSB-5的时间T/26期间被施加，且第六时钟信号CK6在分配给MSB-6的时间T/27期间被施加。
PWM控制器401可以基于输出到第一子帧SF1和第二子帧SF2的时钟信号CK和比特数据的比特值来生成PWM信号PWM。PWM控制器401可以分别在第一子帧SF1和第二子帧SF2中基于与从存储器403读取的6比特数据的比特值和相对应的时钟信号CK的信号宽度来控制PWM信号的脉冲宽度。
图15为用于说明根据本公开另一实施例的比特数据分割的示意图，图16为用于说明根据本公开另一实施例的时钟信号的驱动时序的示意图。图16是施加到任意行的时钟信号的驱动时序的示例。
在图15和图16中示出了一个帧由三个子帧组成，并且在每个子帧中由从10比特数据分割并生成的三个4比特数据生成PWM信号的示例。
参考图15，作为像素PX的10比特数据B1至B10的比特串1011100110的最左侧比特B1的1为MSB，而作为最右侧比特B10的0为LSB。10比特数据可以被分割为三个4比特数据的比特串。可以组合比特数据来使第一至第三子帧SF1至SF3之间的时间差，具体地，第一至第三子帧SF1至SF3的发光期间ET的差最小化。
第一个4比特数据B11至B14可以是10比特数据的MSB B1*/MSB-2 B3*/MSB-4 B5/LSB B10的组合。第二个4比特数据B21至B24可以是10比特数据的MSB B1*/MSB-2 B3*/MSB-5 B6/MSB-8 B9的组合。第三个4比特数据B31至B34可以是10比特数据的MSB-1 B2/MSB-3B4/MSB-6 B7/MSB-7 B8的组合。在此，“*”表示向相应比特分配在10比特数据中分配的时间的一半1/2。即，作为第一个4比特数据和第二个4比特数据的最左侧比特B11和B21的1是作为10比特数据的最高有效位比特(MSB)B1的1，其是从10比特数据的相同位置获得的共同比特，并通过除以分配给10比特数据的MSB的时间的一半来分配。同样地，作为第一个4比特数据和第二个4比特数据的第二最左侧比特B12和B22的1是作为10比特数据的第三个比特MSB-2 B3的1，其是从10比特数据的相同位置获得的共同比特，并通过除以分配给MSB-2的时间的一半来分配。
第一个(左侧)4比特数据是第一子帧SF1的图像数据，第二个(中间))4比特数据是第二子帧SF2的图像数据，第三个(右侧)4比特数据是第三子帧SF3的图像数据。
参考图16，像素PX可以在一帧的每个子帧的数据写入期间DT和发光期间ET中被驱动。第一子帧的时间和第二子帧的时间可以不同但近似。
在第一子帧SF1的数据写入期间DT中，可以将来自数据驱动单元125的n比特数据的比特值记录在像素PX中的存储器403。换言之，图15中的第一个4比特数据B11至B14的比特串1110可以被记录在像素PX中的存储器403。
在第一子帧SF1的发光期间ET，第一至第四时钟信号CK1至CK4与4比特数据同步地施加到PWM控制器401，且PWM控制器401可以基于记录在存储器403中的4比特数据的比特值和第一至第四时钟信号CK1至CK4来生成PWM信号。
第一子帧SF1的第一至第四时钟信号CK1至CK4中的每个可以在与分配给4比特数据的每个比特的时间相同的时间中被施加。例如，第一时钟信号CK1在作为分配给MSB的时间T/2的一半的1/2xT/2期间被施加，第二时钟信号CK2在作为分配给MSB-2的时间T/23的一半的1/2xT/23期间被施加，第三时钟信号CK3在分配给MSB-4的时间T/25期间被施加，且第四时钟信号CK4在分配给LSB的时间T/210期间被施加。
在第二子帧SF2的数据写入期间DT中，可以将来自数据驱动单元125的n比特数据的比特值记录在像素PX中的存储器403。换言之，图15中的第二个4比特数据B21至B24的比特串1101可以被记录在像素PX中的存储器403。
在第二子帧SF2的发光期间ET，第一至第四时钟信号CK1至CK4与4比特数据同步地施加到PWM控制器401，且PWM控制器401可以基于记录在存储器403中的4比特数据的比特值和第一至第四时钟信号CK1至CK4来生成PWM信号。
第二子帧SF2的第一至第四时钟信号CK1至CK4中的每个可以在与分配给4比特数据的每个比特的时间相同的时间中被施加。例如，第一时钟信号CK1在作为分配给MSB的时间T/2的一半的1/2xT/2期间被施加，第二时钟信号CK2在作为分配给MSB-2的时间T/23的一半的1/2xT/23期间被施加，第三时钟信号CK3在分配给MSB-5的时间T/26期间被施加，且第四时钟信号CK4在分配给MSB-8的时间T/29期间被施加。
在第三子帧SF3的数据写入期间DT中，可以将来自数据驱动单元125的n比特数据的比特值记录在像素PX中的存储器403。换言之，图15中的第三个4比特数据B31至B34的比特串0101可以被记录在像素PX中的存储器403。
在第三子帧SF3的发光期间ET，第一至第四时钟信号CK1至CK4与4比特数据同步地施加到PWM控制器401，且PWM控制器401可以基于记录在存储器403中的4比特数据的比特值和第一至第四时钟信号CK1至CK4来生成PWM信号。
第三子帧SF3的第一至第四时钟信号CK1至CK4中的每个可以在与分配给4比特数据的每个比特的时间相同的时间中被施加。例如，第一时钟信号CK1在分配给MSB-1的时间T/22期间被施加，第二时钟信号CK2在分配给MSB-3的时间T/24期间被施加，第三时钟信号CK3在分配给MSB-6的时间T/27期间被施加，且第四时钟信号CK4在分配给MSB-7的时间T/28期间被施加。
PWM控制器401可以基于从第一子帧SF1至第三子帧SF3输出的时钟信号CK以及比特数据的比特值来生成PWM信号PWM。PWM控制器401可以分别在第一子帧SF1至第三子帧SF3中基于与从存储器403读取的4比特数据的比特值和相对应的时钟信号CK的信号宽度来控制PWM信号的脉冲宽度。
图17为用于说明根据本公开另一实施例的比特数据分割的示意图，图18为用于说明根据本公开另一实施例的时钟信号的驱动时序的示意图。图18是施加到任意行的时钟信号的驱动时序的示例。
在图17和图18中示出了一个帧由两个子帧组成，并且在每个子帧中由从10比特数据分割并生成的两个5比特数据生成PWM信号的示例。
参考图17，作为像素PX的10比特数据B1至B10的比特串1011100110的最左侧比特B1的1为MSB，而作为最右侧比特B10的0为LSB。10比特数据可以被分割为两个5比特数据的比特串。可以组合比特来使第一子帧SF1的时间与第二子帧SF2的时间之间的差，具体地，第一子帧SF1的发光期间ET和第二子帧SF2的发光期间ET之间的差最小化。
第一个5比特数据B11至B15可以是10比特数据的MSB B1/MSB-6 B7/MSB-7 B8/MSB-8 B9/LSB B10的组合(10110)。第二个5比特数据B21至B25可以是10比特数据的MSB-1B2/MSB-2 B3/MSB-3 B4/MSB-4 B5/MSB-5 B6的组合(01110)。
第一个(左侧)5比特数据是第一子帧SF1的图像数据，第二个(右侧)5比特数据是第二子帧SF2的图像数据。
参考图18，像素PX可以在一帧的每个子帧的数据写入期间DT和发光期间ET中被驱动。发光期间ET的导通时间是子帧的时间，并且第一子帧的时间和第二子帧的时间可以不同但近似。
在第一子帧SF1的数据写入期间DT中，可以将来自数据驱动单元125的n比特数据的比特值记录在像素PX中的存储器403。换言之，图18中的第一个5比特数据B11至B15的比特串(10110)可以被记录在像素PX中的存储器403。
在第一子帧SF1的发光期间ET，第一至第五时钟信号CK1至CK5与5比特数据同步地施加到PWM控制器401，且PWM控制器401可以基于记录在存储器403中的5比特数据的比特值和第一至第五时钟信号CK1至CK5来生成PWM信号。
第一子帧SF1的第一至第五时钟信号CK1至CK5中的每个可以在与分配给5比特数据的每个比特的时间相同的时间中被施加。例如，第一时钟信号CK1在分配给MSB的时间T/2期间被施加，第二时钟信号CK2在分配给MSB-6的时间T/27期间被施加，第三时钟信号CK3在分配给MSB-6的时间T/28期间被施加，第四时钟信号CK4在分配给MSB-7的时间T/28期间被施加，且第五时钟信号CK5在分配给LSB的时间T/210期间被施加。
在第二子帧SF2的数据写入期间DT中，可以将来自数据驱动单元125的n比特数据的比特值记录在像素PX中的存储器403。换言之，图18中的第二个5比特数据(B21至B25的比特串(01110)可以被记录在像素PX中的存储器403。
在第二子帧SF2的发光期间ET，第一至第五时钟信号CK1至CK5与5比特数据同步地施加到PWM控制器401，且PWM控制器401可以基于记录在存储器403中的5比特数据的比特值和第一至第五时钟信号CK1至CK5来生成PWM信号。
第二子帧SF2的第一至第五时钟信号CK1至CK5中的每个可以在与分配给5比特数据的每个比特的时间相同的时间中被施加。例如，第一时钟信号CK1在分配给MSB-1的时间T/22期间被施加，第二时钟信号CK2在分配给MSB-2的时间T/23期间被施加，第三时钟信号CK3在分配给MSB-3的时间T/24期间被施加，第四时钟信号CK4在分配给MSB-4的时间T/25期间被施加，且第五时钟信号CK5在分配给MSB-5的时间T/26期间被施加。
PWM控制器401可以基于输出到第一子帧SF1和第二子帧SF2的时钟信号CK和比特数据的比特值来生成PWM信号PWM。PWM控制器401可以分别在第一子帧SF1和第二子帧SF2中基于与从存储器403读取的5比特数据的比特值和时钟信号CK的信号宽度来控制PWM信号的脉冲宽度。
在图13至图18的实施例中，当比特值为1时，PWM控制器401可以输出具有脉冲宽度等于时钟信号CK的信号宽度的脉冲。当比特值为0时，PWM控制器401可以不输出与时钟信号CK的信号宽度相同的脉冲。在另一实施例中，当比特值为1时，PWM控制器401可以不输出与时钟信号CK的信号宽度相同的脉冲，且当比特值为0时，PWM控制器401可以输出具有脉冲宽度等于时钟信号CK的信号宽度的脉冲。
发光元件ED在一帧期间可以根据PWM信号的脉冲输出发光或不发光。当脉冲输出导通时，发光元件ED可以在与脉冲宽度相对应的时间内发光。发光元件ED可以在脉冲输出截止的时间内不发光。
本公开的实施例可以被实现为微LED显示装置。近来，随着对微显示装置的需求作为新的显示装置增加，对于形成硅上LED的硅上微型LED或硅上AMOLED的开发正在不断增长，且预期对在便携式显示装置的节减功耗需求将会增加。
根据本公开的实施例的像素可以包括用于切换电流源以驱动电流的像素电路，且可以通过表现灰度(层次)的时序信号和数字数据的组合来生成切换信号。
根据本公开的实施例的像素可以通过在一帧内的多个子帧中分割并存储数字数据，从而减少每个像素所需的存储器比特数量。
根据本公开的实施例，由于存储器被提供在像素中并能够驱动电流，并且在静止图像中，驱动单元仅需要向像素单元传输简单的驱动脉冲，因此可以改善功耗。
根据本公开的实施例，通过PWM驱动以低层次使用高偏压电流可以确保优异的像素之间的匹配特性，并且可以以小尺寸实现高色深度。
根据本公开的实施例，可以通过数字处理来设定期望的伽马值，并且可以在维持所设定的伽玛值的同时，通过使用电流镜电路容易地调节辉度。
根据本公开的实施例，可以通过使用低电压晶体管为主的电路结构来实现高解析度的显示装置。
在本说明书中，主要通过有限的实施例描述了本发明，但是在本公开的范围内各种实施方式是可能的。此外，尽管没有描述，均等手段也被并入本公开中。因此，本公开的真正保护范围应该由所附权利要求书限定。

Claims (6)

1.一种显示装置，包括：
像素电路；
第一控制器，其连接至所述像素电路并向所述像素电路提供时钟信号；以及
第二控制器，其连接至所述像素电路并向所述像素电路提供图像数据信号；并且
其中，所述像素电路的每个像素电路包括：
第一像素电路，其被配置为响应于控制信号来控制发光元件的发光和不发光；以及
第二像素电路，其被配置为存储来自所述第二控制器的图像数据的比特值，并基于所存储的比特值和来自所述第一控制器的时钟信号来产生所述控制信号。
2.根据权利要求1所述的显示装置，其中，所述控制信号被施加到构成帧的多个子帧中的每个子帧，并且根据每个比特值控制包括在所述帧中的每个子帧。
3.根据权利要求1所述的显示装置，还包括控制单元，所述控制单元被配置为从外部设备接收帧的图像数据，基于接收到的图像数据生成校正图像数据，并将所述校正图像数据输出到所述第二控制器。
4.根据权利要求1所述的显示装置，还包括控制单元，所述控制单元被配置为从外部设备接收帧的图像数据，
其中，所述控制单元被配置为将所述图像数据的最高有效位(MSB)到最低有效位(LSB)以预设的顺序输出至所述第二控制器。
5.根据权利要求3所述的显示装置，其中，所述控制单元还包括伽马设定单元，所述伽马设定单元被配置为使用伽马曲线设定伽马值，根据所设定的伽马值设定图像数据的校正值，并将所设定的校正值输出到所述控制单元。
6.根据权利要求1所述的显示装置，
其中所述像素电路形成行和列，
其中所述第一控制器将所述时钟信号提供给共同行的至少一个行中的像素电路，并且，
其中所述第二控制器将所述图像数据信号提供给共同列的至少一个列中的像素电路。
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