JP4717091B2 - 表示パネル駆動装置 - Google Patents

Description

本発明は表示パネル駆動装置に関する。

近年、有機ＥＬ素子などの発光素子を用いた表示パネルの開発が進み、該表示パネルを搭載したディスプレイ装置が普及しつつある。例えば特許文献１には表示パネル用の素子として用いられる有機ＥＬ素子の駆動装置及び駆動方法が開示されている。当該駆動装置によれば、有機ＥＬ素子と直列に接続されたスイッチング素子と、スイッチング素子を周期的にオン、オフさせて有機ＥＬ素子に周期的に一定量の駆動電流を供給する制御部とを備えることにより、有機ＥＬ素子の劣化による輝度の低下を抑制できるとしている。

通常、表示パネルを駆動するための電流出力型のドライバ（駆動装置）における表示階調の制御方式として、主に表示パネル駆動のための電流（以下、駆動電流と称する）の値を変化させる方式と、駆動電流を出力する時間を変化させて制御するＰＷＭ（Pulse Width Modulation）方式が知られている。ＰＷＭ方式は駆動電流を出力する時間をオン／オフにより制御する制御信号が各出力端子当たり１本で済むという利点がある。通常、駆動電流は表示素子の特性に合わせて論理回路とは異なる電源電圧で駆動される。そのため、各制御信号にレベルシフト回路を挿入する必要があるため、制御信号が少ない方がチップ面積を小さくできるという利点があることから、ＰＷＭ方式が広く用いられている。

図１は表示パネル１００とこれを駆動する陰極ドライバ群２１０及び陽極ドライバ群３１０とを表す図である。表示パネル１００には、表示画素１１１〜１ｍｎがｍ行×ｎ列（ｍ、ｎは正整数）のマトリクス状に配列されている。例えば、１行目には表示画素１１１、１１２、・・・、１１ｎが配列され、ｍ行目には、１ｍ１、１ｍ２、・・・、１ｍｎが配列されている。陽極ドライバ群３１０は、出力ドライバ３１０−１〜３１０−ｎからなる。出力ドライバ３１０−１からは駆動電流Ｉａ＿１の輝度パルスｄｏ＿１がデータラインＤＬ１に、出力ドライバ３１０−２からは駆動電流Ｉａ＿２の輝度パルスｄｏ＿２がデータラインＤＬ２に、・・・、出力ドライバ３１０−ｎからは駆動電流Ｉａ＿ｎの輝度パルスｄｏ＿ｎがデータラインＤＬｎに、それぞれ出力される。

表示に当たって、陰極ドライバ２１０−１〜２１０−ｍによって選択ラインＳＬ１〜ＳＬｍのいずれかが選択され、当該選択された選択ラインに配列されている表示画素の各々に、陽極ドライバ群３１０からの駆動電流が供給される。同図は、陰極ドライバ２１０−２の出力電圧レベルを’Ｌ’（ローレベル）として、２行目に配列されている表示画素１２１、１２２、・・・、１２ｎが選択された場合について示されている。なお、陰極ドライバ２１０−２以外の出力電圧レベルは’Ｈ’（ハイレベル）であり、２行目以外の表示画素は選択されていない。このとき、出力ドライバ３１０−１からの駆動電流Ｉａ＿１が表示画素１２１に、出力ドライバ３１０−２からの駆動電流Ｉａ＿２が表示画素１２２に、・・・、出力ドライバ３１０−ｎからの駆動電流Ｉａ＿ｎが表示画素１２ｎに、それぞれ供給される。表示画素１２１は駆動電流Ｉａ＿１に応じた表示輝度にて表示する。ＰＷＭ方式の場合、出力ドライバ３１０−１が輝度パルスｄｏ＿１のパルス幅を変化させることによりその駆動電流Ｉａ＿１の値を変化させて、表示画素１２１の表示階調を制御する。表示画素１２２、・・・、１２ｎについても同様である。

図２は従来知られた表示パネル駆動装置３００を表す図である。表示パネル駆動装置３００は、出力ドライバ３１０−ｉ（ｉは１以上、ｎ以下の正整数）と、電流制御電圧発生回路３２０と、タイミング発生回路３３０と、を含む。通常、表示パネル駆動装置３００は、出力ドライバ３１０−ｉ以外にも複数の出力ドライバを含むが、ここでは、説明の簡略化のため、出力ドライバ３１０−ｉのみを表している。表示パネル駆動装置３００は、定電流を得るためにＭＯＳ素子によって実現された電流源回路３１１−ｉ及び３２１を用いている。電流源回路３１１−ｉは、ＰＭＯＳ素子ｍ１＿ｉ及びｍ２＿ｉからなる。ＰＭＯＳ素子ｍ１＿ｉのソースは電源電圧ｖｄｄに接続され、ドレインはＰＭＯＳ素子ｍ２＿ｉのソースと接続されている。ＰＭＯＳ素子ｍ２＿ｉのドレインは出力端子３１２−ｉと接続されており、出力端子３１２−ｉから輝度パルスｄｏ＿ｉが出力される。ＰＭＯＳ素子ｍ１＿ｉのゲートには、電流制御電圧発生回路３２０からの電流制御電圧ｉｃｔｒｌが印加されている。電流制御電圧ｉｃｔｒｌは、図示せぬ他の出力ドライバの各々に含まれる電流源回路のＰＭＯＳ素子のゲートにも共通に印加されている。

電流制御電圧ｉｃｔｒｌは、電流制御電圧発生回路３２０によって生成される。電流制御電圧発生回路３２０は、電流源回路３２１と、電流源３２２と、増幅部３２３と、を含む。電流源回路３２１は、ＰＭＯＳ素子ｍ１＿０及びｍ２＿０からなる。ＰＭＯＳ素子ｍ１＿０のソースは電源電圧ｖｄｄに接続され、ドレインはＰＭＯＳ素子ｍ２＿０のソースと接続されている。ＰＭＯＳ素子ｍ２＿０のドレインは電流源３２２と接続されている。ＰＭＯＳ素子ｍ１＿０のゲートには増幅部３２３からの電流制御電圧ｉｃｔｒｌが印加される。ＰＭＯＳ素子ｍ２＿０のゲートは接地電位ｖｓｓに接続されている。増幅部３２３は、ＰＭＯＳ素子ｍ２＿０のドレイン電圧を増幅してドレイン電流が基準電流Ｉｒｅｆと等しくなる電流制御電圧ｉｃｔｒｌを、電流源回路３２１を構成しているＰＭＯＳ素子ｍ１＿０のゲートに印加すると共に、出力ドライバの３１０−ｉに含まれる電流源回路３１１−ｉを構成しているＰＭＯＳ素子ｍ１＿ｉ及び図示せぬ他の出力ドライバの各々に含まれる電流源回路のＰＭＯＳ素子のゲートに印加する。

タイミング発生回路３３０は、ＰＷＭクロック信号ＰＣ及びライントリガパルス信号ＬＴを発生して出力ドライバ３１０−ｉに含まれるドライブパルス生成回路３１４−ｉに与える。ＰＷＭクロック信号ＰＣは、各出力ドライバが階調数に応じた駆動電流を出力するのに用いられる信号であり、そのクロックパルス幅は予め設定されており不変である。ライントリガパルス信号ＬＴは、各出力ドライバにおける駆動電流の出力タイミングをそろえるための信号である。タイミング発生回路３３０は、図示せぬ他の出力ドライバの各々に含まれるドライブパルス生成回路にも同様にＰＷＭクロック信号ＰＣ及びライントリガパルス信号ＬＴを与える。

出力ドライバ３１０−ｉは、電流源回路３１１−ｉと、出力端子３１２−ｉと、データレジスタ３１３−ｉと、ドライブパルス生成回路３１４−ｉと、を含む。データレジスタ３１３−ｉは、輝度データｈｄ＿ｉを格納しているレジスタである。ドライブパルス生成回路３１４−ｉは、データレジスタ３１３−ｉに格納されている輝度データｈｄ＿ｉを取得し、当該輝度データｈｄ＿ｉが表す階調数に応じたパルス幅のドライブパルスｄｄ＿ｉを生成する。ドライブパルス生成回路３１４−ｉは、ドライブパルスｄｄ＿ｉをＰＭＯＳ素子ｍ２＿ｉのゲートに印加する。ＰＭＯＳ素子ｍ２＿ｉのゲートに、ハイレベルのドライブパルスｄｄ＿ｉが印加された場合にはソース−ドレイン間が電気的に導通せず、ローレベルのドライブパルスｄｄ＿ｉが印加された場合にはソース−ドレイン間が電気的に導通して出力端子３１２−ｉから輝度パルスｄｏ＿ｉが出力される。すなわち、ドライブパルスｄｄ＿ｉは輝度パルスｄｏ＿ｉの出力をオン／オフする信号である。

図３は表示パネル駆動装置３００の動作波形を表す図である。ここでは、説明の簡略化のため、階調数を８としてある。ドライブパルス生成回路３１４−ｉは、ライントリガパルス信号ＬＴのパルスを受け取った時刻である時刻ｔ０に、ローレベルのドライブパルスｄｄ＿ｉの出力を開始する。ドライブパルス生成回路３１４−ｉは、データレジスタ３１３−ｉに格納されている輝度データｈｄ＿ｉを取得し、当該輝度データｈｄ＿ｉが表す階調数に相当するＰＷＭクロック周期が経過するまで、ローレベルのドライブパルスｄｄ＿ｉをＰＭＯＳ素子ｍ２＿ｉのゲートに印加する。例えば、輝度データｈｄ＿ｉが表す階調数が１である場合、ドライブパルス生成回路３１４−ｉは、ＰＷＭクロック信号ＰＣのパルスを１つ受け取った時刻である時刻ｔ１において、ドライブパルスｄｄ＿ｉをハイレベルとする。このときの波形はｄｄ＿ｉ（階調１）に表される。また、輝度データｈｄ＿ｉが表す階調数が６である場合、ドライブパルス生成回路３１４−ｉは、ＰＷＭクロック信号ＰＣのパルスを６つ受け取った時刻である時刻ｔ３において、ドライブパルスｄｄ＿ｉをハイレベルとする。このときの波形はｄｄ＿ｉ（階調６）に表される。同様に、輝度データｈｄ＿ｉが表す階調数が７である場合、ドライブパルス生成回路３１４−ｉは、ＰＷＭクロック信号ＰＣのパルスを７つ受け取った時刻である時刻ｔ４において、ドライブパルスｄｄ＿ｉをハイレベルとする。このときの波形はｄｄ＿ｉ（階調７）に表される。

ＰＭＯＳ素子ｍ２＿ｉはゲートにローレベルのドライブパルスｄｄ＿ｉを印加されているときにソース−ドレイン間が電気的に導通し（すなわちオン状態となり）、出力端子３１２−ｉからハイレベルの輝度パルスｄｏ＿ｉを出力する。例えば、時刻ｔ０〜ｔ１の期間、ローレベルであるドライブパルスがＰＭＯＳ素子ｍ２＿ｉのゲートに与えられた場合、出力端子３１２−ｉからは時刻ｔ０〜ｔ１の期間オン状態となり、ハイレベルの輝度パルスｄｏ＿ｉ（階調１)が出力される。同様に、ＰＭＯＳ素子ｍ２＿ｉのゲートに、ドライブパルスｄｄ＿ｉ（階調６）が与えられた場合は輝度パルスｄｏ＿ｉ（階調６)が、また、ドライブパルスｄｄ＿ｉ（階調７）が与えられた場合は輝度パルスｄｏ＿ｉ（階調７)が、それぞれ出力される。このときの輝度パルスｄｏ＿ｉの振幅は、電流制御電圧ｉｃｔｒｌの値によって変動する。
特開２０００−１００５６３号公報

しかし、従来の表示パネル駆動装置においては、ドライブパルスｄｄ＿ｉによりＰＭＯＳ素子ｍ２＿ｉがオン／オフされると、ＰＭＯＳ素子ｍ２＿ｉと直列に接続されているＰＭＯＳ素子ｍ１＿ｉのゲートに蓄えられた電荷量が変化する。また、ドレイン電圧の変化が、ゲート−ドレイン間の寄生容量を介してＰＭＯＳ素子ｍ１＿ｉのゲート電圧を変化させる。これらの影響により、ＰＭＯＳ素子ｍ１＿ｉのゲートに印加される電流制御電圧ｉｃｔｒｌの値が変動してしまう。

電流制御電圧ｉｃｔｒｌの値が変動すると、輝度パルスｄｏ＿ｉの振幅も変動し、輝度パルスｄｏ＿ｉの振幅とパルス幅との積によって算出される駆動電荷量Ｑａ＿１の値が変動してしまう。表示パネル１００には、駆動電荷量Ｑａ＿１の値に応じて変化する駆動電流Ｉａ＿１に応じた表示輝度が表示されることから、駆動電荷量Ｑａ＿１の値が変動すると、表示の輝度ムラを発生してしまうという問題点があった。

電流制御電圧ｉｃｔｒｌの値の変動を低減する解決策の１つとして、電流制御電圧ｉｃｔｒｌを生成している増幅部３２３の出力駆動能力を高くすることが考えられるが、電流制御電圧ｉｃｔｒｌ信号は通常多数のＰＭＯＳ素子のゲートに接続されており負荷容量が大きいこと、また、変動が出力スイッチングによることより、変動を十分抑えられる増幅部３２３の設計は困難であった。

本発明は上記した如き問題点に鑑みてなされたものであって、増幅部３２３に過度の駆動能力を要求する必要がなく、電流制御電圧ｉｃｔｒｌが変動しても、表示輝度を一定に保ち、輝度ムラの発生を防ぐことができる表示パネル駆動装置を提供することを目的とする。

本発明による表示パネル駆動装置は、データラインを介して電流駆動型の表示パネルを駆動する表示パネル駆動装置であって、電流制御電圧を発生する電流制御電圧発生回路と、前記データラインに、前記電流制御電圧に基づいた電流振幅の輝度パルスを、クロック信号に同期して各々が供給する複数の出力ドライバと、前記電流制御電圧に基づいたパルス周期のパルス信号を前記クロック信号として生成するクロック発生回路と、を含み、前記出力ドライバは、前記クロック信号に同期し且つ輝度データに応じたパルス幅のドライブパルスを生成するドライブパルス生成回路と、前記ドライブパルスによってオンオフせしめられて前記電流制御電圧に応じた振幅の電流パルスをオンオフして前記輝度パルスとして生成する電流源回路と、を含み、前記クロック発生回路は、前記電流制御電圧に基づいた大きさのミラー電流を発生する少なくとも１つのミラー電流源回路と、前記ミラー電流を積分する積分回路と、前記積分回路の積分値が閾値に達するまでの積分時間に基づいたパルス周期のパルス信号を前記クロック信号として生成するパルス信号生成部と、を含むことを特徴とする。

以下、本発明に係る実施例について添付の図面を参照しつつ詳細に説明する。
＜第１の実施例＞
図４は本実施例による表示パネル駆動装置４００を表すブロック図である。表示パネル駆動装置４００は、表示パネルを駆動するための装置であり、出力ドライバ４１０−ｉと、電流制御電圧発生回路４２０と、ＰＷＭクロック発生回路４３０と、を含む。通常、表示パネル駆動装置４００は、出力ドライバ４１０−ｉ以外にも複数の出力ドライバを含むが、ここでは、説明の簡略化のため、出力ドライバ４１０−ｉのみを表している。表示パネル駆動装置４００に含まれている出力ドライバの総数をｎ個とし、ｉは１以上、ｎ以下の正整数とする。また、表示パネル駆動装置４００に含まれる陰極ドライバ群も説明の簡略化のため、図示していない。

以下、図４及び表示パネル駆動装置４００における動作波形を表す図である図５を適宜、参照しつつ、表示パネル駆動装置４００の構成及び動作について説明する。

電流制御電圧発生回路４２０は、出力ドライバ４１０−ｉ及び図示せぬ複数の出力ドライバの各々が出力する駆動電流を制御する電流制御電圧ｉｃｔｒｌを発生する回路であり、電流源回路４２１と、電流源４２２と、増幅部４２３と、を含む。

電流源回路４２１は、ＰＭＯＳ素子ｍ１＿０及びｍ２＿０からなる。ＰＭＯＳ素子ｍ１＿０のソースは電源電圧ｖｄｄに接続され、ドレインはＰＭＯＳ素子ｍ２＿０のソースと接続されている。ＰＭＯＳ素子ｍ２＿０のドレインは電流源４２２と接続されている。ＰＭＯＳ素子ｍ１＿０のゲートには増幅部４２３からの電流制御電圧ｉｃｔｒｌが印加される。ＰＭＯＳ素子ｍ２＿０のゲートは接地電位ｖｓｓに接続されている。増幅部４２３は、ＰＭＯＳ素子ｍ２＿０のドレイン電圧を増幅してドレイン電流が基準電圧Ｉｒｅｆと等しくなる電流制御電圧ｉｃｔｒｌを、電流源回路４２１を構成しているＰＭＯＳ素子ｍ１＿０のゲートに印加すると共に、出力ドライバ４１０−ｉに含まれる電流源回路４１１−ｉを構成しているＰＭＯＳ素子ｍ１＿ｉ及び図示せぬ他の出力ドライバの各々に含まれる電流源回路のＰＭＯＳ素子のゲート、更にＰＷＭクロック発生回路４３０に含まれるミラー電流源回路４３１のＰＭＯＳ素子ｍ１＿ｓのゲートにそれぞれ印加する。

ＰＷＭクロック発生回路４３０は、各出力ドライバが階調数に応じた駆動電流を出力するのに用いるＰＷＭクロック信号ＰＣを発生する回路であり、ミラー電流源回路４３１と、コンデンサ４３２と、比較部４３３と、クロック生成回路４３４と、スイッチ４３５と、を含む。

ミラー電流源回路４３１は、ＰＭＯＳ素子ｍ１＿ｓ及びｍ２＿ｓからなる。ＰＭＯＳ素子ｍ１＿ｓのゲートには、電流制御電圧発生回路４２０からの電流制御電圧ｉｃｔｒｌが印加されている。ＰＭＯＳ素子ｍ１＿ｓのソースは電源電圧ｖｄｄに接続され、ドレインはＰＭＯＳ素子ｍ２＿ｓのソースと接続されている。ＰＭＯＳ素子ｍ２＿ｓのゲートには接地電位ｖｓｓが印加されており、ソース−ドレイン間は電気的に導通している（オン状態にある）。ＰＭＯＳ素子ｍ２＿ｓのドレインからは、ミラー電流Ｉａ＿ｓが出力される。ミラー電流Ｉａ＿ｓの値は、電流制御電圧ｉｃｔｒｌの変動に伴って変動する。

コンデンサ４３２の一端は接続点ａ１においてＰＭＯＳ素子ｍ２＿ｓのドレインと接続され、他端は接地電位ｖｓｓと接続されている。スイッチ４３５が開放されている場合、コンデンサ４３２は、ミラー電流Ｉａ＿ｓの値に応じた電荷量を蓄積する。スイッチ４３５が閉じている場合、コンデンサ４３２は、蓄積された電荷を放電する。すなわち、コンデンサ４３２は、ミラー電流Ｉａ＿ｓを積分する積分回路の役割を担う。

比較部４３３は、２入力、１出力の比較回路であり、一方の入力はコンデンサ４３２の一端と接続点ａ１において接続され、他方の入力には予め設定された閾値電圧Ｖｒｅｆが入力されている。接続点ａ１における電位は、ミラー電流Ｉａ＿ｓの値に応じてコンデンサ４３２に蓄積された電荷量に基づくコンデンサ電位Ｖｃａｐである。

比較部４３３は、接続点ａ１におけるコンデンサ電圧Ｖｃａｐと閾値電圧Ｖｒｅｆとを比較して得られた電圧比較結果信号ＣＯをクロック生成回路４３４に与える。比較部４３３は、コンデンサ電位Ｖｃａｐが閾値電位Ｖｒｅｆを下回っていると判別した場合、ローレベルの電圧比較結果信号ＣＯをクロック生成回路４３４に与える。また、比較部４３３は、コンデンサ電位Ｖｃａｐが閾値電位Ｖｒｅｆに達したと判別した場合に、ハイレベルの電圧比較結果信号ＣＯをクロック生成回路４３４に与える。

図５に示されるように、ライントリガパルス信号ＬＴのハイレベルのパルスがクロック生成回路４３４に入力された時刻ｔ０においてスイッチ４３５が開放され、コンデンサ４３２がミラー電流Ｉａ＿ｓの値に応じた電荷量を蓄積し始める。時間の経過と共にコンデンサ４３２に電荷が蓄積され、コンデンサ電圧Ｖｃａｐが上昇する。比較部４３３は、時刻ｔ１においてコンデンサ電位Ｖｃａｐが閾値電位Ｖｒｅｆに達したと判別した場合に、ハイレベルの電圧比較結果信号ＣＯをクロック生成回路４３４に与える。

クロック生成回路４３４は、ＰＷＭクロック信号ＰＣを生成するパルス信号生成手段と、スイッチ制御信号Ｃｒｓｔを生成するスイッチ制御信号生成手段を備える。

パルス信号生成手段は、比較部４３３からハイレベルの電圧比較結果信号ＣＯを受け取ったのに応じて、ハイレベルのパルス信号をＰＷＭクロック信号ＰＣとして生成する。すなわち、パルス信号生成手段は、コンデンサ４３２によるミラー電流Ｉａ＿ｓの積分値が閾値に達するまでの積分時間に応じたパルス周期のパルス信号を前記クロック信号として生成する。当該パルス信号のパルス幅は、コンデンサ４３２の放電、及び、出力ドライバ４１０−ｉのドライブパルス生成回路４１４−ｉ及び図示せぬ他の出力ドライバの各々のドライブパルス生成回路の動作に必要な時間に合わせて予め設定する。パルス信号生成手段は、比較部４３３からの電圧比較結果信号ＣＯのレベルがローレベルである場合には、ＰＷＭクロック信号ＰＣのレベルをローレベルとする。

図５に示されるように、パルス信号生成手段は、例えば、時刻ｔ１において比較部４３３からハイレベルの電圧比較結果信号ＣＯを受け取ったのに応じて、時刻ｔ１〜ｔ２の時間に相当するパルス幅のハイレベルのパルス信号をＰＷＭクロック信号ＰＣとして生成する。パルス信号生成手段は、当該所定時間経過後（時刻ｔ２経過後）、ＰＷＭクロック信号ＰＣのレベルをローレベルに戻す。クロック生成回路４３４は、ＰＷＭクロック信号ＰＣを出力ドライバ４１０−ｉのドライブパルス生成回路４１４−ｉ及び図示せぬ他の出力ドライバの各々に含まれるドライブパルス生成回路に与える。また、クロック生成回路４３４は、外部からのライントリガパルス信号ＬＴを出力ドライバ４１０−ｉ及び図示せぬ他の出力ドライバの各々に与える機能も有する。

スイッチ制御信号生成手段は、外部からハイレベルのライントリガパルス信号ＬＴを受け取った時点において、ローレベルのスイッチ制御信号Ｃｒｓｔを生成し、これをスイッチ４３５に与えることによりスイッチ４３５を開放する。また、スイッチ制御信号生成手段は、ＰＷＭクロック信号ＰＣのレベルがハイレベルである期間においても、ハイレベルのスイッチ制御信号Ｃｒｓｔを生成し、これをスイッチ４３５に与えることによりスイッチ４３５を閉じる。反対に、スイッチ制御信号生成手段は、ＰＷＭクロック信号ＰＣのレベルがローレベルである期間においては、ローレベルのスイッチ制御信号Ｃｒｓｔを生成し、これをスイッチ４３５に与えることによりスイッチ４３５を閉じる。

図５に示されるように、スイッチ制御信号生成手段は、例えば、時刻ｔ０において外部からハイレベルのライントリガパルス信号ＬＴを受け取った時点において、ローレベルのスイッチ制御信号Ｃｒｓｔを生成し、これをスイッチ４３５に与えることによりスイッチ４３５を開放する。スイッチ制御信号生成手段は、時刻ｔ１においてＰＷＭクロック信号ＰＣのレベルがハイレベルとなったのに応じてハイレベルのスイッチ制御信号Ｃｒｓｔを生成し、これをスイッチ４３５に与えることによりスイッチ４３５を閉じる。また、スイッチ制御信号生成手段は、時刻ｔ２においてＰＷＭクロック信号ＰＣのレベルがローレベルとなったのに応じてローレベルのスイッチ制御信号Ｃｒｓｔを生成し、これをスイッチ４３５に与えることによりスイッチ４３５を開放する。

スイッチ４３５の一端は、接続点ａ２においてコンデンサ４３２の一端と接続され、他端は接地電位ｖｓｓに接続されている。スイッチ４３５は、ローレベルのスイッチ制御信号Ｃｒｓｔに応じて開放し、ハイレベルのスイッチ制御信号Ｃｒｓｔに応じて閉じる。スイッチ４３５が開いている間は、ＰＭＯＳ素子ｍ２＿ｓのドレインからのミラー電流Ｉａ＿ｓの値に応じた電荷がコンデンサ４３２に蓄積される。スイッチ４３５が閉じている間は、コンデンサ４３２に蓄積されている電荷が放電される。

出力ドライバ４１０−ｉは、電流源回路４１１−ｉと、出力端子４１２−ｉと、データレジスタ４１３−ｉと、ドライブパルス生成回路４１４−ｉと、を含む。

電流源回路４１１−ｉは、ＰＭＯＳ素子ｍ１＿ｉ及びｍ２＿ｉからなる。ＰＭＯＳ素子ｍ１＿ｉのゲートには、電流制御電圧発生回路４２０からの電流制御電圧ｉｃｔｒｌが印加されている。ＰＭＯＳ素子ｍ１＿ｉのソースは電源電圧ｖｄｄに接続され、ドレインはＰＭＯＳ素子ｍ２＿ｉのソースと接続されている。ＰＭＯＳ素子ｍ２＿ｉのゲートには、ドライブパルス生成回路４１４−ｉからのドライブパルスｄｄ＿ｉが印加されている。ＰＭＯＳ素子ｍ２＿ｉのドレインは出力端子４１２−ｉと接続されており、出力端子４１２−ｉから駆動電流Ｉａ＿ｉが出力される。ＰＭＯＳ素子ｍ２＿ｉはドライブパルスｄｄ＿ｉによってオン／オフされるため、駆動電流Ｉａ＿ｉは輝度パルスｄｏ＿ｉとして出力される。

データレジスタ４１３−ｉは、輝度データｈｄ＿ｉを格納しているレジスタである。ドライブパルス生成回路４１４−ｉは、データレジスタ４１３−ｉに格納されている輝度データｈｄ＿ｉを取得し、当該輝度データｈｄ＿ｉが表す階調数に応じたパルス幅のドライブパルスｄｄ＿ｉを生成する。ドライブパルス生成回路４１４−ｉは、初期状態ではハイレベルのドライブパルスｄｄ＿ｉを出力しており、ライントリガパルス信号ＬＴのハイレベルのパルスを受け取った時点で、ドライブパルスｄｄ＿ｉのレベルをローレベルとする。ドライブパルス生成回路４１４−ｉは、ＰＷＭクロック信号ＰＣのパルス数を計数するカウンタ（図示せず）を備え、当該計数によって得られたパルス数が階調数と同一数になるまで継続してローレベルのドライブパルスｄｄ＿ｉを出力する。ドライブパルス生成回路４１４−ｉは、パルス数が階調数と同一数となった時点で、ドライブパルスｄｄ＿ｉのレベルをハイレベルに戻す。

電流源回路４１１−ｉ、４２１、４３１及び図示せぬ複数の出力ドライバの各々に含まれている電流源回路をそれぞれ構成するＰＭＯＳ素子は同一の電気特性を有している。そのため、電流源回路４１１−ｉの駆動電流Ｉａ＿ｉ及び図示せぬ複数の出力ドライバの各々に含まれている電流源回路の駆動電流と、ミラー電流源回路４３１のミラー電流Ｉａ＿ｓとは、電流制御電圧ｉｃｔｒｌの変動に伴って同一の方向に増減し、ほぼ同一の電流値となる。

図５に示されるように、ドライブパルス生成回路４１４−ｉは、時刻ｔ０においてライントリガパルス信号ＬＴのハイレベルのパルスを受け取ったのに応じてドライブパルスｄｄ＿ｉ（階調１）〜（階調７）のレベルをローレベルとする。例えば、輝度データｈｄ＿ｉが表す階調数が１である場合、ドライブパルス生成回路４１４−ｉは、時刻ｔ２においてＰＷＭクロック信号ＰＣのパルスを１つ受け取ったのに応じてドライブパルスｄｄ＿ｉのレベルをハイレベルに戻す。また、輝度データｈｄ＿ｉが表す階調数が６である場合、ドライブパルス生成回路４１４−ｉは、時刻ｔ３においてＰＷＭクロック信号ＰＣの６つ目のパルスを受け取ったのに応じてドライブパルスｄｄ＿ｉのレベルをハイレベルに戻す。他の階調数の場合も同様である。

ドライブパルス生成回路４１４−ｉは、ドライブパルスｄｄ＿ｉをＰＭＯＳ素子ｍ２＿ｉのゲートに印加する。ＰＭＯＳ素子ｍ２＿ｉのゲートに、ハイレベルのドライブパルスｄｄ＿ｉが印加された場合にはソース−ドレイン間が電気的に導通せず、出力端子３１２−ｉからは輝度パルスｄｏ＿ｉが出力されない（レベルがローレベルのまま）。反対に、ローレベルのドライブパルスｄｄ＿ｉが印加された場合にはソース−ドレイン間が電気的に導通して出力端子３１２−ｉから輝度パルスｄｏ＿ｉが出力される（レベルがハイレベルとなる）。すなわち、ドライブパルスｄｄ＿ｉは輝度パルスｄｏ＿ｉの出力をオン／オフする信号である。

図５に示されるように、例えば、時刻ｔ０においてローレベルのドライブパルスｄｄ＿ｉ（階調１）がＰＭＯＳ素子ｍ２＿ｉのゲートに印加されると、輝度パルスｄｏ＿ｉ（階調１）のレベルがハイレベルとなる。時刻ｔ２においてハイレベルのドライブパルスｄｄ＿ｉ（階調１）がＰＭＯＳ素子ｍ２＿ｉのゲートに印加されると、輝度パルスｄｏ＿ｉ（階調１）のレベルがローレベルとなる。他の階調数の場合も同様である。

図６ａは電流制御電圧ｉｃｔｒｌ＿ｌの場合、図６ｂは電流制御電圧ｉｃｔｒｌ＿ｈの場合の表示パネル駆動装置４００における動作波形を表す図である。両図には階調１の場合についてのみ示されている。

電流制御電圧ｉｃｔｒｌがローレベル方向に変動した場合、ミラー電流Ｉａ＿ｓが増加し、比較的短時間でコンデンサ４３２が充電される。そのため、コンデンサ電圧Ｖｃａｐは比較的短時間で閾値電圧Ｖｒｅｆに達する。ここでは図６ａに示されるように、電流制御電圧ｉｃｔｒｌがローレベル方向に変動した場合にコンデンサ電圧Ｖｃａｐが閾値電圧Ｖｒｅｆに達するのは時刻ｔ１であるとする。一方、電流制御電圧ｉｃｔｒｌがハイレベル方向に変動した場合、ミラー電流Ｉａ＿ｓが減少し、コンデンサ４３２が充電されるまでに比較的長時間を要するため、コンデンサ電圧Ｖｃａｐが閾値電圧Ｖｒｅｆに達するまでの時間が比較的長くなる。図６ｂに示されるように、電流制御電圧ｉｃｔｒｌがハイレベル方向に変動した場合、コンデンサ電圧Ｖｃａｐは時刻ｔ１においては閾値電圧Ｖｒｅｆに達せず、時刻ｔ３に閾値電圧Ｖｒｅｆに達する。

電流制御電圧ｉｃｔｒｌがローレベル方向に変動した場合、ＰＭＯＳ素子ｍ２＿ｉのドレインからの駆動電流Ｉａ＿ｉが増加する。ここでは図６ａに示されるように、電流制御電圧ｉｃｔｒｌがローレベル方向に変動した場合の駆動電流Ｉａ＿ｉの振幅はＰＨ１であるとする。一方、電流制御電圧ｉｃｔｒｌがハイレベル方向に変動した場合、ＰＭＯＳ素子ｍ２＿ｉのドレインからの駆動電流Ｉａ＿ｉが減少する。図６ｂに示されるように、電流制御電圧ｉｃｔｒｌがハイレベル方向に変動した場合の駆動電流Ｉａ＿ｉの振幅は、振幅ＰＨ１よりも小さい振幅ＰＨ２となる。

電流制御電圧ｉｃｔｒｌがローレベル方向に変動した場合にＰＷＭクロック発生回路４３０が生成するＰＷＭクロック信号ＰＣの１周期は、時刻ｔ０からｔ２までとなる。ドライブパルス生成回路４１４−ｉは、ＰＷＭクロック発生回路４３０からのＰＷＭクロック信号ＰＣに応じて時刻ｔ０からｔ２までローレベルのドライブパルスｄｄ＿ｉをＰＭＯＳ素子ｍ２＿ｉのゲートに与える。これにより、出力端子４１２−ｉからは、時刻ｔ０からｔ２までの期間に相当するパルス幅ＰＷ１の輝度パルスｄｏ＿ｉが出力される。一方、電流制御電圧ｉｃｔｒｌがハイレベル方向に変動した場合にＰＷＭクロック発生回路４３０が生成するＰＷＭクロック信号ＰＣの１周期は、時刻ｔ０からｔ４までとなる。ドライブパルス生成回路４１４−ｉは、ＰＷＭクロック発生回路４３０からのＰＷＭクロック信号ＰＣに応じて時刻ｔ０からｔ４までローレベルのドライブパルスｄｄ＿ｉをＰＭＯＳ素子ｍ２＿ｉのゲートに与える。これにより、出力端子４１２−ｉからは、時刻ｔ０からｔ４までの期間に相当するパルス幅ＰＷ２の輝度パルスｄｏ＿ｉが出力される。

電流制御電圧ｉｃｔｒｌがローレベル方向に変動した場合の駆動電荷Ｑａ＿ｉの値は駆動電流の振幅ＰＨ１とパルス幅ＰＷ１との積ＭＮ１であり、電流制御電圧ｉｃｔｒｌがハイレベル方向に変動した場合の駆動電荷Ｑａ＿ｉの値は駆動電流の振幅ＰＨ２とパルス幅ＰＷ２との積ＭＮ２である。積ＭＮ１と積ＭＮ２とは共にコンデンサ４３２に蓄積される電荷量に等しく、また、コンデンサ４３２の容量及び閾値電圧Ｖｒｅｆが一定であることから、積ＭＮ１と積ＭＮ２とは同一の値となる。そのため、電流制御電圧ｉｃｔｒｌが変動したとしても駆動電荷Ｑａ＿ｉの値は一定に保たれる。その結果、電流制御電圧ｉｃｔｒｌが変動した場合においても、表示パネルの表示輝度が一定に保たれ、輝度ムラの発生を防ぐことができる。上記したように本実施例による表示パネル駆動装置４００は、電流制御電圧ｉｃｔｒｌが変動しても、輝度ムラの発生を防ぎ、表示輝度を一定に保つことができる。

図７は表示パネル１００及び表示パネル駆動装置４００を表す図である。表示パネル１００には、表示画素１１１〜１ｍｎがｍ行×ｎ列（ｍ、ｎは正整数）のマトリクス状に配列されている。例えば、１行目には表示画素１１１、１１２、・・・、１１ｎが配列され、ｍ行目には１ｍ１、１ｍ２、・・・、１ｍｎが配列されている。

出力ドライバ４１０−１からは駆動電流Ｉａ＿１の輝度パルスｄｏ＿１がデータラインＤＬ１に、出力ドライバ４１０−２からは駆動電流Ｉａ＿２の輝度パルスｄｏ＿２がデータラインＤＬ２に、・・・、出力ドライバ４１０−ｎからは駆動電流Ｉａ＿ｎの輝度パルスｄｏ＿ｎがデータラインＤＬｎに、それぞれ出力される。陰極ドライバ２１０−１〜２１０−ｍの内の何れかによって選択された選択ラインに配列されている表示画素の各々に、出力ドライバ４１０−１〜４１０−ｎからの駆動電流Ｉａ＿１〜Ｉａ＿ｎが供給される。同図は、陰極ドライバ２１０−２の出力電圧レベルを’Ｌ’（ローレベル）として、２行目に配列されている表示画素１２１、１２２、・・・、１２ｎが選択された場合について示されている。なお、陰極ドライバ２１０−２以外の出力電圧レベルは’Ｈ’（ハイレベル）であり、２行目以外の表示画素は選択されていない。

このとき、出力ドライバ４１０−１からの駆動電流Ｉａ＿１が表示画素１２１に、出力ドライバ４１０−２からの駆動電流Ｉａ＿２が表示画素１２２に、・・・、出力ドライバ４１０−ｎからの駆動電流Ｉａ＿ｎが表示画素１２ｎに、それぞれ供給される。表示画素１２１は駆動電流Ｉａ＿１に応じた表示輝度にて表示する。上述したように、表示パネル駆動装置４００は、ＰＷＭクロック信号ＰＣ及び輝度データｈｄ＿ｉに応じて輝度パルスｄｏ＿１のパルス幅を変化させることにより、駆動電流Ｉａ＿１の値を変化させて、表示画素１２１の表示階調を制御する。表示画素１２２、・・・、１２ｎについても同様である。

出力ドライバ４１０−１〜４１０−ｎの各々が出力する駆動電流は、ＰＷＭクロック発生回路４３０のミラー電流源回路４３１から出力されるミラー電流Ｉａ＿ｓに基づいて決定されるため、ミラー電流源回路４３１を構成するＰＭＯＳ素子ｍ１＿ｓ及びｍ２＿ｓと、出力ドライバ４１０−１〜４１０−ｎの各々の電流源回路を構成するＰＭＯＳ素子とは、互いに特性差が少ないことが望ましい。一般的に同一の半導体デバイス内に形成されるＭＯＳ素子は、相互に距離が近い程、特性差が少ない傾向にある。

ミラー電流源回路４３１を構成するＰＭＯＳ素子ｍ１＿ｓ及びｍ２＿ｓと、出力ドライバ４１０−１〜４１０−ｎの各々の電流源回路を構成するＰＭＯＳ素子との間の特性差を少なくするために、図７に示されるように出力ドライバ４１０−１〜４１０−ｎが互いに並置されてなる出力ドライバ群３１０に挟まれるようにＰＷＭクロック発生回路４３０を形成するのが望ましい。特に互いに並置された出力ドライバ４１０−１〜４１０−ｎの中央にＰＷＭクロック発生回路４３０を配置すれば、ＰＷＭクロック発生回路４３０と最遠の出力ドライバ４１０−１及び４１０−ｎとの距離を最短にすることができる。このような配置とすれば、ミラー電流源回路４３１を構成するＰＭＯＳ素子ｍ１＿ｓ及びｍ２＿ｓと、出力ドライバ４１０−１〜４１０−ｎの各々の電流源回路を構成するＰＭＯＳ素子との間の特性差が最小となることから、出力ドライバ４１０−１〜４１０−ｎ及び電流制御電圧発生回路４２０をＬＳＩチップなどの単一の半導体デバイス内に形成する場合、並置された出力ドライバ４１０−１〜４１０−ｎの中央にＰＷＭクロック発生回路４３０を形成することが望ましい。

図７においては、電流制御電圧発生回路４２０はＰＷＭクロック発生回路４３０に隣接して形成されているが、出力ドライバ４１０−１〜４１０−ｎの各々が出力する駆動電流は、ＰＷＭクロック発生回路４３０のミラー電流源回路４３１から出力されるミラー電流Ｉａ＿ｓに基づいて決定されることから、電流制御電圧発生回路４２０の形成位置は特に限定されず、他の位置に形成されていても良い。また、同様の理由から、ＰＷＭクロック発生回路４３０に含まれるミラー電流源回路４３１以外の素子（例えばコンデンサ４３２など）は他の位置に形成されていても良い。
＜第２の実施例＞
図８は第２の実施例による表示パネル駆動装置４００を表すブロック図である。出力ドライバ４１０−ｉ及び電流制御電圧発生回路４２０の構成は第１の実施例と同一である。以下、第１の実施例と異なる部分を主として説明する。ＰＷＭクロック発生回路４３０は、ミラー電流源回路４３１−１及び４３１−２を含む。ミラー電流源回路４３１−１にはクロック生成回路４３４からの電流制御信号ｃｃ［１］が入力され、ミラー電流源回路４３１−２にはクロック生成回路４３４からの電流制御信号ｃｃ［２］が入力される。ミラー電流源回路４３１−１からはミラー電流Ｉａ＿ｓ１が出力され、ミラー電流源回路４３１−２からはミラー電流Ｉａ＿ｓ２が出力される。

ミラー電流源回路４３１−１を構成するＰＭＯＳ素子ｍ１＿ｓ１及びｍ２＿ｓ１の構成は第１の実施例におけるＰＭＯＳ素子ｍ１＿ｓ及びｍ２＿ｓの構成と同様である。クロック生成回路４３４からの電流制御信号ｃｃ［１］がインバータ４３７により反転されてＰＭＯＳ素子ｍ２＿ｓ１のゲートに印加される。すなわち、電流制御信号ｃｃ［１］がハイレベルのときにＰＭＯＳ素子ｍ２＿ｓ１がオンし、ミラー電流Ｉａ＿ｓ１が出力される。ＰＭＯＳ素子ｍ１＿ｓ１のドレインにはＰＭＯＳ素子４３６のソースが接続されている。ＰＭＯＳ素子４３６のドレインは接地電位に接続され、ゲートには電流制御信号ｃｃ［１］が印加されている。電流制御信号ｃｃ［１］がハイレベルのときにＰＭＯＳ素子ｍ２＿ｓ１がオフする。ＰＭＯＳ素子ｍ２＿ｓ１がオンしている場合にはＰＭＯＳ素子４３６がオフし、反対にＰＭＯＳ素子ｍ２＿ｓ１がオフしている場合にはＰＭＯＳ素子４３６がオンすることにより、電流制御信号ｃｃ［１］のレベルがハイレベル又はローレベルであるかにかかわらず、ＰＭＯＳ素子ｍ１＿ｓ１のドレインの電位が一定に保たれる。これにより、ＰＭＯＳ素子ｍ１＿ｓ１のゲート−ドレイン間の寄生容量を介して電流制御電圧ｉｃｔｒｌが変動するのを防止できる。ミラー電流源回路４３１−２もミラー電流源回路４３１−１と同様の構成である。以下、ミラー電流源回路４３１−１のＰＭＯＳ素子ｍ１＿ｓ１及びｍ２＿ｓ１に相当する、ミラー電流源回路４３１−２のＰＭＯＳ素子をＰＭＯＳ素子ｍ１＿ｓ２及びｍ２＿ｓ２と称する。

図９はクロック生成回路４３４を表す回路図である。

ＲＳフリップフロップ４４０は、外部からのハイレベルのライントリガパルス信号ＬＴに応じてハイレベルの信号を電流制御信号ｃｃ［１］として出力開始すると共に、当該ハイレベルの信号をＡＮＤ回路４４６にも与える。このとき、ＰＭＯＳ素子ｍ２＿ｓ１はオン状態となり、ミラー電流源回路４３１−１はミラー電流Ｉａ＿ｓ１の出力を開始する。また、ＲＳフリップフロップ４４０は、コンパレータ４４４からのハイレベルのリセット信号に応じてローレベルの信号を電流制御信号ｃｃ［１］として出力開始すると共に、当該ローレベルの信号をＡＮＤ回路４４６にも与える。このとき、ＰＭＯＳ素子ｍ２＿ｓ１はオフ状態となり、ミラー電流源回路４３１−１はミラー電流Ｉａ＿ｓ１の出力を停止する。これと同時にＲＳフリップフロップ４４０は、ハイレベルのリセット信号をカウンタ４４３及びＯＲ回路４４２に与える。

パルス信号生成部４４１は、比較部４３３からのハイレベルの電圧比較結果信号ＣＯに応じて、ハイレベルのパルス信号をＰＷＭクロック信号ＰＣとして生成し、これを出力ドライバ４１０−ｉ及び図示せぬ複数の出力ドライバの各々に与えると共に、カウンタ４４３及びＯＲ回路４４２に与える。当該パルス信号のパルス幅は、コンデンサ４３２の放電、及び、出力ドライバ４１０−ｉのドライブパルス生成回路４１４−ｉ及び図示せぬ他の出力ドライバの各々のドライブパルス生成回路の動作に必要な時間に合わせて予め設定する。パルス信号生成部４４１は、比較部４３３からの電圧比較結果信号ＣＯのレベルがローレベルである場合には、ＰＷＭクロック信号ＰＣのレベルをローレベルとする。

ＯＲ回路４４２の一方の入力にはパルス信号生成部４４１からのＰＷＭクロック信号ＰＣが入力され、他方の入力にはＲＳフリップフロップ４４０からのリセット信号が入力される。ＯＲ回路４４２は、ＰＷＭクロック信号ＰＣ又はリセット信号がハイレベルのときにハイレベルのスイッチ制御信号Ｃｒｓｔをスイッチ４３２に与える。

カウンタ４４３は、ＲＳフリップフロップ４４０からのリセット信号に応じて、パルス信号生成部４４１からのＰＷＭクロック信号ＰＣのパルス信号数を計数を開始し、得られたパルス数をコンパレータ４４４及び４４５に与える。

コンパレータ４４４は、カウンタ４４３からのパルス数が７である場合にハイレベルのリセット信号を生成してＲＳフリップフロップ４４０に与える。パルス数が７以外である場合には、コンパレータ４４４はリセット信号のレベルをローレベルとする。

コンパレータ４４５は、カウンタ４４３からのパルス数が３以下である場合にハイレベルの信号を生成してＡＮＤ回路４４６に与える。パルス数が４以上である場合には、コンパレータ４４５はローレベルの信号を生成してＡＮＤ回路４４６に与える。

ＡＮＤ回路４４６の一方の入力にはコンパレータ４４５の出力が接続され、他方の入力にはＲＳフリップフロップ４４０の出力が接続されている。ＡＮＤ回路４４６は、コンパレータ４４５からの出力信号及びＲＳフリップフロップ４４０からの出力信号が共にハイレベルである場合にハイレベルの電流制御信号ｃｃ［２］を出力する。この場合、ＰＭＯＳ素子ｍ１＿ｓ２がオンし、ミラー電流源回路４３１−２からミラー電流Ｉａ＿ｓ２が出力される。また、コンパレータ４４５からの出力信号のレベルがローレベルである場合には、ＡＮＤ回路４４６は、ローレベルの電流制御信号ｃｃ［２］を出力する。この場合、ＰＭＯＳ素子ｍ１＿ｓ２がオフし、ミラー電流源回路４３１−２からのミラー電流Ｉａ＿ｓ２の出力が停止される。すなわち、ミラー電流源回路４３１−２は、パルス信号生成部４４１がＰＷＭクロック信号ＰＣのハイレベルのパルス信号を３つ生成するまではミラー電流Ｉａ＿ｓ２を出力し、４つ目以降のパルス信号が生成されたときにはミラー電流Ｉａ＿ｓ２の出力を停止している。

図１０は表示パネル駆動装置４００における動作波形を表す図である。ライントリガパルス信号ＬＴが入力された時刻ｔ０から、パルス信号生成部４４１が３つ目のハイレベルのパルス信号を生成した時刻ｔ３までの期間においては、電流制御信号ｃｃ［１］及び電流制御信号ｃｃ［２］のレベルはハイレベルであるため、ミラー電流源回路４３１−１のＰＭＯＳ素子ｍ２＿ｓ１及びミラー電流源回路４３１−２のＰＭＯＳ素子ｍ２＿ｓ２がオンしており、ミラー電流源回路４３１−１からはミラー電流Ｉａ＿ｓ１が出力され、ミラー電流源回路４３１−２からはミラー電流Ｉａ＿ｓ２が出力されている。この間、コンデンサ４３２は、ミラー電流Ｉａ＿ｓ１及びＩａ＿ｓ２の和の電流値により充電されるため、コンデンサ電圧Ｖｃａｐは比較的短時間で閾値電圧Ｖｒｅｆに達する。例えば、輝度データｈｄ＿ｉの階調数が１の場合、コンデンサ電圧Ｖｃａｐが閾値電圧Ｖｒｅｆに達するのは時刻ｔ１であり、ＰＷＭクロック信号ＰＣの周期は図１０に示されるＣＳ１となる。

時刻ｔ３において、電流制御信号ｃｃ［２］のレベルはローレベルとなり、ミラー電流源回路４３１−２のＰＭＯＳ素子ｍ２＿ｓ２がオフするため、ミラー電流源回路４３１−２からのミラー電流Ｉａ＿ｓ２の出力は停止される。時刻ｔ３以降、コンデンサ４３２は、ミラー電流Ｉａ＿ｓ１のみの電流値により充電されるため、コンデンサ電圧Ｖｃａｐが閾値電圧Ｖｒｅｆに達するまでに要する時間は、時刻ｔ３以前に比較して長くなる。時刻ｔ３以降、コンデンサ電圧Ｖｃａｐが最初に閾値電圧Ｖｒｅｆに達するのは時刻ｔ４であり、ＰＷＭクロック信号ＰＣの周期は周期ＣＳ１よりも長い周期ＣＳ２となる。

図１１は階調数とＰＷＭパルス幅の関係を表すグラフである。当該グラフに示されるように階調数が０〜３におけるＰＷＭパルス幅の増加の割合よりも、階調数が４〜７におけるＰＷＭパルス幅の増加の割合の方が大きくなっている。一方、出力ドライバ４１０−ｉから出力される輝度パルスｄｏ＿ｉの振幅は、階調数が変化しても一定であるため、階調数が０〜３における駆動電荷量Ｑａ＿ｉの値の増加の割合よりも、階調数が４〜７における駆動電荷量Ｑａ＿ｉの値の増加の割合の方が大きくなる。これら階調数と駆動電荷量との関係は図１２に表される。

上記したように本実施例による表示パネル駆動装置４００は、駆動電荷量を輝度データｈｄ＿ｉの階調数に応じて非線形に増加させることができる。そのため、表示パネル１００の表示画素１１１〜１ｍｎにおける駆動電荷量と表示輝度との関係が非線形である場合においても、表示輝度を線形に保つことが可能となり、かつ、輝度ムラの発生を防止することができる。

本実施例におけるＰＷＭクロック発生回路４３０は、ミラー電流源回路４３１−１及び４３１−２の２つの電流源回路を備えるが、３つ以上の電流源回路を用いて同様の動作をさせても良い。この場合、階調数に応じた駆動電流値の増加の割合をより詳細に調整することができる。

本実施例におけるＰＷＭクロック発生回路４３０は、階調数が０〜３における駆動電荷量Ｑａ＿ｉの値の増加の割合よりも、階調数が４〜７における駆動電荷量Ｑａ＿ｉの値の増加の割合の方が大きくなるような動作としたが、表示画素の特性に応じて、階調数が０〜３における駆動電荷量Ｑａ＿ｉの値の増加の割合よりも、階調数が４〜７における駆動電荷量Ｑａ＿ｉの値の増加の割合の方が小さくなるような動作としても良い。

表示パネルとこれを駆動する陰極ドライバ群及び陽極ドライバ群とを表す図である。 従来知られた表示パネル駆動装置を表す図である。 従来知られた表示パネル駆動装置の動作波形を表す図である。 第１の実施例による表示パネル駆動装置を表すブロック図である。 第１の実施例による表示パネル駆動装置における動作波形を表す図である。 第１の実施例による表示パネル駆動装置における動作波形を表す図である。 第１の実施例による表示パネル駆動装置における動作波形を表す図である。 表示パネル及び第１の実施例による表示パネル駆動装置を表す図である。 第２の実施例による表示パネル駆動装置を表すブロック図である。 第２の実施例による制御回路を表す回路図である。 第２の実施例による表示パネル駆動装置における動作波形を表す図である。 階調数とＰＷＭパルス幅の関係を表すグラフである。 階調数と駆動電荷量の関係を表すグラフである。

符号の説明

１００ 表示パネル
１１１〜１ｍｎ 表示画素
２１０ 陰極ドライバ群
２１０−１〜２１０−ｍ 陰極ドライバ
３００ 表示パネル駆動装置
３１０ 陽極ドライバ群
３１０−１〜３１０−ｎ、３１０−ｉ 出力ドライバ
３１１−ｉ 電流源回路
３１２−ｉ 出力端子
３１３−ｉ データレジスタ
３１４−ｉ ドライブパルス生成回路
３２０ 電流制御電圧発生回路
３２１ 電流源回路
３２２ 電流源
３２３ 増幅部
３３０ タイミング発生回路
４００ 表示パネル駆動装置
４１０ 出力ドライバ群
４１０−ｉ 出力ドライバ
４１１−ｉ 電流源回路
４１２−ｉ 出力端子
４１３−ｉ データレジスタ
４１４−ｉ ドライブパルス生成回路
４２０ 電流制御電圧発生回路
４２１ 電流源回路
４２２ 電流源
４２３ 増幅部
４３０ ＰＷＭクロック発生回路
４３１、４３１−１、４３１−２ 電流源回路
４３２ コンデンサ
４３３ 比較部
４３４ クロック生成回路
４３５ スイッチ
４４０ ＲＳフリップフロップ
４４１ パルス信号生成部
４４２ ＯＲ回路
４４３ カウンタ
４４４、４４５ コンパレータ
４４６ ＡＮＤ回路
ＤＬ１〜ＤＬｎ データライン
ＳＬ１〜ＳＬｍ 選択ライン

Claims (2)

1. データラインを介して電流駆動型の表示パネルを駆動する表示パネル駆動装置であって、
   電流制御電圧を発生する電流制御電圧発生回路と、
   前記データラインに、前記電流制御電圧に基づいた電流振幅の輝度パルスを、クロック信号に同期して各々が供給する複数の出力ドライバと、
   前記電流制御電圧に基づいたパルス周期のパルス信号を前記クロック信号として生成するクロック発生回路と、を含み、
   前記出力ドライバは、前記クロック信号に同期し且つ輝度データに応じたパルス幅のドライブパルスを生成するドライブパルス生成回路と、前記ドライブパルスによってオンオフせしめられて前記電流制御電圧に応じた振幅の電流パルスをオンオフして前記輝度パルスとして生成する電流源回路と、を含み、
   前記クロック発生回路は、前記電流制御電圧に基づいた大きさのミラー電流を発生する少なくとも１つのミラー電流源回路と、前記ミラー電流を積分する積分回路と、前記積分回路の積分値が閾値に達するまでの積分時間に基づいたパルス周期のパルス信号を前記クロック信号として生成するパルス信号生成部と、を含むことを特徴とする表示パネル駆動装置。
2. 前記ミラー電流源回路は、前記パルス信号の生成数に応じて前記ミラー電流の大きさを制御するミラー電流制御手段を含むことを特徴とする請求項１に記載の表示パネル駆動装置。

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