JP4059712B2 - 表示素子用電流出力回路部の制御回路 - Google Patents
表示素子用電流出力回路部の制御回路 Download PDFInfo
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Description
【０００１】
【発明の属する技術分野】
本発明は、エレクトロルミネッセンス（ＥＬ）素子あるいは発光ダイオード（ＬＥＤ）素子のように電流が供給されることにより発光する表示素子を多数使用した装置の駆動回路部を制御する制御回路に関し、特に、多数の発光素子の輝度が均等になるように駆動回路部を制御する回路に関する。
【０００２】
【従来の技術】
図７は、多数の発光表示素子の従来の駆動回路部および制御回路を示す図である。
図７において、Ｄ１〜Ｄ６がＥＬ素子あるいはＬＥＤ素子等の発光表示素子であり、１０が発光表示素子Ｄ１〜Ｄ６を個別に発光させるための各電流を出力する駆動回路部であり、２０が駆動回路部１０の各駆動回路部から出力される電流の大きさを制御するための制御電圧Ｖｃ１を出力する制御電圧発生回路部である。
【０００３】
制御電圧発生回路部２０は、電源電圧Ｖｄｄおよび接地電圧Ｖｓｓと接続されている。駆動回路部１０は、電源電圧Ｖｄｄおよび発光表示素子Ｄ１〜Ｄ６のアノードと接続されており、発光表示素子Ｄ１〜Ｄ６のカソードが接地電圧Ｖｓｓと接続されている。
【０００４】
駆動回路部１０の中には、各発光表示素子Ｄ１〜Ｄ６を個別に発光させるための各電流を出力する電流出力回路部Ｄｒ１〜Ｄｒ６が備えられている。電流出力回路部Ｄｒ１〜Ｄｒ６は、電源電圧Ｖｄｄおよび制御電圧Ｖｃを入力し、各発光表示素子Ｄ１〜Ｄ６用の電流Ｉｄ１〜Ｉｄ６を出力する。
【０００５】
各電流出力回路部Ｄｒ１〜Ｄｒ６の中には、Ｐ型のＭＯＳ(Metal Oxide Semiconductor)トランジスタが２個ずつ備えられている。例えば、電流出力回路部Ｄｒ１の中では、第１のＰ型ＭＯＳトランジスタＱ１のドレインと、第２のＰ型ＭＯＳトランジスタＱ２のソースが直列に接続されている。第１のＰ型ＭＯＳトランジスタＱ１のソースは電源電圧Ｖｄｄに接続され、また、第１のＰ型ＭＯＳトランジスタＱ１のゲートは制御電圧発生回路部２０に接続されて制御電圧Ｖｃ１が入力される。他の電流出力回路部Ｄｒ２〜Ｄｒ６中の第１のＰ型ＭＯＳトランジスタＱ３、Ｑ５、Ｑ７、Ｑ９、および、Ｑ１１も、同様に各々電源電圧Ｖｄｄと制御電圧発生回路部２０に接続される。
【０００６】
電流出力回路部Ｄｒ１中の第２のＰ型ＭＯＳトランジスタＱ２のゲートには、このＭＯＳトランジスタをオン／オフするためのスイッチ信号Ｓ１が入力される。そして、このＭＯＳトランジスタがオンになると、ドレインからは発光表示素子Ｄ１用の電流Ｉｄ１が出力される。他の電流出力回路部Ｄｒ２〜Ｄｒ６中の第２のＰ型ＭＯＳトランジスタＱ４、Ｑ６、Ｑ８、Ｑ１０、および、Ｑ１２の各ゲートにも、同様に各スイッチ信号Ｓ２、Ｓ３、Ｓ４、Ｓ５、および、Ｓ６が入力され、各ドレインからは発光表示素子Ｄ２〜Ｄ６用の電流Ｉｄ２〜Ｉｄ６が各々出力される。
【０００７】
制御電圧発生回路部２０の中には、Ｐ型ＭＯＳトランジスタＱ２１とＰ型ＭＯＳトランジスタＱ２２と、演算増幅回路ＯＰ１が設けられている。
【０００８】
Ｐ型ＭＯＳトランジスタＱ２１は、各電流出力回路部Ｄｒ１〜Ｄｒ６中の第１のＰ型ＭＯＳトランジスタＱ１、Ｑ３、Ｑ５、Ｑ７、Ｑ９、および、Ｑ１１のディメンジョンと同一のディメンジョンを有するか、相似の特性を有する素子である。また、Ｐ型ＭＯＳトランジスタＱ２２は、各電流出力回路部Ｄｒ１〜Ｄｒ６中の第２のＰ型ＭＯＳトランジスタＱ２、Ｑ４、Ｑ６、Ｑ８、Ｑ１０、および、Ｑ１２のディメンジョンと同一のディメンジョンを有するか、相似の特性を有する素子である。
【０００９】
Ｐ型ＭＯＳトランジスタＱ２１と、各電流出力回路部Ｄｒ１〜Ｄｒ６中の第１のＰ型ＭＯＳトランジスタＱ１、Ｑ３、Ｑ５、Ｑ７、Ｑ９、および、Ｑ１１とは、上記したように同様あるいは相似の特性を有しており、ゲートも共通して制御電圧Ｖｃ１が供給されているため、カレントミラー回路を形成している。また、Ｐ型ＭＯＳトランジスタＱ２１のドレインには、Ｐ型ＭＯＳトランジスタＱ２２のソースが直列に接続され、さらに、Ｐ型ＭＯＳトランジスタＱ２２のドレインには、抵抗Ｒ１が接続されている。
【００１０】
演算増幅回路ＯＰ１は、参照電圧ＶｒｅｆおよびＰ型ＭＯＳトランジスタＱ２２のドレイン出力電圧を入力し、制御電圧Ｖｃ１を出力する。このＶｃ１がＰ型ＭＯＳトランジスタＱ２１に供給されると共に、各電流出力回路部Ｄｒ１〜Ｄｒ６に制御信号として供給される。演算増幅回路ＯＰ１は、参照電圧Ｖｒｅｆ（演算増幅回路ＯＰ１の反転入力端子の電位）と抵抗Ｒ１の電位（演算増幅回路ＯＰ１の非反転入力端子の電位）が等しくなるように制御電圧Ｖｃ１を制御するため、Ｑ２１の出力電流Ｉｒｅｆは参照電圧Ｖｒｅｆおよび抵抗Ｒ１の値によって決まる一定の電流が維持される。
【００１１】
また、上記したようにＰ型ＭＯＳトランジスタＱ２１と、各電流出力回路部Ｄｒ１〜Ｄｒ６中の第１のＰ型ＭＯＳトランジスタＱ１、Ｑ３、Ｑ５、Ｑ７、Ｑ９、および、Ｑ１１とは、カレントミラー回路を形成するため、電流出力回路部Ｄｒ１〜Ｄｒ６の出力電流Ｉｄ１〜Ｉｄ６は、Ｐ型ＭＯＳトランジスタＱ２１のドレインからの出力電流Ｉｒｅｆと同等か、比例関係となり、かつ、一定に維持される。
【００１２】
図８は、図７の発光表示素子、駆動回路部および制御電圧発生回路部が設けられた集積回路の基板上の従来の配置例を示す図である。
基板１００上では、制御電圧発生回路部２０の近傍に駆動回路部１０が設けられている。電源電圧Ｖｄｄが制御電圧発生回路部２０と駆動回路部１０に供給され、制御電圧発生回路部２０から駆動回路部１０に制御電圧Ｖｃ１が供給されている。基板１００の外部には駆動回路部１０の各出力電流Ｉｄ１〜Ｉｄ６が出力される導電路に対応して発光表示素子Ｄ１〜Ｄ６が設けられている。また、駆動回路部１０内には、方向Ａの順に並べて各電流出力回路部Ｄｒ１〜Ｄｒ６が設けられている。一般的に、基板１００の上では、トランジスタ特性のマッチングを良くするために、制御電圧発生回路部２０のブロックと、駆動回路部１０のブロックとの距離が近くなるように設けられる。
【００１３】
駆動回路部１０の各出力電流Ｉｄ１〜Ｉｄ６は、ほぼ同じ値になるように設計され、製造されるが、集積回路で多くの電流出力回路部を形成する場合には、各電流出力回路部毎に素子特性もばらつくため、各電流出力回路部毎に電流値がばらつくことは避けられない。
【００１４】
【発明が解決しようとする課題】
近年の表示装置に対する高解像度要求により、駆動回路部１０内の電流出力回路部Ｄｒ１〜Ｄｒ６の数は増加傾向にあり、数百個以上を並べる必要が生じてきた。その結果、図８の方向Ａの寸法も増大している。
【００１５】
しかしながら、駆動回路部１０の各出力電流Ｉｄ１〜Ｉｄ６は、制御電圧発生回路部２０から遠ざかる程基準電流Ｉｒｅｆとの差が大きくなる傾向があることがわかった。
【００１６】
図９（ａ）は、図７の各表示素子用電流出力回路部Ｄｒ１〜Ｄｒ６の制御電圧Ｖｃを示す図であり、（ｂ）は図７の制御電圧発生回路部２０からの距離によって異なる各表示素子用電流出力回路部Ｄｒ１〜Ｄｒ６の出力電流の値Ｉｄ１〜Ｉｄ６を示した図である。
図９（ｂ）では、例えば、制御電圧発生回路部２０に最も近い電流出力回路部Ｄｒ１の出力電流Ｉｄ１よりも、制御電圧発生回路部２０から最も遠い電流出力回路部Ｄｒ６の出力電流Ｉｄ６の方が小さな値であり、制御電圧発生回路部２０から遠ざかるほど減少傾向である場合を示している。なお、実際の駆動回路部から出力される電流値は、図９（ｂ）のように直線とはならない。しかし、一般的な傾向として、例えば、図８に方向Ａで示した電流出力回路部Ｄｒ１から電流出力回路部Ｄｒ６に向かう方向で、制御電圧発生回路部２０から距離が遠ざかるほど、その距離に対応して電流値Ｉｄ１とＩｄ６との差は増加する。
【００１７】
従って、高解像度要求等により発光表示素子の駆動回路部１０内の電流出力回路部Ｄｒ１〜Ｄｒ６の数が増加すればするほど、具体的に言い換えれば、駆動回路部１０内の電流出力回路部が制御電圧発生回路部２０から距離が離れれば離れるほど、その電流出力回路部から出力される電流値と、最も近い電流出力回路部Ｄｒ１の出力電流との差は増加する。
【００１８】
本発明は、上述した如き従来の問題を解決するためになされたものであって、発光表示素子の駆動回路部内の電流出力回路部の数が増加しても、各電流出力回路部から出力される電流値間のばらつきが少ない表示素子用電流出力回路部の制御回路を提供することを目的とする。
【００１９】
【課題を解決するための手段】
上述の目的を達成するため、請求項１に記載した本発明の表示素子用電流出力回路部の制御回路は、回路基板上の所定方向に連続して設けられた複数の表示素子用電流出力回路部を備える駆動回路部に対して、出力電流の制御電圧を供給する制御電圧発生回路部の出力電圧を制御する制御回路であって、制御電圧発生回路部から表示素子用電流出力回路部が連続して設けられた所定方向に向かって、駆動回路部内の各表示素子用電流出力回路部を任意数で分割して複数の表示素子用電流出力回路部群を設定し、該表示素子用電流出力回路部群の各々に対する電流制御電圧が段階的に変化するように直列接続された複数の分圧抵抗と、各分圧抵抗により分割された各電流制御電圧の出力端子を有する分圧回路部と、分圧回路部の各電流制御電圧における制御電圧発生回路部に最も近い側の電流制御電圧により駆動される電流源回路を有し、該電流制御電圧に対応する第１の電流を出力する第１電流出力回路部と、分圧回路部の各電流制御電圧における制御電圧発生回路部から最も遠い側の電流制御電圧により駆動される電流源回路を有し、該電流制御電圧に対応する第２の電流を出力する第２電流出力回路部と、第１の電流と、第２の電流とが入力されて、両電流の差が小さくなる方向に、分圧回路部における制御電圧発生回路部から最も遠い側の電流制御電圧を制御する補償電圧生成回路部とを備えることを特徴とする。
【００２０】
また、請求項２の本発明は、請求項１に記載の表示素子用電流出力回路部の制御回路において、第１電流出力回路部および第２電流出力回路部は、駆動回路部内の各表示素子用電流出力回路部と相似した特性を有するトランジスタ素子を用いて構成することを特徴とする。
【００２１】
また、請求項３の本発明は、請求項２に記載の表示素子用電流出力回路部の制御回路において、第１電流出力回路部および第２電流出力回路部は、駆動回路部内の各表示素子用電流出力回路部と同様なＰ型ＭＯＳトランジスタを用いて構成することを特徴とする。
【００２２】
また、請求項４の本発明は、請求項１〜３の何れかに記載の表示素子用電流出力回路部の制御回路において、回路基板上において、第１電流出力回路部は、駆動回路部内における制御電圧発生回路部に最も近い側の表示素子用電流出力回路部群内の何れかの表示素子用電力出力回路に隣接させて配置され、第２電流出力回路部は、駆動回路部内における制御電圧発生回路部から最も遠い側の表示素子用電流出力回路部群内の何れかの表示素子用電力出力回路に隣接させて配置されることを特徴とする。
【００２３】
また、請求項５に記載した本発明の表示素子用電流出力回路部の制御回路は、回路基板上の所定方向に連続して設けられた複数の表示素子用電流出力回路部を備える駆動回路部に対して、出力電流の制御電圧を供給する制御回路であって、表示素子用電流出力回路部が連続して設けられた所定方向に向かって、駆動回路部内の各表示素子用電流出力回路部を任意数で分割して複数の表示素子用電流出力回路部群を設定し、該表示素子用電流出力回路部群の各々に対する電流制御電圧が段階的に変化するように直列接続された複数の分圧抵抗と、各分圧抵抗により分割された各電流制御電圧の出力端子を有する分圧回路部と、第１の基準電流が入力され、該基準電流に対応する第１の電圧を前記分圧回路の、前記所定方向の一方の側の一端の電流制御電圧として出力し、且つ電流−電圧変換特性が、前記駆動回路部の前記所定方向の一方の側の一端に位置する表示素子用電流出力回路部の電圧−電流変換特性と略逆関数の関係にある第１電流電圧変換回路部と、
第２の基準電流が入力され、該基準電流に対応する第２の電圧を前記分圧回路の、前記所定方向の他方の側の他端の電流制御電圧として出力し、且つ電流−電圧変換特性が、前記駆動回路部の前記所定方向の他方の側の他端に位置する表示素子用電流出力回路部の電圧−電流変換特性と略逆関数の関係にある第２電流電圧変換回路部と、
前記第１の基準電流と前記第２の基準電流を略同値の関係で出力する基準電流生成回路部とを備えることを特徴とする。
【００２４】
また、請求項６の本発明は、請求項５に記載の表示素子用電流出力回路部の制御回路において、第１電流電圧変換回路部および第２電流電圧変換回路部は、駆動回路部内の各表示素子用電流出力回路部と相似した特性を有するトランジスタ素子を用いて構成することを特徴とする。
【００２５】
また、請求項７の本発明は、請求項６に記載の表示素子用電流出力回路部の制御回路において、第１電流電圧変換回路部および第２電流電圧変換回路部は、駆動回路部内の各表示素子用電流出力回路部と同様なＰ型ＭＯＳトランジスタを用いて構成することを特徴とする。
【００２６】
また、請求項８の本発明は、請求項５〜７の何れかに記載の表示素子用電流出力回路部の制御回路において、回路基板上において、第１電流電圧変換回路部は、駆動回路部の一端に配置された表示素子用電流出力回路部群内の何れかの表示素子用電力出力回路に隣接させて配置され、第２電流電圧変換回路部は、駆動回路部の他端に配置された表示素子用電流出力回路部群内の何れかの表示素子用電力出力回路に隣接させて配置されることを特徴とする。
【００２７】
また、請求項９の本発明は、請求項８に記載の表示素子用電流出力回路部の制御回路において、第１電流電圧変換回路部および第２電流電圧変換回路部は、各電流電圧変換回路部と並列に設けられ、基準電流が入力される入力端と電圧値を出力する出力端との間のインピーダンスを変換するインピーダンス変換回路を有することを特徴とする。
【００２８】
また、請求項１０の本発明は、請求項９に記載の表示素子用電流出力回路部の制御回路において、インピーダンス変換回路は、第１電流電圧変換回路部および第２電流電圧変換回路部の電源電圧と、各電流電圧変換回路部の電流制御電圧との間に配置される抵抗素子と、電流制御電圧の入力端と接地電圧との間に配置され、電流値を制御入力とするトランジスタ素子を有することを特徴とする。
【００２９】
【発明の実施の形態】
以下、本発明を図示した実施形態に基づいて説明する。
【００３０】
第１の実施形態．
図１は、本発明の第１の実施形態の表示素子用電流出力回路部の制御回路を示す図である。
尚、図１において、図７に示した従来の制御回路と同じ機能の部分については同じ符号を付し、重複する説明を省略する。
なお、以下の説明は、駆動回路部１０内に、多数（数百単位）の表示素子用電流出力回路部Ｄｒ１〜Ｄｒ６が連続して設けられ、その連続する方向が、例えば、図８の回路基板上（半導体チップ上）の所定方向である方向Ａとした場合で、制御電圧発生回路部２０からは、出力電圧として、制御電圧Ｖｃ１が供給される場合である。
【００３１】
図1に示した実施形態が図７に示した従来の制御回路と主に異なる点としては、以下の各点となる。
（１） 制御電圧発生回路部２０から表示素子用電流出力回路部が連続して設けられた所定方向Ａに向かって、駆動回路部１０内の各表示素子用電流出力回路部Ｄｒ１〜Ｄｒ６を任意数で分割して複数の表示素子用電流出力回路部群１１〜１３を設定した点。
【００３２】
（２） 表示素子用電流出力回路部群１１〜１３の各々に対する制御電圧Ｖｃ１〜Ｖｃ３が段階的に変化するように直列接続された複数の分圧抵抗Ｒ３１〜Ｒ３３と、各分圧抵抗Ｒ３１〜Ｒ３３により分割された各制御電圧Ｖｃ１〜Ｖｃ３の出力端子Ｔｐ１〜Ｔｐ３を有する分圧回路部３０が設けられた点。
【００３３】
（３） 分圧回路部３０の各制御電圧Ｖｃ１〜Ｖｃ３における制御電圧発生回路部２０に最も近い側の制御電圧Ｖｃ１を検出し、その制御電圧Ｖｃ１に対応する第１の電流Ｉｃ１を出力する第１電流出力回路部５０が設けられた点。
【００３４】
（４） 分圧回路部３０の各制御電圧Ｖｃ１〜Ｖｃ３における制御電圧発生回路部２０から最も遠い側の制御電圧Ｖｃ３を検出し、その制御電圧Ｖｃ３に対応する第２の電流Ｉｃ３を出力する第２電流出力回路部４０が設けられた点。
【００３５】
（５） 第１電流出力回路部５０と接地電圧との間に、第１抵抗素子である抵抗Ｒ６２を配置した点。
【００３６】
（６） 第２電流出力回路部４０と接地電圧との間に、第２抵抗素子である抵抗Ｒ６１を配置した点。
【００３７】
（７） 第１抵抗素子である抵抗Ｒ６２に第１の電流Ｉｃ１が流れることにより発生する第１の電圧Ｖｈ１と、第２抵抗素子である抵抗Ｒ６１を第２の電流Ｉｃ３が流れることにより発生する第２の電圧Ｖｈ３とが入力されて、両電圧（Ｖｈ１およびＶｈ３）の差分に対応した補償電圧Ｖｃｎを、分圧回路部３０における制御電圧発生回路部２０から最も遠い側の制御電圧の出力端子Ｔｐ３に出力する演算増幅回路部ＯＰ６１を設けた点。
【００３８】
ここで、抵抗Ｒ６１、抵抗Ｒ６２、および、演算増幅回路部ＯＰ６１を有する回路を、以降の説明では補償電圧生成回路６０と称することとする。本実施形態の第１抵抗素子である抵抗Ｒ６２と、第２抵抗素子である抵抗Ｒ６１は同一の抵抗値に設定されている。
【００３９】
本実施形態の第１電流出力回路部５０および第２電流出力回路部４０は、例えば、各表示素子用電流出力回路部Ｄｒ１〜Ｄｒ６と同様なＰ型ＭＯＳトランジスタＱ４１〜Ｑ４２，Ｑ５１〜Ｑ５２を用いて構成する。あるいは、駆動回路部１０内の各表示素子用電流出力回路部Ｄｒ１〜Ｄｒ６と相似した特性を有するトランジスタ素子を用いて構成しても良い。
【００４０】
図２は、図１の実施形態の発光表示素子、駆動回路部および制御電圧発生回路部が設けられた集積回路の基板上（半導体チップ上）の配置例を示す図である。
尚、図２においても、図８に示した従来の制御回路と同じ機能の部分については同じ符号を付し、重複する説明を省略する。
【００４１】
本実施形態の基板２００上では、制御電圧発生回路部２０と駆動回路部１０との間に第１電流出力回路部５０が設けられる。言い換えれば、第１電流出力回路部５０は、駆動回路部１０内で制御電圧発生回路部２０に最も近い側の表示素子用電流出力回路部Ｄｒ１に隣接するように配置される。
【００４２】
一方、第２電流出力回路部４０は、駆動回路部１０における制御電圧発生回路部２０から最遠端側に設けられる。言い換えれば、駆動回路部１０内で制御電圧発生回路部から最も遠い側の表示素子用電流出力回路部Ｄｒ６に隣接するように配置される。
【００４３】
分圧回路部３０は、駆動回路部１０と略並列に、第１電流出力回路部５０と第２電流出力回路部４０と挟まれるように配置される。
【００４４】
補償電圧生成回路６０は、基板２００上の任意の位置に配置しても良いが、補償電圧Ｖｃｎ（補償電流Ｉｃｏ）を分圧回路部３０の出力端子Ｔｐ３に出力するため、第２電流出力回路部４０の近傍に配置されることが望ましい。
【００４５】
図２に示したように、第１電流出力回路部５０を駆動回路部１０内で制御電圧発生回路部２０に最も近い側の表示素子用電流出力回路部Ｄｒ１に隣接するように配置することで、表示素子用電流出力回路部Ｄｒ１に流れる電流Ｉｄ１と、第１電流出力回路部５０を流れる電流Ｉｃ１は略同等の値となる。また、第２電流出力回路部４０を駆動回路部１０内で制御電圧発生回路部２０から最も遠い側の表示素子用電流出力回路部Ｄｒ６に隣接するように配置することで、表示素子用電流出力回路部Ｄｒ６に流れる電流Ｉｄ６と、第２電流出力回路部４０を流れる電流Ｉｃ３は略同等の値となる。また、第１電流出力回路部５０および第２電流出力回路部４０内のＰ型ＭＯＳトランジスタＱ４２およびＱ５２のゲートには、これらのトランジスタが常時オン状態となるように接地電圧が加えられる。
【００４６】
図１および図２に示したように第１電流出力回路部５０および第２電流出力回路部４０を配置することにより、表示素子用電流出力回路部Ｄｒ１に流れる電流Ｉｄ１と、表示素子用電流出力回路部Ｄｒ６に流れる電流Ｉｄ６と同等な電流を発生させることができる。そして、抵抗Ｒ６１とＲ６２の抵抗値を同様にすることで、分圧回路部３０における制御電圧発生回路部２０に最も近い側の出力端子Ｔｐ１の制御電圧Ｖｃ１に対応する電圧Ｖｈ１と、制御電圧発生回路部２０に最も遠い側の出力端子Ｔｐ３の制御電圧Ｖｃ３に対応する電圧Ｖｈ３とを発生させることができる。
【００４７】
演算増幅回路部ＯＰ６１では、電圧Ｖｈ１と電圧Ｖｈ３との差分に対応した補償電圧Ｖｃｎ（補償電圧Ｉｏ）を生成して出力端子Ｔｐ３に加える。この補償電圧Ｖｃｎが出力端子Ｔｐ３に加えられることにより、制御電圧Ｖｃ３は、制御電圧Ｖｃ１＋（Ｒ３１＋＋Ｒ３２＋・・・＋Ｒ３３）×Ｉｃ０となる。また、制御電圧Ｖｃ２は、制御電圧Ｖｃ１＋Ｒ３１×Ｉｃ０となる。その結果、駆動回路部１０内の各表示素子用電流出力回路部Ｄｒ１〜Ｄｒ６から出力される各発光表示素子Ｄ１〜Ｄ６用の電流Ｉｄ１〜Ｉｄ６間の差は少なくなる。
【００４８】
なお、駆動回路部１０内の各表示素子用電流出力回路部Ｄｒ１〜Ｄｒ６を任意数で分割して複数の表示素子用電流出力回路部群１１〜１３を設定し、分圧回路部３０内に表示素子用電流出力回路部群１１〜１３の各々に対する制御電圧Ｖｃ１〜Ｖｃ３が段階的に変化するように直列接続された複数の分圧抵抗Ｒ３１〜Ｒ３３を設ける理由は、演算増幅回路部ＯＰ６１で入力される電圧Ｖｈ１と電圧Ｖｈ３の差分を補間するためであり、隣接する電流出力回路群間の電流差が所望の範囲内であれば任意に分割数を変更しても良く、分割数の変更に対応させて分圧抵抗の数を変更しても良い。
【００４９】
図３（ａ）、（ｂ）は、制御電圧が一定の場合で、出力電流Ｉｄ１〜Ｉｄ６が図９に示した特性になる場合に、本実施の形態を適用したときの各出力端子Ｔｐ１〜Ｔｐ３に現れる制御電圧および出力電流の位置による変化を示した図である。
具体的には、図３（ａ）は、図１の各表示素子用電流出力回路部Ｄｒ１〜Ｄｒ６の出力電流特性に対応して各出力端子Ｔｐ１〜Ｔｐ３の位置毎に変化する制御電圧Ｖｃ１〜Ｖｃ３を示す図であり、（ｂ）は図１の制御電圧発生回路部２０からの距離によって、各表示素子用電流出力回路部Ｄｒ１〜Ｄｒ６の出力電流特性に対応して各出力端子Ｔｐ１〜Ｔｐ３の位置毎に変化する出力電流Ｉｄ１〜Ｉｄ６を示した図である。
図３（ａ）、（ｂ）では、例えば、図１において制御電圧発生回路部２０に最も近い表示素子用電流出力回路部群１１（電流出力回路部Ｄｒ１と電流出力回路部Ｄｒ２を含む）への制御電圧Ｖｃ１よりも、次の表示素子用電流出力回路部群１２（電流出力回路部Ｄｒ３と電流出力回路部Ｄｒ４を含む）への制御電圧Ｖｃ２の方が低い値となっている。また、図１において制御電圧発生回路部２０から最も遠い表示素子用電流出力回路部群１３（電流出力回路部Ｄｒ５と電流出力回路部Ｄｒ６を含む）への制御電圧Ｖｃ３が最低値となっている。
【００５０】
なお、本実施の形態では、演算増幅回路部ＯＰ６１が、トランスコンダクタンスアンプ構成になっているので、入力電圧の差に対応した電流を出力することができる。以下に図を用いて、トランスコンダクタアンプ構成について説明する。
【００５１】
図４は、本実施の形態に用いられるトランスコンダクタアンプ構成の演算増幅回路部の構成の一例を示す図である。
電圧Ｖｈ１がトランジスタＱ２０１に印加されると、トランジスタＱ２０３に電流が流れ、その電流と同等の電流がトランジスタＱ２０５とＱ２０７にも流れる。すると、Ｑ２０７と同等の電流がトランジスタＱ２０８にも流れることになる。同様にして、電圧Ｖｈ３がトランジスタＱ２０２に印加されると、トランジスタＱ２０４に電流が流れ、その電流と同等の電流がトランジスタＱ２０６とＱ２０８にも流れることになる。このようにして、図４の構成では、電圧Ｖｈ１の電圧の大きさにより、トランジスタＱ２０８を流れる電流の値が決まり、電圧Ｖｈ３の電圧の大きさにより、トランジスタＱ２０６を流れる電流の値が決まる。しかし、トランジスタＱ２０６とトランジスタＱ２０８の間に出力端子Ｔｐ３があるので、トランジスタＱ２０６の出力電流と、トランジスタＱ２０８の出力電流は逆方向になるので、両トランジスタの電流のうち、大きい方に電流が流れる。
【００５２】
例えば、補償電圧生成回路６０に入力される２つの電流値Ｉｃ１およびＩｃ３が等しい値であれば、補償電圧生成回路６０から分圧回路３０への出力電流、もしくは、分圧回路３０から補償電圧生成回路６０への出力電流は０であり、電流値Ｉｃ３が基準値である電流値Ｉｃ１よりも小さい場合には、補償電圧生成回路６０の出力電流は引き込み方向となる。すなわち、出力電流は分圧回路３０から接地電圧Ｖｓｓへと流れる。電流値Ｉｃ３が基準値である電流値Ｉｃ１よりも大きい場合には、補償電圧生成回路６０の出力電流は、流し出し方向となる。すなわち、出力電流は電源Ｖｄｄから分圧回路３０へと流れる。
【００５３】
制御電圧発生回路部２０に最も近い電流出力回路部Ｄｒ１に供給される制御電圧Ｖｃ１により流れる電流Ｉｄ１に対して、制御電圧発生回路部２０から最も遠い電流出力回路部Ｄｒ６に供給される制御電圧Ｖｃ３により流れる電流Ｉｃ３は減少することから、演算増幅回路部ＯＰ６１の２つの入力を比較すると、電流値Ｉｃ３が基準値である電流値Ｉｃ１よりも小さくなる。このような場合には、補償電圧生成回路６０の出力電流Ｉｃ０は引き込み方向となる。
【００５４】
補償電圧生成回路６０の出力電流Ｉｃ０は、演算増幅回路部ＯＰ６１を介して分圧回路部３０から接地電圧Ｖｓｓへと流れる。その結果、制御電圧は分圧回路部３０における制御電圧発生回路部２０に最も近い側の出力端子Ｔｐ１では最も高い値となり、制御電圧発生回路部２０に最も遠い側の出力端子Ｔｐ３では最も低い値となる。
【００５５】
このように、本実施形態では、駆動回路部１０内で制御電圧発生回路部２０に最も近い側の表示素子用電流出力回路部Ｄｒ１の出力電流と、制御電圧発生回路部２０から最も遠い側の表示素子用電流出力回路部Ｄｒ６の出力電流を検出し、その差分を補償する電流Ｉｃ０を分圧回路部３０における制御電圧発生回路部２０から最も遠い側の出力端子Ｔｐ３に加えることで、駆動回路部１０の両端における出力電位差を減少させ、さらに中間の電流制御電圧を補間するので、各表示素子用電流出力回路部Ｄｒ１〜Ｄｒ６から出力される各発光表示素子Ｄ１〜Ｄ６用の電流Ｉｄ１〜Ｉｄ６の相違を減少させることができる。
【００５６】
第２の実施形態．
上記した第１の実施形態では、駆動回路部１０における制御電圧発生回路部２０に最近端側と最遠端側の表示素子用電流出力回路部に供給される電流を検出して、その差が小さくなる方向に、最遠端側の制御電圧を変化させることで、各表示素子用電流出力回路部から出力される電流の値を揃えていたが、以下に説明する第２の実施形態では、２つの基準電流をもとに駆動回路部１０の一端側と他端側において、等しい出力電流を与える制御電圧を生成し、間を補間することで、各発光表示素子Ｄ１〜Ｄ６用の電流Ｉｄ１〜Ｉｄ６を揃える場合について説明する。
【００５７】
図５は、本発明の第２の実施形態の表示素子用電流出力回路部の制御回路を示す図である。
図５に示した実施形態が図１に示した第１の実施形態の制御回路と主に異なる点としては、以下の各点となる。
【００５８】
（８） 第１の基準電流に基づき、分圧回路部３０の１端へ制御電圧Ｖｃ１を出力する第１電流電圧変換回路部８０が設けられた点。
【００５９】
（９） 第２の基準電圧に基づき、分圧回路部３０の他端へ制御電圧Ｖｃ３を出力する第２電流電圧変換回路部７０が設けられた点。
【００６０】
（１０） ２つの基準電流を生成する基準電流生成回路部９０が設けられた点。
【００６１】
（１１） 基準電流生成回路部９０は、第１電流電圧変換回路部８０および第２電流電圧変換回路部７０と接地電圧との間に配置される抵抗素子Ｒ９１と、抵抗素子Ｒ９１と第１電流電圧変換回路部８０との間に配置される第１トランジスタ素子Ｑ９２と、抵抗素子Ｒ９１と第２電流電圧変換回路部７０との間に配置される第２トランジスタ素子Ｑ９１が設けられた点。
【００６２】
（１２） 抵抗素子Ｒ９１を第１の基準電流Ｉｅ１および第２の基準電流Ｉｅ２が流れることにより発生する電圧Ｖｈ３を入力する入力端子と、所定の基準電圧Ｖｒｅｆ２を入力する入力端子と、第１トランジスタ素子Ｑ９２のゲートおよび第２トランジスタＱ９１のゲートに接続された出力端子とを有する演算増幅回路部ＯＰ９１が設けられた点。
【００６３】
（１３） 回路基板２００上において、第１電流電圧変換回路部８０は、駆動回路部１０内の一端に配置された表示素子用電流出力回路部群１１内の表示素子用電流出力回路部Ｄｒ１に隣接させて配置され、第２電流電圧変換回路部７０は、駆動回路部１０内の他端に配置された表示素子用電流出力回路部群１３内の表示素子用電流出力回路部Ｄｒ６に隣接させて配置される点。
【００６４】
第１電流電圧変換回路部８０を駆動回路部１０内の一端に位置する表示素子用電流出力回路部Ｄｒ１に隣接するように配置することで、制御電圧Ｖｃ１と、表示素子用電流出力回路部Ｄｒ１に流れる電流Ｉｄ１との関係は、第１電流電圧変換回路部８０の入力電流−電圧特性が略同等の値となる。また、第２電流電圧変換回路部７０を駆動回路部１０内の他端に位置する表示素子用電流出力回路部Ｄｒ６に隣接するように配置することで、制御電圧Ｖｃ３と、表示素子用電流出力回路部Ｄｒ６に流れる電流Ｉｄ６との関係は、第２電流電圧変換回路部７０の入力電流−電圧特性が略同等の値となる。また、第１電流電圧変換回路部８０のＰ型ＭＯＳトランジスタＱ８２および第２電流電圧変換回路部７０内のＰ型ＭＯＳトランジスタＱ７２は、本実施形態では接地電圧Ｖｓｓと接続される。
【００６５】
回路基板２００上における第１電流電圧変換回路部８０、第２電流電圧変換回路部７０、および、基準電流生成回路部９０の配置は、例えば、図２において、第１電流出力回路部５０を第１電流電圧変換回路部８０に置き換え、第２電流出力回路部４０を第２電流電圧変換回路部７０に置き換え、補償電圧生成回路６０を基準電流生成回路部９０に置き換えた構成である。
【００６６】
上記したように図２における一部回路を置き換えて示したように第１電流電圧変換回路部８０を配置することにより、表示素子用電流出力回路部Ｄｒ１に流れる電流Ｉｄ１を第１の基準電流Ｉｅ１の値と相似した電流値にすることができる。また、図２における一部回路を置き換えて示した上記配置により、表示素子用電流出力回路部Ｄｒ６に流れる電流Ｉｄ６を第２の基準電流Ｉｅ２の値と相似した電流値にすることができる。
【００６７】
ここで、第１電流電圧変換回路部８０内のＰ型ＭＯＳトランジスタＱ８１、および、第２電流電圧変換回路部７０内のＰ型ＭＯＳトランジスタＱ７１は、第１のＰ型ＭＯＳトランジスタＱ１、Ｑ３、Ｑ５、Ｑ７、Ｑ９、Ｑ１１と同等もしくは相似の特性を有している。第１電流電圧変換回路部８０内のＰ型ＭＯＳトランジスタＱ８２、および、第２電流電圧変換回路部７０内のＰ型ＭＯＳトランジスタＱ７２は、第２のＰ型ＭＯＳトランジスタＱ２、Ｑ４、Ｑ６、Ｑ８、Ｑ１０、Ｑ１２と同等もしくは相似の特性を有している。また、基準電流生成回路部９０内のＰ型ＭＯＳトランジスタＱ９１とＱ９２は互いに同等な特性を有するか相似した特性を有している。
【００６８】
基準電流生成回路９０は、実施の形態１の制御電圧発生回路２０と類似した構成で、演算増幅回路部ＯＰ９１の出力側はトランジスタＱ９１とＱ９２のゲートに接続されており、演算増幅回路部ＯＰ９１の入力側は、非反転入力が基準電圧Ｖｒｅｆ２に接続され、反転入力は、トランジスタＱ９１とＱ９２のドレインに接続されている。
【００６９】
また、トランジスタＱ９１を流れる電流Ｉｅ２と、トランジスタＱ９２を流れる電流Ｉｅ１は合計されて基準電流（Ｉｅ１＋Ｉｅ２）となり抵抗Ｒ９１を介して接地電圧Ｖｓｓに流れる。
【００７０】
その際に、演算増幅回路部ＯＰ９１の出力電圧の値は、演算増幅回路部ＯＰ９１の２個の入力電圧（非反転入力＝基準電圧Ｖｒｅｆ２、および、反転入力＝電圧Ｖｈ３）を等しくする値となる。また、Ｐ型ＭＯＳトランジスタＱ９１とＱ９２は、同様な回路に接続され、近接して配置され、かつ、互いに同等な特性を有することから、トランジスタＱ９１を流れる基準電流Ｉｅ２と、トランジスタ９２に流れる基準電流Ｉｅ１とは、略等しい値となる。
【００７１】
また、電流電圧変換回路７０では、トランジスタＱ７１のドレイン電流が基準電流Ｉｅ２となるように制御されて、トランジスタＱ７１のゲート電圧Ｖｃ３が決定され、電流電圧変換回路８０では、トランジスタＱ８１のドレイン電流が基準電流Ｉｅ１となるように制御されて、トランジスタＱ８１のゲート電圧Ｖｃ１が決定される。
【００７２】
言い換えると、基準電流生成回路９０は、抵抗Ｒ９１の両端の電位差（電圧Ｖｈ３＝演算増幅回路部ＯＰ９１の反転入力）と、基準電圧Ｖｒｅｆ２（演算増幅回路部ＯＰ９１の非反転入力）とが等しくなるように帰還がかけられており、トランジスタＱ９１とトランジスタＱ９２が同じ特性を有している場合には、トランジスタＱ９１を流れる基準電流Ｉｅ２と、トランジスタ９２に流れる基準電流Ｉｅ１とは略等しくなって、共に（Ｖｒｅｆ／Ｒ９１）の１／２づつが流れる。また、基準電流生成回路９０には、トランジスタの出力は２個のみであるので、図５のように帰還をかけた場合には、両トランジスタの出力間の差を小さく抑えることは、比較的容易に実施することができる。
【００７３】
ここで、本実施の形態では、上記したように基準電流Ｉｅ１と基準電流Ｉｅ２が略等しい値となるように設定されることから、トランジスタＱ７１のドレイン電流と、トランジスタＱ８１のドレイン電流も略等しい値となる。また、そのトランジスタＱ７１を制御するゲート電圧の値Ｖｃ３は、ドレイン電流Ｉｅ２を制御する電圧でもあることから、逆に、ドレイン電流Ｉｅ２によっても制御され、トランジスタＱ８１を制御するゲート電圧の値Ｖｃ１は、ドレイン電流Ｉｅ１を制御する電圧でもあることから、逆に、ドレイン電流Ｉｅ１によっても制御される。
【００７４】
ここで、例えば、図１に示した実施の形態１で、図１の第１電流出力回路部５０、第２電流出力回路部４０、および、補償電圧生成回路６０を有していない回路を従来の表示素子用電流出力回路と仮定すると、その従来の表示素子用電流出力回路では、図９（ａ）に示した電圧Ｖｃが、制御電圧発生回路部２０により駆動回路部１０に供給される。
【００７５】
駆動回路１０内の各表示素子用電流出力回路部Ｄｒ１〜Ｄｒ６から出力される各出力電流Ｉｄ１〜Ｉｄ６の値は、図９（ｂ）に示したように、制御電圧発生回路部２０から最も遠い距離（位置）にある表示素子用電流出力回路部Ｄｒ６の出力電流Ｉｄ６が、制御電圧発生回路部２０に最も近い距離（位置）にある表示素子用電流出力回路部Ｄｒ１の出力電流Ｉｄ１よりも小さくなる。この場合、表示素子用電流出力回路部Ｄｒ６（駆動回路１０の他端側）内のトランジスタＱ１１の導電度は、表示素子用電流出力回路部Ｄｒ１（駆動回路１０の一端側）内のトランジスタＱ１の導電度よりも低くなったままである。
【００７６】
なお、その間に位置する表示素子用電流出力回路部Ｄｒ２〜５の出力電流Ｉｄ２〜５は、制御電圧発生回路部２０からの距離（位置）に対応して、出力電流Ｉｄ６と出力電流Ｉｄ１を補間する値となる。
【００７７】
しかし、本実施の形態では、上記したように、基準電流Ｉｅ２は、基準電流Ｉｅ１と等しくなるように制御され、その結果、トランジスタＱ７１のドレイン電流と、トランジスタＱ８１のドレイン電流も略等しい値となるように制御される。この場合、表示素子用電流出力回路部Ｄｒ６内のトランジスタＱ１１の導電度が表示素子用電流出力回路部Ｄｒ１内のトランジスタＱ１の導電度よりも低いので、トランジスタＱ７１のドレイン電流は、トランジスタＱ８１のドレイン電流よりも少なくなりがちである。
【００７８】
そこで、基準電流Ｉｅ２を基準電流Ｉｅ１と等しくするためには、トランジスタＱ７１のドレイン電流を、トランジスタＱ８１のドレイン電流と同じにしようとする制御が行われ、同じ電流を流すためには、より大きなゲート−ソース間の電位差が必要であることから、トランジスタＱ７１のゲート電圧Ｖｃ３が、より低下するように制御される。その結果、駆動回路１０の他端（Ｔｐ３）の電圧（＝電圧Ｖｃ３）も、上記した従来の場合よりも低下するので、表示素子用電流出力回路部Ｄｒ６の出力電流Ｉｄ６の値を増加させることができる。
【００７９】
また、分圧回路３０を設けているので、表示素子用電流出力回路部Ｄｒ１と表示素子用電流出力回路部Ｄｒ６の中間に位置する表示素子用電流出力回路部Ｄｒ２〜５についても、駆動回路１０の他端（Ｔｐ３）の電圧（＝電圧Ｖｃ３）が低下した結果、分圧回路３０の分圧比率に応じて改善することができる。
【００８０】
従って、本実施の形態の場合でも、実施の形態１の図３（ａ）に示したように、表示素子用電流出力回路部群１１（電流出力回路部Ｄｒ１と電流出力回路部Ｄｒ２を含む）への制御電圧Ｖｃ１よりも、表示素子用電流出力回路部群１３（電流出力回路部Ｄｒ５と電流出力回路部Ｄｒ６を含む）への制御電圧Ｖｃ３の方を低い値にでき、かつ、その間の各表示素子用電流出力回路部群への制御電圧についても、位置に応じて段階的に補間する電圧にするように制御することができる。
【００８１】
つまり、本実施の形態では、駆動回路１０を制御する制御電圧を、駆動回路１０の一端側の電圧Ｖｃ１と、駆動回路１０の他端側の電圧Ｖｃ３として個別に、かつ、電流変化量に対応させて発生させることで、実施の形態１と同様に、駆動回路部１０の両端における出力電位差を減少させることを可能にしており、さらに、制御電圧を分圧回路により分圧することで両端の表示素子用電流出力回路ばかりでなく中間の表示素子用電流出力回路に対しても適切な制御電圧を供給することができるようにしている。
【００８２】
このように、本実施形態では、駆動回路部１０の一端側および他端側の表示素子用電流出力回路部（Ｄｒ１およびＤｒ６）に隣接させて電流電圧変換回路８０、７０を設け、駆動回路部１０の一端の表示素子用電流出力回路部群１１に供給される制御電圧Ｖｃ１と、他端の表示素子用電流出力回路部群１３に供給される制御電圧Ｖｃ３を個別に発生させるように構成したので、両端の出力電流Ｉｄ１とＩｄ６が共に基準電流と揃う値となる。従って、各表示素子用電流出力回路部Ｄｒ１〜Ｄｒ６から出力される各発光表示素子Ｄ１〜Ｄ６用の電流Ｉｄ１〜Ｉｄ６の差を小さくすることができる。
【００８３】
また、第２の実施形態では、第１の実施形態のように帰還ループを有していないため、外乱等により制御電圧Ｖｃ１〜Ｖｃ３が変化した場合でも、発振等を起こす可能性がなくなり安定した回路を供給することができる。
【００８４】
第３の実施形態．
上記した第２の実施形態では、電流電圧変換回路８０、７０の出力インピーダンスは電流−電圧変換特性によって決まり、比較的高値なため、分圧回路部３０内の各抵抗Ｒ３１〜Ｒ３３の値も比較的高い値にする必要があった。その結果、駆動回路部１０内の各表示素子用電流出力回路部Ｄｒ１〜Ｄｒ６をオン／オフさせた場合の制御電圧Ｖｃ１〜Ｖｃ３に誘起されるクロストークノイズも比較的大きくなってしまっていた。
【００８５】
そこで、以下に説明する第３の実施形態では、各電流電圧変換回路８０、７０にインピーダンス変換回路を付加して出力インピーダンスを低下させることにより、分圧回路部３０内の各抵抗Ｒ３１〜Ｒ３３の値を減少させ、駆動回路部１０内の各表示素子用電流出力回路部Ｄｒ１〜Ｄｒ６の制御電圧Ｖｃ１〜Ｖｃ３に誘起されるクロストークノイズを減少させる場合について説明する。
【００８６】
図６は、本発明の第３の実施形態の表示素子用電流出力回路部の制御回路を示す図である。
図６に示した実施形態が図５に示した第２の実施形態の制御回路と主に異なる点としては、以下の各点となる。
【００８７】
（１４） 第１電流電圧変換回路部１１０および第２電流電圧変換回路部１２０は、基準電流Ｉｆ１、Ｉｆ２が入力される入力端と、制御電圧Ｖｃ１、Ｖｃ３が出力される出力端との間にインピーダンス値を変換するインピーダンス変換回路を有する点。
【００８８】
（１５） インピーダンス変換回路は、第１電流電圧変換回路部１１０および第２電流電圧変換回路部１００の電源電圧Ｖｄｄと、各電流電圧変換回路部１１０、１００の制御電圧Ｖｃ１、Ｖｃ３との間に配置される抵抗素子Ｒ１０２、Ｒ１０１と、制御電圧Ｖｃ１、Ｖｃ３の入力端と接地電圧Ｖｓｓとの間に配置され、基準電流Ｉｆ１、Ｉｆ２を制御入力とするトランジスタ素子Ｑ１１３、Ｑ１０３を有する点。
【００８９】
インピーダンス変換回路は、第１電流電圧変換回路部１１０については、抵抗素子Ｒ１０２とトランジスタ素子Ｑ１１３により構成され、第２電流電圧変換回路部１００については、抵抗素子Ｒ１０１とトランジスタ素子Ｑ１０３により構成される。
【００９０】
本実施形態のインピーダンス変換回路は、ソースホロア回路である。ソースホロア回路の出力インピーダンスｚ０は、例えば、第１電流電圧変換回路部１１０の場合で、トランジスタ素子Ｑ１１３のトランスコンダクタンスをｇｍとすると、ｚ０は１／ｇｍで与えられる。このことから、トランジスタ素子Ｑ１１３の特性を適切な値に選ぶことにより、トランジスタ素子Ｑ１１１およびＱ１１２による電流電圧変換特性のインピーダンスとは別に、出力インピーダンスｚ０を低い値に設定することができる。また、第２電流電圧変換回路部１００についても同様にして、出力インピーダンスを低い値に設定することができる。
【００９１】
このように、本実施形態では、第１電流電圧変換回路部１１０および第２電流電圧変換回路部１００のインピーダンス値が低くなることから、分圧回路部３０内の各抵抗Ｒ３１〜Ｒ３３の値を減少させることができ、駆動回路部１０内の各表示素子用電流出力回路部Ｄｒ１〜Ｄｒ６の制御電圧Ｖｃ１〜Ｖｃ３に誘起されるクロストークノイズを減少させることができる。
【００９２】
また、本実施形態では、上記した実施の形態２と異なり、分圧回路３０内を流れる電流が基準電流Ｉｆ１、Ｉｆ２に加算される経路が存在しなくなる。従って、各表示用電流出力回路から出力される発光素子を表示させるための電流の相違を、実施の形態２の場合よりも正確に減少させることができる。
【００９３】
なお、本実施形態では、Ｐ型ＭＯＳトランジスタによるソースホロア回路でインピーダンス変換回路を構成したが、例えば、ＰＮＰ型バイポーラトランジスタによるエミッタホロア回路や、演算増幅器を用いたボルテージホロア回路等、他のインピーダンス変換回路を用いても良い。
【００９４】
また、上記した各実施形態では、表示素子用電流出力回路部群１１〜１３として表示素子用電流出力回路部Ｄｒ１〜Ｄｒ６から２個ずつを各群内に含ませたが、各表示素子用電流出力回路部Ｄｒ１〜Ｄｒ６の分割数は任意であり、従って、１つの群に含まれる表示素子用電流出力回路部の数を１個または３個以上の任意数としても良い。
【００９５】
また、上記した第２及び第３の実施形態では、回路基板２００上において、第１電流電圧変換回路部が、駆動回路部１０内の一端にある表示素子用電流出力回路部Ｄｒ１に隣接させて配置され、第２電流電圧変換回路部が、駆動回路部１０内の他端にある表示素子用電流出力回路部Ｄｒ６に隣接させて配置される場合について説明したが、例えば、回路基板２００上に並んで搭載された複数の表示素子用電流出力回路部Ｄｒの出力電流が、単調増加傾向ではなく、任意位置の表示素子用電流出力回路部Ｄｒの出力電流が極値となる場合等には、電流電圧変換回路部を３個以上に増加させることができる。その場合には、例えば、増加させた電流電圧変換回路部を極値が出力される表示素子用電流出力回路部Ｄｒに隣接させて設けるようにすることで、より良い補正が可能になる。
【００９６】
【発明の効果】
上記のように本発明では、駆動回路部内における制御電圧発生回路部に最も近い側の表示素子用電流出力回路部の出力電流と、制御電圧発生回路部から最も遠い側の表示素子用電流出力回路部の出力電流を検出し、その差分を補償する電圧を分圧回路部における制御電圧発生回路部から最も遠い側の出力端子に加えることで、制御電圧を回路基板内の位置によって変化するように構成したので、各表示素子用電流出力回路部から出力される各発光表示素子用の電流の相違を減少させることができる。
【００９７】
また、本発明では、駆動回路部における両端の表示素子用電流出力回路に隣接させて各々電流電圧変換回路を設け、駆動回路部の両端において同じ出力電流を与える電流制御電圧を発生させるように構成したので、各表示素子用電流出力回路部から出力される各発光表示素子用の電流の相違を減少させることができる。
【００９８】
また、電流電圧変換回路を設ける本発明では、帰還ループを有していないため、外乱等により電流制御電圧が変化する場合でも、発振等を起こす可能性がなくなり安定した回路を供給することができる。
【００９９】
また、電流電圧変換回路にインピーダンス変換回路を設けた本発明では、電流電圧変換回路部のインピーダンス値が低くなることから、分圧回路部内の各抵抗の値を減少させることができ、駆動回路部内の各表示素子用電流出力回路部の電流制御電圧に誘起されるクロストークノイズを減少させることができ、各発光表示素子用の電流の相違をより正確に減少させることができる。
【図面の簡単な説明】
【図１】 本発明の第１の実施形態の表示素子用電流出力回路部の制御回路を示す図である。
【図２】 図１の実施形態の駆動回路部および制御電圧発生回路部が設けられた集積回路の基板上の配置例を示す図である。
【図３】 図３（ａ）は図１の各表示素子用電流出力回路部の出力電流特性に対応して各出力端子の位置毎に変化する制御電圧を示す図であり、（ｂ）は図１の制御電圧発生回路部からの距離によって各表示素子用電流出力回路部の出力電流特性に対応して各出力端子の位置毎に変化する出力電流を示した図である。
【図４】 実施の形態１に用いられるトランスコンダクタアンプ構成の演算増幅回路部の構成の一例を示す図である。
【図５】 本発明の第２の実施形態の表示素子用電流出力回路部の制御回路を示す図である。
【図６】 本発明の第３の実施形態の表示素子用電流出力回路部の制御回路を示す図である。
【図７】 多数の発光表示素子の従来の駆動回路部および制御回路を示す図である。
【図８】 図７の発光表示素子、駆動回路部および制御電圧発生回路部が設けられた集積回路の基板上の従来の配置例を示す図である。
【図９】 （ａ）は図７の各表示素子用電流出力回路部の制御電圧を示す図であり、（ｂ）は図７の制御電圧発生回路部からの距離によって異なる各表示素子用電流出力回路部の出力電流の値を示した図である。
【符号の説明】
１０ 駆動回路部、 １１〜１３ 表示素子用電流出力回路部群、 ２０ 制御電圧発生回路部、 ３０ 分圧回路部、 ４０ 第２電流出力回路部、 ５０第１電流出力回路部、 ６０ 補償電圧生成回路、 ＯＰ１、ＯＰ６１ 演算増幅回路部、 Ｄｒ１〜Ｄｒ６ 電流出力回路部、 Ｄ１〜Ｄ６ 発光表示素子、 Ｑ１〜Ｑ９２ Ｐ型ＭＯＳトランジスタ、 Ｒ６２ 第１抵抗素子、 Ｒ６１ 第２抵抗素子、 Ｖｄｄ 電源電圧、 Ｖｓｓ 接地電圧、 Ｖｃ、Ｖｃ１〜Ｖｃ３ 電流制御電圧、 Ｖｈ１ 第１の電圧、 Ｖｈ３ 第２の電圧、 Ｖｃｎ 補償電圧、 Ｉｄ１〜Ｉｄ６ 電流、 Ｓ１〜Ｓ６ スイッチ信号、 Ａ所定方向、 Ｔｐ１〜Ｔｐ３ 出力端子、 Ｉｃ１ 第１の基準電流、 Ｉｃ２ 第２の基準電流。
【発明の属する技術分野】
本発明は、エレクトロルミネッセンス（ＥＬ）素子あるいは発光ダイオード（ＬＥＤ）素子のように電流が供給されることにより発光する表示素子を多数使用した装置の駆動回路部を制御する制御回路に関し、特に、多数の発光素子の輝度が均等になるように駆動回路部を制御する回路に関する。
【０００２】
【従来の技術】
図７は、多数の発光表示素子の従来の駆動回路部および制御回路を示す図である。
図７において、Ｄ１〜Ｄ６がＥＬ素子あるいはＬＥＤ素子等の発光表示素子であり、１０が発光表示素子Ｄ１〜Ｄ６を個別に発光させるための各電流を出力する駆動回路部であり、２０が駆動回路部１０の各駆動回路部から出力される電流の大きさを制御するための制御電圧Ｖｃ１を出力する制御電圧発生回路部である。
【０００３】
制御電圧発生回路部２０は、電源電圧Ｖｄｄおよび接地電圧Ｖｓｓと接続されている。駆動回路部１０は、電源電圧Ｖｄｄおよび発光表示素子Ｄ１〜Ｄ６のアノードと接続されており、発光表示素子Ｄ１〜Ｄ６のカソードが接地電圧Ｖｓｓと接続されている。
【０００４】
駆動回路部１０の中には、各発光表示素子Ｄ１〜Ｄ６を個別に発光させるための各電流を出力する電流出力回路部Ｄｒ１〜Ｄｒ６が備えられている。電流出力回路部Ｄｒ１〜Ｄｒ６は、電源電圧Ｖｄｄおよび制御電圧Ｖｃを入力し、各発光表示素子Ｄ１〜Ｄ６用の電流Ｉｄ１〜Ｉｄ６を出力する。
【０００５】
各電流出力回路部Ｄｒ１〜Ｄｒ６の中には、Ｐ型のＭＯＳ(Metal Oxide Semiconductor)トランジスタが２個ずつ備えられている。例えば、電流出力回路部Ｄｒ１の中では、第１のＰ型ＭＯＳトランジスタＱ１のドレインと、第２のＰ型ＭＯＳトランジスタＱ２のソースが直列に接続されている。第１のＰ型ＭＯＳトランジスタＱ１のソースは電源電圧Ｖｄｄに接続され、また、第１のＰ型ＭＯＳトランジスタＱ１のゲートは制御電圧発生回路部２０に接続されて制御電圧Ｖｃ１が入力される。他の電流出力回路部Ｄｒ２〜Ｄｒ６中の第１のＰ型ＭＯＳトランジスタＱ３、Ｑ５、Ｑ７、Ｑ９、および、Ｑ１１も、同様に各々電源電圧Ｖｄｄと制御電圧発生回路部２０に接続される。
【０００６】
電流出力回路部Ｄｒ１中の第２のＰ型ＭＯＳトランジスタＱ２のゲートには、このＭＯＳトランジスタをオン／オフするためのスイッチ信号Ｓ１が入力される。そして、このＭＯＳトランジスタがオンになると、ドレインからは発光表示素子Ｄ１用の電流Ｉｄ１が出力される。他の電流出力回路部Ｄｒ２〜Ｄｒ６中の第２のＰ型ＭＯＳトランジスタＱ４、Ｑ６、Ｑ８、Ｑ１０、および、Ｑ１２の各ゲートにも、同様に各スイッチ信号Ｓ２、Ｓ３、Ｓ４、Ｓ５、および、Ｓ６が入力され、各ドレインからは発光表示素子Ｄ２〜Ｄ６用の電流Ｉｄ２〜Ｉｄ６が各々出力される。
【０００７】
制御電圧発生回路部２０の中には、Ｐ型ＭＯＳトランジスタＱ２１とＰ型ＭＯＳトランジスタＱ２２と、演算増幅回路ＯＰ１が設けられている。
【０００８】
Ｐ型ＭＯＳトランジスタＱ２１は、各電流出力回路部Ｄｒ１〜Ｄｒ６中の第１のＰ型ＭＯＳトランジスタＱ１、Ｑ３、Ｑ５、Ｑ７、Ｑ９、および、Ｑ１１のディメンジョンと同一のディメンジョンを有するか、相似の特性を有する素子である。また、Ｐ型ＭＯＳトランジスタＱ２２は、各電流出力回路部Ｄｒ１〜Ｄｒ６中の第２のＰ型ＭＯＳトランジスタＱ２、Ｑ４、Ｑ６、Ｑ８、Ｑ１０、および、Ｑ１２のディメンジョンと同一のディメンジョンを有するか、相似の特性を有する素子である。
【０００９】
Ｐ型ＭＯＳトランジスタＱ２１と、各電流出力回路部Ｄｒ１〜Ｄｒ６中の第１のＰ型ＭＯＳトランジスタＱ１、Ｑ３、Ｑ５、Ｑ７、Ｑ９、および、Ｑ１１とは、上記したように同様あるいは相似の特性を有しており、ゲートも共通して制御電圧Ｖｃ１が供給されているため、カレントミラー回路を形成している。また、Ｐ型ＭＯＳトランジスタＱ２１のドレインには、Ｐ型ＭＯＳトランジスタＱ２２のソースが直列に接続され、さらに、Ｐ型ＭＯＳトランジスタＱ２２のドレインには、抵抗Ｒ１が接続されている。
【００１０】
演算増幅回路ＯＰ１は、参照電圧ＶｒｅｆおよびＰ型ＭＯＳトランジスタＱ２２のドレイン出力電圧を入力し、制御電圧Ｖｃ１を出力する。このＶｃ１がＰ型ＭＯＳトランジスタＱ２１に供給されると共に、各電流出力回路部Ｄｒ１〜Ｄｒ６に制御信号として供給される。演算増幅回路ＯＰ１は、参照電圧Ｖｒｅｆ（演算増幅回路ＯＰ１の反転入力端子の電位）と抵抗Ｒ１の電位（演算増幅回路ＯＰ１の非反転入力端子の電位）が等しくなるように制御電圧Ｖｃ１を制御するため、Ｑ２１の出力電流Ｉｒｅｆは参照電圧Ｖｒｅｆおよび抵抗Ｒ１の値によって決まる一定の電流が維持される。
【００１１】
また、上記したようにＰ型ＭＯＳトランジスタＱ２１と、各電流出力回路部Ｄｒ１〜Ｄｒ６中の第１のＰ型ＭＯＳトランジスタＱ１、Ｑ３、Ｑ５、Ｑ７、Ｑ９、および、Ｑ１１とは、カレントミラー回路を形成するため、電流出力回路部Ｄｒ１〜Ｄｒ６の出力電流Ｉｄ１〜Ｉｄ６は、Ｐ型ＭＯＳトランジスタＱ２１のドレインからの出力電流Ｉｒｅｆと同等か、比例関係となり、かつ、一定に維持される。
【００１２】
図８は、図７の発光表示素子、駆動回路部および制御電圧発生回路部が設けられた集積回路の基板上の従来の配置例を示す図である。
基板１００上では、制御電圧発生回路部２０の近傍に駆動回路部１０が設けられている。電源電圧Ｖｄｄが制御電圧発生回路部２０と駆動回路部１０に供給され、制御電圧発生回路部２０から駆動回路部１０に制御電圧Ｖｃ１が供給されている。基板１００の外部には駆動回路部１０の各出力電流Ｉｄ１〜Ｉｄ６が出力される導電路に対応して発光表示素子Ｄ１〜Ｄ６が設けられている。また、駆動回路部１０内には、方向Ａの順に並べて各電流出力回路部Ｄｒ１〜Ｄｒ６が設けられている。一般的に、基板１００の上では、トランジスタ特性のマッチングを良くするために、制御電圧発生回路部２０のブロックと、駆動回路部１０のブロックとの距離が近くなるように設けられる。
【００１３】
駆動回路部１０の各出力電流Ｉｄ１〜Ｉｄ６は、ほぼ同じ値になるように設計され、製造されるが、集積回路で多くの電流出力回路部を形成する場合には、各電流出力回路部毎に素子特性もばらつくため、各電流出力回路部毎に電流値がばらつくことは避けられない。
【００１４】
【発明が解決しようとする課題】
近年の表示装置に対する高解像度要求により、駆動回路部１０内の電流出力回路部Ｄｒ１〜Ｄｒ６の数は増加傾向にあり、数百個以上を並べる必要が生じてきた。その結果、図８の方向Ａの寸法も増大している。
【００１５】
しかしながら、駆動回路部１０の各出力電流Ｉｄ１〜Ｉｄ６は、制御電圧発生回路部２０から遠ざかる程基準電流Ｉｒｅｆとの差が大きくなる傾向があることがわかった。
【００１６】
図９（ａ）は、図７の各表示素子用電流出力回路部Ｄｒ１〜Ｄｒ６の制御電圧Ｖｃを示す図であり、（ｂ）は図７の制御電圧発生回路部２０からの距離によって異なる各表示素子用電流出力回路部Ｄｒ１〜Ｄｒ６の出力電流の値Ｉｄ１〜Ｉｄ６を示した図である。
図９（ｂ）では、例えば、制御電圧発生回路部２０に最も近い電流出力回路部Ｄｒ１の出力電流Ｉｄ１よりも、制御電圧発生回路部２０から最も遠い電流出力回路部Ｄｒ６の出力電流Ｉｄ６の方が小さな値であり、制御電圧発生回路部２０から遠ざかるほど減少傾向である場合を示している。なお、実際の駆動回路部から出力される電流値は、図９（ｂ）のように直線とはならない。しかし、一般的な傾向として、例えば、図８に方向Ａで示した電流出力回路部Ｄｒ１から電流出力回路部Ｄｒ６に向かう方向で、制御電圧発生回路部２０から距離が遠ざかるほど、その距離に対応して電流値Ｉｄ１とＩｄ６との差は増加する。
【００１７】
従って、高解像度要求等により発光表示素子の駆動回路部１０内の電流出力回路部Ｄｒ１〜Ｄｒ６の数が増加すればするほど、具体的に言い換えれば、駆動回路部１０内の電流出力回路部が制御電圧発生回路部２０から距離が離れれば離れるほど、その電流出力回路部から出力される電流値と、最も近い電流出力回路部Ｄｒ１の出力電流との差は増加する。
【００１８】
本発明は、上述した如き従来の問題を解決するためになされたものであって、発光表示素子の駆動回路部内の電流出力回路部の数が増加しても、各電流出力回路部から出力される電流値間のばらつきが少ない表示素子用電流出力回路部の制御回路を提供することを目的とする。
【００１９】
【課題を解決するための手段】
上述の目的を達成するため、請求項１に記載した本発明の表示素子用電流出力回路部の制御回路は、回路基板上の所定方向に連続して設けられた複数の表示素子用電流出力回路部を備える駆動回路部に対して、出力電流の制御電圧を供給する制御電圧発生回路部の出力電圧を制御する制御回路であって、制御電圧発生回路部から表示素子用電流出力回路部が連続して設けられた所定方向に向かって、駆動回路部内の各表示素子用電流出力回路部を任意数で分割して複数の表示素子用電流出力回路部群を設定し、該表示素子用電流出力回路部群の各々に対する電流制御電圧が段階的に変化するように直列接続された複数の分圧抵抗と、各分圧抵抗により分割された各電流制御電圧の出力端子を有する分圧回路部と、分圧回路部の各電流制御電圧における制御電圧発生回路部に最も近い側の電流制御電圧により駆動される電流源回路を有し、該電流制御電圧に対応する第１の電流を出力する第１電流出力回路部と、分圧回路部の各電流制御電圧における制御電圧発生回路部から最も遠い側の電流制御電圧により駆動される電流源回路を有し、該電流制御電圧に対応する第２の電流を出力する第２電流出力回路部と、第１の電流と、第２の電流とが入力されて、両電流の差が小さくなる方向に、分圧回路部における制御電圧発生回路部から最も遠い側の電流制御電圧を制御する補償電圧生成回路部とを備えることを特徴とする。
【００２０】
また、請求項２の本発明は、請求項１に記載の表示素子用電流出力回路部の制御回路において、第１電流出力回路部および第２電流出力回路部は、駆動回路部内の各表示素子用電流出力回路部と相似した特性を有するトランジスタ素子を用いて構成することを特徴とする。
【００２１】
また、請求項３の本発明は、請求項２に記載の表示素子用電流出力回路部の制御回路において、第１電流出力回路部および第２電流出力回路部は、駆動回路部内の各表示素子用電流出力回路部と同様なＰ型ＭＯＳトランジスタを用いて構成することを特徴とする。
【００２２】
また、請求項４の本発明は、請求項１〜３の何れかに記載の表示素子用電流出力回路部の制御回路において、回路基板上において、第１電流出力回路部は、駆動回路部内における制御電圧発生回路部に最も近い側の表示素子用電流出力回路部群内の何れかの表示素子用電力出力回路に隣接させて配置され、第２電流出力回路部は、駆動回路部内における制御電圧発生回路部から最も遠い側の表示素子用電流出力回路部群内の何れかの表示素子用電力出力回路に隣接させて配置されることを特徴とする。
【００２３】
また、請求項５に記載した本発明の表示素子用電流出力回路部の制御回路は、回路基板上の所定方向に連続して設けられた複数の表示素子用電流出力回路部を備える駆動回路部に対して、出力電流の制御電圧を供給する制御回路であって、表示素子用電流出力回路部が連続して設けられた所定方向に向かって、駆動回路部内の各表示素子用電流出力回路部を任意数で分割して複数の表示素子用電流出力回路部群を設定し、該表示素子用電流出力回路部群の各々に対する電流制御電圧が段階的に変化するように直列接続された複数の分圧抵抗と、各分圧抵抗により分割された各電流制御電圧の出力端子を有する分圧回路部と、第１の基準電流が入力され、該基準電流に対応する第１の電圧を前記分圧回路の、前記所定方向の一方の側の一端の電流制御電圧として出力し、且つ電流−電圧変換特性が、前記駆動回路部の前記所定方向の一方の側の一端に位置する表示素子用電流出力回路部の電圧−電流変換特性と略逆関数の関係にある第１電流電圧変換回路部と、
第２の基準電流が入力され、該基準電流に対応する第２の電圧を前記分圧回路の、前記所定方向の他方の側の他端の電流制御電圧として出力し、且つ電流−電圧変換特性が、前記駆動回路部の前記所定方向の他方の側の他端に位置する表示素子用電流出力回路部の電圧−電流変換特性と略逆関数の関係にある第２電流電圧変換回路部と、
前記第１の基準電流と前記第２の基準電流を略同値の関係で出力する基準電流生成回路部とを備えることを特徴とする。
【００２４】
また、請求項６の本発明は、請求項５に記載の表示素子用電流出力回路部の制御回路において、第１電流電圧変換回路部および第２電流電圧変換回路部は、駆動回路部内の各表示素子用電流出力回路部と相似した特性を有するトランジスタ素子を用いて構成することを特徴とする。
【００２５】
また、請求項７の本発明は、請求項６に記載の表示素子用電流出力回路部の制御回路において、第１電流電圧変換回路部および第２電流電圧変換回路部は、駆動回路部内の各表示素子用電流出力回路部と同様なＰ型ＭＯＳトランジスタを用いて構成することを特徴とする。
【００２６】
また、請求項８の本発明は、請求項５〜７の何れかに記載の表示素子用電流出力回路部の制御回路において、回路基板上において、第１電流電圧変換回路部は、駆動回路部の一端に配置された表示素子用電流出力回路部群内の何れかの表示素子用電力出力回路に隣接させて配置され、第２電流電圧変換回路部は、駆動回路部の他端に配置された表示素子用電流出力回路部群内の何れかの表示素子用電力出力回路に隣接させて配置されることを特徴とする。
【００２７】
また、請求項９の本発明は、請求項８に記載の表示素子用電流出力回路部の制御回路において、第１電流電圧変換回路部および第２電流電圧変換回路部は、各電流電圧変換回路部と並列に設けられ、基準電流が入力される入力端と電圧値を出力する出力端との間のインピーダンスを変換するインピーダンス変換回路を有することを特徴とする。
【００２８】
また、請求項１０の本発明は、請求項９に記載の表示素子用電流出力回路部の制御回路において、インピーダンス変換回路は、第１電流電圧変換回路部および第２電流電圧変換回路部の電源電圧と、各電流電圧変換回路部の電流制御電圧との間に配置される抵抗素子と、電流制御電圧の入力端と接地電圧との間に配置され、電流値を制御入力とするトランジスタ素子を有することを特徴とする。
【００２９】
【発明の実施の形態】
以下、本発明を図示した実施形態に基づいて説明する。
【００３０】
第１の実施形態．
図１は、本発明の第１の実施形態の表示素子用電流出力回路部の制御回路を示す図である。
尚、図１において、図７に示した従来の制御回路と同じ機能の部分については同じ符号を付し、重複する説明を省略する。
なお、以下の説明は、駆動回路部１０内に、多数（数百単位）の表示素子用電流出力回路部Ｄｒ１〜Ｄｒ６が連続して設けられ、その連続する方向が、例えば、図８の回路基板上（半導体チップ上）の所定方向である方向Ａとした場合で、制御電圧発生回路部２０からは、出力電圧として、制御電圧Ｖｃ１が供給される場合である。
【００３１】
図1に示した実施形態が図７に示した従来の制御回路と主に異なる点としては、以下の各点となる。
（１） 制御電圧発生回路部２０から表示素子用電流出力回路部が連続して設けられた所定方向Ａに向かって、駆動回路部１０内の各表示素子用電流出力回路部Ｄｒ１〜Ｄｒ６を任意数で分割して複数の表示素子用電流出力回路部群１１〜１３を設定した点。
【００３２】
（２） 表示素子用電流出力回路部群１１〜１３の各々に対する制御電圧Ｖｃ１〜Ｖｃ３が段階的に変化するように直列接続された複数の分圧抵抗Ｒ３１〜Ｒ３３と、各分圧抵抗Ｒ３１〜Ｒ３３により分割された各制御電圧Ｖｃ１〜Ｖｃ３の出力端子Ｔｐ１〜Ｔｐ３を有する分圧回路部３０が設けられた点。
【００３３】
（３） 分圧回路部３０の各制御電圧Ｖｃ１〜Ｖｃ３における制御電圧発生回路部２０に最も近い側の制御電圧Ｖｃ１を検出し、その制御電圧Ｖｃ１に対応する第１の電流Ｉｃ１を出力する第１電流出力回路部５０が設けられた点。
【００３４】
（４） 分圧回路部３０の各制御電圧Ｖｃ１〜Ｖｃ３における制御電圧発生回路部２０から最も遠い側の制御電圧Ｖｃ３を検出し、その制御電圧Ｖｃ３に対応する第２の電流Ｉｃ３を出力する第２電流出力回路部４０が設けられた点。
【００３５】
（５） 第１電流出力回路部５０と接地電圧との間に、第１抵抗素子である抵抗Ｒ６２を配置した点。
【００３６】
（６） 第２電流出力回路部４０と接地電圧との間に、第２抵抗素子である抵抗Ｒ６１を配置した点。
【００３７】
（７） 第１抵抗素子である抵抗Ｒ６２に第１の電流Ｉｃ１が流れることにより発生する第１の電圧Ｖｈ１と、第２抵抗素子である抵抗Ｒ６１を第２の電流Ｉｃ３が流れることにより発生する第２の電圧Ｖｈ３とが入力されて、両電圧（Ｖｈ１およびＶｈ３）の差分に対応した補償電圧Ｖｃｎを、分圧回路部３０における制御電圧発生回路部２０から最も遠い側の制御電圧の出力端子Ｔｐ３に出力する演算増幅回路部ＯＰ６１を設けた点。
【００３８】
ここで、抵抗Ｒ６１、抵抗Ｒ６２、および、演算増幅回路部ＯＰ６１を有する回路を、以降の説明では補償電圧生成回路６０と称することとする。本実施形態の第１抵抗素子である抵抗Ｒ６２と、第２抵抗素子である抵抗Ｒ６１は同一の抵抗値に設定されている。
【００３９】
本実施形態の第１電流出力回路部５０および第２電流出力回路部４０は、例えば、各表示素子用電流出力回路部Ｄｒ１〜Ｄｒ６と同様なＰ型ＭＯＳトランジスタＱ４１〜Ｑ４２，Ｑ５１〜Ｑ５２を用いて構成する。あるいは、駆動回路部１０内の各表示素子用電流出力回路部Ｄｒ１〜Ｄｒ６と相似した特性を有するトランジスタ素子を用いて構成しても良い。
【００４０】
図２は、図１の実施形態の発光表示素子、駆動回路部および制御電圧発生回路部が設けられた集積回路の基板上（半導体チップ上）の配置例を示す図である。
尚、図２においても、図８に示した従来の制御回路と同じ機能の部分については同じ符号を付し、重複する説明を省略する。
【００４１】
本実施形態の基板２００上では、制御電圧発生回路部２０と駆動回路部１０との間に第１電流出力回路部５０が設けられる。言い換えれば、第１電流出力回路部５０は、駆動回路部１０内で制御電圧発生回路部２０に最も近い側の表示素子用電流出力回路部Ｄｒ１に隣接するように配置される。
【００４２】
一方、第２電流出力回路部４０は、駆動回路部１０における制御電圧発生回路部２０から最遠端側に設けられる。言い換えれば、駆動回路部１０内で制御電圧発生回路部から最も遠い側の表示素子用電流出力回路部Ｄｒ６に隣接するように配置される。
【００４３】
分圧回路部３０は、駆動回路部１０と略並列に、第１電流出力回路部５０と第２電流出力回路部４０と挟まれるように配置される。
【００４４】
補償電圧生成回路６０は、基板２００上の任意の位置に配置しても良いが、補償電圧Ｖｃｎ（補償電流Ｉｃｏ）を分圧回路部３０の出力端子Ｔｐ３に出力するため、第２電流出力回路部４０の近傍に配置されることが望ましい。
【００４５】
図２に示したように、第１電流出力回路部５０を駆動回路部１０内で制御電圧発生回路部２０に最も近い側の表示素子用電流出力回路部Ｄｒ１に隣接するように配置することで、表示素子用電流出力回路部Ｄｒ１に流れる電流Ｉｄ１と、第１電流出力回路部５０を流れる電流Ｉｃ１は略同等の値となる。また、第２電流出力回路部４０を駆動回路部１０内で制御電圧発生回路部２０から最も遠い側の表示素子用電流出力回路部Ｄｒ６に隣接するように配置することで、表示素子用電流出力回路部Ｄｒ６に流れる電流Ｉｄ６と、第２電流出力回路部４０を流れる電流Ｉｃ３は略同等の値となる。また、第１電流出力回路部５０および第２電流出力回路部４０内のＰ型ＭＯＳトランジスタＱ４２およびＱ５２のゲートには、これらのトランジスタが常時オン状態となるように接地電圧が加えられる。
【００４６】
図１および図２に示したように第１電流出力回路部５０および第２電流出力回路部４０を配置することにより、表示素子用電流出力回路部Ｄｒ１に流れる電流Ｉｄ１と、表示素子用電流出力回路部Ｄｒ６に流れる電流Ｉｄ６と同等な電流を発生させることができる。そして、抵抗Ｒ６１とＲ６２の抵抗値を同様にすることで、分圧回路部３０における制御電圧発生回路部２０に最も近い側の出力端子Ｔｐ１の制御電圧Ｖｃ１に対応する電圧Ｖｈ１と、制御電圧発生回路部２０に最も遠い側の出力端子Ｔｐ３の制御電圧Ｖｃ３に対応する電圧Ｖｈ３とを発生させることができる。
【００４７】
演算増幅回路部ＯＰ６１では、電圧Ｖｈ１と電圧Ｖｈ３との差分に対応した補償電圧Ｖｃｎ（補償電圧Ｉｏ）を生成して出力端子Ｔｐ３に加える。この補償電圧Ｖｃｎが出力端子Ｔｐ３に加えられることにより、制御電圧Ｖｃ３は、制御電圧Ｖｃ１＋（Ｒ３１＋＋Ｒ３２＋・・・＋Ｒ３３）×Ｉｃ０となる。また、制御電圧Ｖｃ２は、制御電圧Ｖｃ１＋Ｒ３１×Ｉｃ０となる。その結果、駆動回路部１０内の各表示素子用電流出力回路部Ｄｒ１〜Ｄｒ６から出力される各発光表示素子Ｄ１〜Ｄ６用の電流Ｉｄ１〜Ｉｄ６間の差は少なくなる。
【００４８】
なお、駆動回路部１０内の各表示素子用電流出力回路部Ｄｒ１〜Ｄｒ６を任意数で分割して複数の表示素子用電流出力回路部群１１〜１３を設定し、分圧回路部３０内に表示素子用電流出力回路部群１１〜１３の各々に対する制御電圧Ｖｃ１〜Ｖｃ３が段階的に変化するように直列接続された複数の分圧抵抗Ｒ３１〜Ｒ３３を設ける理由は、演算増幅回路部ＯＰ６１で入力される電圧Ｖｈ１と電圧Ｖｈ３の差分を補間するためであり、隣接する電流出力回路群間の電流差が所望の範囲内であれば任意に分割数を変更しても良く、分割数の変更に対応させて分圧抵抗の数を変更しても良い。
【００４９】
図３（ａ）、（ｂ）は、制御電圧が一定の場合で、出力電流Ｉｄ１〜Ｉｄ６が図９に示した特性になる場合に、本実施の形態を適用したときの各出力端子Ｔｐ１〜Ｔｐ３に現れる制御電圧および出力電流の位置による変化を示した図である。
具体的には、図３（ａ）は、図１の各表示素子用電流出力回路部Ｄｒ１〜Ｄｒ６の出力電流特性に対応して各出力端子Ｔｐ１〜Ｔｐ３の位置毎に変化する制御電圧Ｖｃ１〜Ｖｃ３を示す図であり、（ｂ）は図１の制御電圧発生回路部２０からの距離によって、各表示素子用電流出力回路部Ｄｒ１〜Ｄｒ６の出力電流特性に対応して各出力端子Ｔｐ１〜Ｔｐ３の位置毎に変化する出力電流Ｉｄ１〜Ｉｄ６を示した図である。
図３（ａ）、（ｂ）では、例えば、図１において制御電圧発生回路部２０に最も近い表示素子用電流出力回路部群１１（電流出力回路部Ｄｒ１と電流出力回路部Ｄｒ２を含む）への制御電圧Ｖｃ１よりも、次の表示素子用電流出力回路部群１２（電流出力回路部Ｄｒ３と電流出力回路部Ｄｒ４を含む）への制御電圧Ｖｃ２の方が低い値となっている。また、図１において制御電圧発生回路部２０から最も遠い表示素子用電流出力回路部群１３（電流出力回路部Ｄｒ５と電流出力回路部Ｄｒ６を含む）への制御電圧Ｖｃ３が最低値となっている。
【００５０】
なお、本実施の形態では、演算増幅回路部ＯＰ６１が、トランスコンダクタンスアンプ構成になっているので、入力電圧の差に対応した電流を出力することができる。以下に図を用いて、トランスコンダクタアンプ構成について説明する。
【００５１】
図４は、本実施の形態に用いられるトランスコンダクタアンプ構成の演算増幅回路部の構成の一例を示す図である。
電圧Ｖｈ１がトランジスタＱ２０１に印加されると、トランジスタＱ２０３に電流が流れ、その電流と同等の電流がトランジスタＱ２０５とＱ２０７にも流れる。すると、Ｑ２０７と同等の電流がトランジスタＱ２０８にも流れることになる。同様にして、電圧Ｖｈ３がトランジスタＱ２０２に印加されると、トランジスタＱ２０４に電流が流れ、その電流と同等の電流がトランジスタＱ２０６とＱ２０８にも流れることになる。このようにして、図４の構成では、電圧Ｖｈ１の電圧の大きさにより、トランジスタＱ２０８を流れる電流の値が決まり、電圧Ｖｈ３の電圧の大きさにより、トランジスタＱ２０６を流れる電流の値が決まる。しかし、トランジスタＱ２０６とトランジスタＱ２０８の間に出力端子Ｔｐ３があるので、トランジスタＱ２０６の出力電流と、トランジスタＱ２０８の出力電流は逆方向になるので、両トランジスタの電流のうち、大きい方に電流が流れる。
【００５２】
例えば、補償電圧生成回路６０に入力される２つの電流値Ｉｃ１およびＩｃ３が等しい値であれば、補償電圧生成回路６０から分圧回路３０への出力電流、もしくは、分圧回路３０から補償電圧生成回路６０への出力電流は０であり、電流値Ｉｃ３が基準値である電流値Ｉｃ１よりも小さい場合には、補償電圧生成回路６０の出力電流は引き込み方向となる。すなわち、出力電流は分圧回路３０から接地電圧Ｖｓｓへと流れる。電流値Ｉｃ３が基準値である電流値Ｉｃ１よりも大きい場合には、補償電圧生成回路６０の出力電流は、流し出し方向となる。すなわち、出力電流は電源Ｖｄｄから分圧回路３０へと流れる。
【００５３】
制御電圧発生回路部２０に最も近い電流出力回路部Ｄｒ１に供給される制御電圧Ｖｃ１により流れる電流Ｉｄ１に対して、制御電圧発生回路部２０から最も遠い電流出力回路部Ｄｒ６に供給される制御電圧Ｖｃ３により流れる電流Ｉｃ３は減少することから、演算増幅回路部ＯＰ６１の２つの入力を比較すると、電流値Ｉｃ３が基準値である電流値Ｉｃ１よりも小さくなる。このような場合には、補償電圧生成回路６０の出力電流Ｉｃ０は引き込み方向となる。
【００５４】
補償電圧生成回路６０の出力電流Ｉｃ０は、演算増幅回路部ＯＰ６１を介して分圧回路部３０から接地電圧Ｖｓｓへと流れる。その結果、制御電圧は分圧回路部３０における制御電圧発生回路部２０に最も近い側の出力端子Ｔｐ１では最も高い値となり、制御電圧発生回路部２０に最も遠い側の出力端子Ｔｐ３では最も低い値となる。
【００５５】
このように、本実施形態では、駆動回路部１０内で制御電圧発生回路部２０に最も近い側の表示素子用電流出力回路部Ｄｒ１の出力電流と、制御電圧発生回路部２０から最も遠い側の表示素子用電流出力回路部Ｄｒ６の出力電流を検出し、その差分を補償する電流Ｉｃ０を分圧回路部３０における制御電圧発生回路部２０から最も遠い側の出力端子Ｔｐ３に加えることで、駆動回路部１０の両端における出力電位差を減少させ、さらに中間の電流制御電圧を補間するので、各表示素子用電流出力回路部Ｄｒ１〜Ｄｒ６から出力される各発光表示素子Ｄ１〜Ｄ６用の電流Ｉｄ１〜Ｉｄ６の相違を減少させることができる。
【００５６】
第２の実施形態．
上記した第１の実施形態では、駆動回路部１０における制御電圧発生回路部２０に最近端側と最遠端側の表示素子用電流出力回路部に供給される電流を検出して、その差が小さくなる方向に、最遠端側の制御電圧を変化させることで、各表示素子用電流出力回路部から出力される電流の値を揃えていたが、以下に説明する第２の実施形態では、２つの基準電流をもとに駆動回路部１０の一端側と他端側において、等しい出力電流を与える制御電圧を生成し、間を補間することで、各発光表示素子Ｄ１〜Ｄ６用の電流Ｉｄ１〜Ｉｄ６を揃える場合について説明する。
【００５７】
図５は、本発明の第２の実施形態の表示素子用電流出力回路部の制御回路を示す図である。
図５に示した実施形態が図１に示した第１の実施形態の制御回路と主に異なる点としては、以下の各点となる。
【００５８】
（８） 第１の基準電流に基づき、分圧回路部３０の１端へ制御電圧Ｖｃ１を出力する第１電流電圧変換回路部８０が設けられた点。
【００５９】
（９） 第２の基準電圧に基づき、分圧回路部３０の他端へ制御電圧Ｖｃ３を出力する第２電流電圧変換回路部７０が設けられた点。
【００６０】
（１０） ２つの基準電流を生成する基準電流生成回路部９０が設けられた点。
【００６１】
（１１） 基準電流生成回路部９０は、第１電流電圧変換回路部８０および第２電流電圧変換回路部７０と接地電圧との間に配置される抵抗素子Ｒ９１と、抵抗素子Ｒ９１と第１電流電圧変換回路部８０との間に配置される第１トランジスタ素子Ｑ９２と、抵抗素子Ｒ９１と第２電流電圧変換回路部７０との間に配置される第２トランジスタ素子Ｑ９１が設けられた点。
【００６２】
（１２） 抵抗素子Ｒ９１を第１の基準電流Ｉｅ１および第２の基準電流Ｉｅ２が流れることにより発生する電圧Ｖｈ３を入力する入力端子と、所定の基準電圧Ｖｒｅｆ２を入力する入力端子と、第１トランジスタ素子Ｑ９２のゲートおよび第２トランジスタＱ９１のゲートに接続された出力端子とを有する演算増幅回路部ＯＰ９１が設けられた点。
【００６３】
（１３） 回路基板２００上において、第１電流電圧変換回路部８０は、駆動回路部１０内の一端に配置された表示素子用電流出力回路部群１１内の表示素子用電流出力回路部Ｄｒ１に隣接させて配置され、第２電流電圧変換回路部７０は、駆動回路部１０内の他端に配置された表示素子用電流出力回路部群１３内の表示素子用電流出力回路部Ｄｒ６に隣接させて配置される点。
【００６４】
第１電流電圧変換回路部８０を駆動回路部１０内の一端に位置する表示素子用電流出力回路部Ｄｒ１に隣接するように配置することで、制御電圧Ｖｃ１と、表示素子用電流出力回路部Ｄｒ１に流れる電流Ｉｄ１との関係は、第１電流電圧変換回路部８０の入力電流−電圧特性が略同等の値となる。また、第２電流電圧変換回路部７０を駆動回路部１０内の他端に位置する表示素子用電流出力回路部Ｄｒ６に隣接するように配置することで、制御電圧Ｖｃ３と、表示素子用電流出力回路部Ｄｒ６に流れる電流Ｉｄ６との関係は、第２電流電圧変換回路部７０の入力電流−電圧特性が略同等の値となる。また、第１電流電圧変換回路部８０のＰ型ＭＯＳトランジスタＱ８２および第２電流電圧変換回路部７０内のＰ型ＭＯＳトランジスタＱ７２は、本実施形態では接地電圧Ｖｓｓと接続される。
【００６５】
回路基板２００上における第１電流電圧変換回路部８０、第２電流電圧変換回路部７０、および、基準電流生成回路部９０の配置は、例えば、図２において、第１電流出力回路部５０を第１電流電圧変換回路部８０に置き換え、第２電流出力回路部４０を第２電流電圧変換回路部７０に置き換え、補償電圧生成回路６０を基準電流生成回路部９０に置き換えた構成である。
【００６６】
上記したように図２における一部回路を置き換えて示したように第１電流電圧変換回路部８０を配置することにより、表示素子用電流出力回路部Ｄｒ１に流れる電流Ｉｄ１を第１の基準電流Ｉｅ１の値と相似した電流値にすることができる。また、図２における一部回路を置き換えて示した上記配置により、表示素子用電流出力回路部Ｄｒ６に流れる電流Ｉｄ６を第２の基準電流Ｉｅ２の値と相似した電流値にすることができる。
【００６７】
ここで、第１電流電圧変換回路部８０内のＰ型ＭＯＳトランジスタＱ８１、および、第２電流電圧変換回路部７０内のＰ型ＭＯＳトランジスタＱ７１は、第１のＰ型ＭＯＳトランジスタＱ１、Ｑ３、Ｑ５、Ｑ７、Ｑ９、Ｑ１１と同等もしくは相似の特性を有している。第１電流電圧変換回路部８０内のＰ型ＭＯＳトランジスタＱ８２、および、第２電流電圧変換回路部７０内のＰ型ＭＯＳトランジスタＱ７２は、第２のＰ型ＭＯＳトランジスタＱ２、Ｑ４、Ｑ６、Ｑ８、Ｑ１０、Ｑ１２と同等もしくは相似の特性を有している。また、基準電流生成回路部９０内のＰ型ＭＯＳトランジスタＱ９１とＱ９２は互いに同等な特性を有するか相似した特性を有している。
【００６８】
基準電流生成回路９０は、実施の形態１の制御電圧発生回路２０と類似した構成で、演算増幅回路部ＯＰ９１の出力側はトランジスタＱ９１とＱ９２のゲートに接続されており、演算増幅回路部ＯＰ９１の入力側は、非反転入力が基準電圧Ｖｒｅｆ２に接続され、反転入力は、トランジスタＱ９１とＱ９２のドレインに接続されている。
【００６９】
また、トランジスタＱ９１を流れる電流Ｉｅ２と、トランジスタＱ９２を流れる電流Ｉｅ１は合計されて基準電流（Ｉｅ１＋Ｉｅ２）となり抵抗Ｒ９１を介して接地電圧Ｖｓｓに流れる。
【００７０】
その際に、演算増幅回路部ＯＰ９１の出力電圧の値は、演算増幅回路部ＯＰ９１の２個の入力電圧（非反転入力＝基準電圧Ｖｒｅｆ２、および、反転入力＝電圧Ｖｈ３）を等しくする値となる。また、Ｐ型ＭＯＳトランジスタＱ９１とＱ９２は、同様な回路に接続され、近接して配置され、かつ、互いに同等な特性を有することから、トランジスタＱ９１を流れる基準電流Ｉｅ２と、トランジスタ９２に流れる基準電流Ｉｅ１とは、略等しい値となる。
【００７１】
また、電流電圧変換回路７０では、トランジスタＱ７１のドレイン電流が基準電流Ｉｅ２となるように制御されて、トランジスタＱ７１のゲート電圧Ｖｃ３が決定され、電流電圧変換回路８０では、トランジスタＱ８１のドレイン電流が基準電流Ｉｅ１となるように制御されて、トランジスタＱ８１のゲート電圧Ｖｃ１が決定される。
【００７２】
言い換えると、基準電流生成回路９０は、抵抗Ｒ９１の両端の電位差（電圧Ｖｈ３＝演算増幅回路部ＯＰ９１の反転入力）と、基準電圧Ｖｒｅｆ２（演算増幅回路部ＯＰ９１の非反転入力）とが等しくなるように帰還がかけられており、トランジスタＱ９１とトランジスタＱ９２が同じ特性を有している場合には、トランジスタＱ９１を流れる基準電流Ｉｅ２と、トランジスタ９２に流れる基準電流Ｉｅ１とは略等しくなって、共に（Ｖｒｅｆ／Ｒ９１）の１／２づつが流れる。また、基準電流生成回路９０には、トランジスタの出力は２個のみであるので、図５のように帰還をかけた場合には、両トランジスタの出力間の差を小さく抑えることは、比較的容易に実施することができる。
【００７３】
ここで、本実施の形態では、上記したように基準電流Ｉｅ１と基準電流Ｉｅ２が略等しい値となるように設定されることから、トランジスタＱ７１のドレイン電流と、トランジスタＱ８１のドレイン電流も略等しい値となる。また、そのトランジスタＱ７１を制御するゲート電圧の値Ｖｃ３は、ドレイン電流Ｉｅ２を制御する電圧でもあることから、逆に、ドレイン電流Ｉｅ２によっても制御され、トランジスタＱ８１を制御するゲート電圧の値Ｖｃ１は、ドレイン電流Ｉｅ１を制御する電圧でもあることから、逆に、ドレイン電流Ｉｅ１によっても制御される。
【００７４】
ここで、例えば、図１に示した実施の形態１で、図１の第１電流出力回路部５０、第２電流出力回路部４０、および、補償電圧生成回路６０を有していない回路を従来の表示素子用電流出力回路と仮定すると、その従来の表示素子用電流出力回路では、図９（ａ）に示した電圧Ｖｃが、制御電圧発生回路部２０により駆動回路部１０に供給される。
【００７５】
駆動回路１０内の各表示素子用電流出力回路部Ｄｒ１〜Ｄｒ６から出力される各出力電流Ｉｄ１〜Ｉｄ６の値は、図９（ｂ）に示したように、制御電圧発生回路部２０から最も遠い距離（位置）にある表示素子用電流出力回路部Ｄｒ６の出力電流Ｉｄ６が、制御電圧発生回路部２０に最も近い距離（位置）にある表示素子用電流出力回路部Ｄｒ１の出力電流Ｉｄ１よりも小さくなる。この場合、表示素子用電流出力回路部Ｄｒ６（駆動回路１０の他端側）内のトランジスタＱ１１の導電度は、表示素子用電流出力回路部Ｄｒ１（駆動回路１０の一端側）内のトランジスタＱ１の導電度よりも低くなったままである。
【００７６】
なお、その間に位置する表示素子用電流出力回路部Ｄｒ２〜５の出力電流Ｉｄ２〜５は、制御電圧発生回路部２０からの距離（位置）に対応して、出力電流Ｉｄ６と出力電流Ｉｄ１を補間する値となる。
【００７７】
しかし、本実施の形態では、上記したように、基準電流Ｉｅ２は、基準電流Ｉｅ１と等しくなるように制御され、その結果、トランジスタＱ７１のドレイン電流と、トランジスタＱ８１のドレイン電流も略等しい値となるように制御される。この場合、表示素子用電流出力回路部Ｄｒ６内のトランジスタＱ１１の導電度が表示素子用電流出力回路部Ｄｒ１内のトランジスタＱ１の導電度よりも低いので、トランジスタＱ７１のドレイン電流は、トランジスタＱ８１のドレイン電流よりも少なくなりがちである。
【００７８】
そこで、基準電流Ｉｅ２を基準電流Ｉｅ１と等しくするためには、トランジスタＱ７１のドレイン電流を、トランジスタＱ８１のドレイン電流と同じにしようとする制御が行われ、同じ電流を流すためには、より大きなゲート−ソース間の電位差が必要であることから、トランジスタＱ７１のゲート電圧Ｖｃ３が、より低下するように制御される。その結果、駆動回路１０の他端（Ｔｐ３）の電圧（＝電圧Ｖｃ３）も、上記した従来の場合よりも低下するので、表示素子用電流出力回路部Ｄｒ６の出力電流Ｉｄ６の値を増加させることができる。
【００７９】
また、分圧回路３０を設けているので、表示素子用電流出力回路部Ｄｒ１と表示素子用電流出力回路部Ｄｒ６の中間に位置する表示素子用電流出力回路部Ｄｒ２〜５についても、駆動回路１０の他端（Ｔｐ３）の電圧（＝電圧Ｖｃ３）が低下した結果、分圧回路３０の分圧比率に応じて改善することができる。
【００８０】
従って、本実施の形態の場合でも、実施の形態１の図３（ａ）に示したように、表示素子用電流出力回路部群１１（電流出力回路部Ｄｒ１と電流出力回路部Ｄｒ２を含む）への制御電圧Ｖｃ１よりも、表示素子用電流出力回路部群１３（電流出力回路部Ｄｒ５と電流出力回路部Ｄｒ６を含む）への制御電圧Ｖｃ３の方を低い値にでき、かつ、その間の各表示素子用電流出力回路部群への制御電圧についても、位置に応じて段階的に補間する電圧にするように制御することができる。
【００８１】
つまり、本実施の形態では、駆動回路１０を制御する制御電圧を、駆動回路１０の一端側の電圧Ｖｃ１と、駆動回路１０の他端側の電圧Ｖｃ３として個別に、かつ、電流変化量に対応させて発生させることで、実施の形態１と同様に、駆動回路部１０の両端における出力電位差を減少させることを可能にしており、さらに、制御電圧を分圧回路により分圧することで両端の表示素子用電流出力回路ばかりでなく中間の表示素子用電流出力回路に対しても適切な制御電圧を供給することができるようにしている。
【００８２】
このように、本実施形態では、駆動回路部１０の一端側および他端側の表示素子用電流出力回路部（Ｄｒ１およびＤｒ６）に隣接させて電流電圧変換回路８０、７０を設け、駆動回路部１０の一端の表示素子用電流出力回路部群１１に供給される制御電圧Ｖｃ１と、他端の表示素子用電流出力回路部群１３に供給される制御電圧Ｖｃ３を個別に発生させるように構成したので、両端の出力電流Ｉｄ１とＩｄ６が共に基準電流と揃う値となる。従って、各表示素子用電流出力回路部Ｄｒ１〜Ｄｒ６から出力される各発光表示素子Ｄ１〜Ｄ６用の電流Ｉｄ１〜Ｉｄ６の差を小さくすることができる。
【００８３】
また、第２の実施形態では、第１の実施形態のように帰還ループを有していないため、外乱等により制御電圧Ｖｃ１〜Ｖｃ３が変化した場合でも、発振等を起こす可能性がなくなり安定した回路を供給することができる。
【００８４】
第３の実施形態．
上記した第２の実施形態では、電流電圧変換回路８０、７０の出力インピーダンスは電流−電圧変換特性によって決まり、比較的高値なため、分圧回路部３０内の各抵抗Ｒ３１〜Ｒ３３の値も比較的高い値にする必要があった。その結果、駆動回路部１０内の各表示素子用電流出力回路部Ｄｒ１〜Ｄｒ６をオン／オフさせた場合の制御電圧Ｖｃ１〜Ｖｃ３に誘起されるクロストークノイズも比較的大きくなってしまっていた。
【００８５】
そこで、以下に説明する第３の実施形態では、各電流電圧変換回路８０、７０にインピーダンス変換回路を付加して出力インピーダンスを低下させることにより、分圧回路部３０内の各抵抗Ｒ３１〜Ｒ３３の値を減少させ、駆動回路部１０内の各表示素子用電流出力回路部Ｄｒ１〜Ｄｒ６の制御電圧Ｖｃ１〜Ｖｃ３に誘起されるクロストークノイズを減少させる場合について説明する。
【００８６】
図６は、本発明の第３の実施形態の表示素子用電流出力回路部の制御回路を示す図である。
図６に示した実施形態が図５に示した第２の実施形態の制御回路と主に異なる点としては、以下の各点となる。
【００８７】
（１４） 第１電流電圧変換回路部１１０および第２電流電圧変換回路部１２０は、基準電流Ｉｆ１、Ｉｆ２が入力される入力端と、制御電圧Ｖｃ１、Ｖｃ３が出力される出力端との間にインピーダンス値を変換するインピーダンス変換回路を有する点。
【００８８】
（１５） インピーダンス変換回路は、第１電流電圧変換回路部１１０および第２電流電圧変換回路部１００の電源電圧Ｖｄｄと、各電流電圧変換回路部１１０、１００の制御電圧Ｖｃ１、Ｖｃ３との間に配置される抵抗素子Ｒ１０２、Ｒ１０１と、制御電圧Ｖｃ１、Ｖｃ３の入力端と接地電圧Ｖｓｓとの間に配置され、基準電流Ｉｆ１、Ｉｆ２を制御入力とするトランジスタ素子Ｑ１１３、Ｑ１０３を有する点。
【００８９】
インピーダンス変換回路は、第１電流電圧変換回路部１１０については、抵抗素子Ｒ１０２とトランジスタ素子Ｑ１１３により構成され、第２電流電圧変換回路部１００については、抵抗素子Ｒ１０１とトランジスタ素子Ｑ１０３により構成される。
【００９０】
本実施形態のインピーダンス変換回路は、ソースホロア回路である。ソースホロア回路の出力インピーダンスｚ０は、例えば、第１電流電圧変換回路部１１０の場合で、トランジスタ素子Ｑ１１３のトランスコンダクタンスをｇｍとすると、ｚ０は１／ｇｍで与えられる。このことから、トランジスタ素子Ｑ１１３の特性を適切な値に選ぶことにより、トランジスタ素子Ｑ１１１およびＱ１１２による電流電圧変換特性のインピーダンスとは別に、出力インピーダンスｚ０を低い値に設定することができる。また、第２電流電圧変換回路部１００についても同様にして、出力インピーダンスを低い値に設定することができる。
【００９１】
このように、本実施形態では、第１電流電圧変換回路部１１０および第２電流電圧変換回路部１００のインピーダンス値が低くなることから、分圧回路部３０内の各抵抗Ｒ３１〜Ｒ３３の値を減少させることができ、駆動回路部１０内の各表示素子用電流出力回路部Ｄｒ１〜Ｄｒ６の制御電圧Ｖｃ１〜Ｖｃ３に誘起されるクロストークノイズを減少させることができる。
【００９２】
また、本実施形態では、上記した実施の形態２と異なり、分圧回路３０内を流れる電流が基準電流Ｉｆ１、Ｉｆ２に加算される経路が存在しなくなる。従って、各表示用電流出力回路から出力される発光素子を表示させるための電流の相違を、実施の形態２の場合よりも正確に減少させることができる。
【００９３】
なお、本実施形態では、Ｐ型ＭＯＳトランジスタによるソースホロア回路でインピーダンス変換回路を構成したが、例えば、ＰＮＰ型バイポーラトランジスタによるエミッタホロア回路や、演算増幅器を用いたボルテージホロア回路等、他のインピーダンス変換回路を用いても良い。
【００９４】
また、上記した各実施形態では、表示素子用電流出力回路部群１１〜１３として表示素子用電流出力回路部Ｄｒ１〜Ｄｒ６から２個ずつを各群内に含ませたが、各表示素子用電流出力回路部Ｄｒ１〜Ｄｒ６の分割数は任意であり、従って、１つの群に含まれる表示素子用電流出力回路部の数を１個または３個以上の任意数としても良い。
【００９５】
また、上記した第２及び第３の実施形態では、回路基板２００上において、第１電流電圧変換回路部が、駆動回路部１０内の一端にある表示素子用電流出力回路部Ｄｒ１に隣接させて配置され、第２電流電圧変換回路部が、駆動回路部１０内の他端にある表示素子用電流出力回路部Ｄｒ６に隣接させて配置される場合について説明したが、例えば、回路基板２００上に並んで搭載された複数の表示素子用電流出力回路部Ｄｒの出力電流が、単調増加傾向ではなく、任意位置の表示素子用電流出力回路部Ｄｒの出力電流が極値となる場合等には、電流電圧変換回路部を３個以上に増加させることができる。その場合には、例えば、増加させた電流電圧変換回路部を極値が出力される表示素子用電流出力回路部Ｄｒに隣接させて設けるようにすることで、より良い補正が可能になる。
【００９６】
【発明の効果】
上記のように本発明では、駆動回路部内における制御電圧発生回路部に最も近い側の表示素子用電流出力回路部の出力電流と、制御電圧発生回路部から最も遠い側の表示素子用電流出力回路部の出力電流を検出し、その差分を補償する電圧を分圧回路部における制御電圧発生回路部から最も遠い側の出力端子に加えることで、制御電圧を回路基板内の位置によって変化するように構成したので、各表示素子用電流出力回路部から出力される各発光表示素子用の電流の相違を減少させることができる。
【００９７】
また、本発明では、駆動回路部における両端の表示素子用電流出力回路に隣接させて各々電流電圧変換回路を設け、駆動回路部の両端において同じ出力電流を与える電流制御電圧を発生させるように構成したので、各表示素子用電流出力回路部から出力される各発光表示素子用の電流の相違を減少させることができる。
【００９８】
また、電流電圧変換回路を設ける本発明では、帰還ループを有していないため、外乱等により電流制御電圧が変化する場合でも、発振等を起こす可能性がなくなり安定した回路を供給することができる。
【００９９】
また、電流電圧変換回路にインピーダンス変換回路を設けた本発明では、電流電圧変換回路部のインピーダンス値が低くなることから、分圧回路部内の各抵抗の値を減少させることができ、駆動回路部内の各表示素子用電流出力回路部の電流制御電圧に誘起されるクロストークノイズを減少させることができ、各発光表示素子用の電流の相違をより正確に減少させることができる。
【図面の簡単な説明】
【図１】 本発明の第１の実施形態の表示素子用電流出力回路部の制御回路を示す図である。
【図２】 図１の実施形態の駆動回路部および制御電圧発生回路部が設けられた集積回路の基板上の配置例を示す図である。
【図３】 図３（ａ）は図１の各表示素子用電流出力回路部の出力電流特性に対応して各出力端子の位置毎に変化する制御電圧を示す図であり、（ｂ）は図１の制御電圧発生回路部からの距離によって各表示素子用電流出力回路部の出力電流特性に対応して各出力端子の位置毎に変化する出力電流を示した図である。
【図４】 実施の形態１に用いられるトランスコンダクタアンプ構成の演算増幅回路部の構成の一例を示す図である。
【図５】 本発明の第２の実施形態の表示素子用電流出力回路部の制御回路を示す図である。
【図６】 本発明の第３の実施形態の表示素子用電流出力回路部の制御回路を示す図である。
【図７】 多数の発光表示素子の従来の駆動回路部および制御回路を示す図である。
【図８】 図７の発光表示素子、駆動回路部および制御電圧発生回路部が設けられた集積回路の基板上の従来の配置例を示す図である。
【図９】 （ａ）は図７の各表示素子用電流出力回路部の制御電圧を示す図であり、（ｂ）は図７の制御電圧発生回路部からの距離によって異なる各表示素子用電流出力回路部の出力電流の値を示した図である。
【符号の説明】
１０ 駆動回路部、 １１〜１３ 表示素子用電流出力回路部群、 ２０ 制御電圧発生回路部、 ３０ 分圧回路部、 ４０ 第２電流出力回路部、 ５０第１電流出力回路部、 ６０ 補償電圧生成回路、 ＯＰ１、ＯＰ６１ 演算増幅回路部、 Ｄｒ１〜Ｄｒ６ 電流出力回路部、 Ｄ１〜Ｄ６ 発光表示素子、 Ｑ１〜Ｑ９２ Ｐ型ＭＯＳトランジスタ、 Ｒ６２ 第１抵抗素子、 Ｒ６１ 第２抵抗素子、 Ｖｄｄ 電源電圧、 Ｖｓｓ 接地電圧、 Ｖｃ、Ｖｃ１〜Ｖｃ３ 電流制御電圧、 Ｖｈ１ 第１の電圧、 Ｖｈ３ 第２の電圧、 Ｖｃｎ 補償電圧、 Ｉｄ１〜Ｉｄ６ 電流、 Ｓ１〜Ｓ６ スイッチ信号、 Ａ所定方向、 Ｔｐ１〜Ｔｐ３ 出力端子、 Ｉｃ１ 第１の基準電流、 Ｉｃ２ 第２の基準電流。
Claims (10)
- 回路基板上の所定方向に連続して設けられた複数の表示素子用電流出力回路部を備える駆動回路部に対して、出力電流の制御電圧を供給する制御電圧発生回路部の出力電圧を制御する制御回路であって、
前記制御電圧発生回路部から前記表示素子用電流出力回路部が連続して設けられた所定方向に向かって、駆動回路部内の各表示素子用電流出力回路部を任意数で分割して複数の表示素子用電流出力回路部群を設定し、該表示素子用電流出力回路部群の各々に対する電流制御電圧が段階的に変化するように直列接続された複数の分圧抵抗と、各分圧抵抗により分割された各電流制御電圧の出力端子を有する分圧回路部と、
分圧回路部の各電流制御電圧における制御電圧発生回路部に最も近い側の電流制御電圧により駆動される電流源回路を有し、該電流制御電圧に対応する第１の電流を出力する第１電流出力回路部と、
分圧回路部の各電流制御電圧における制御電圧発生回路部から最も遠い側の電流制御電圧により駆動される電流源回路を有し、該電流制御電圧に対応する第２の電流を出力する第２電流出力回路部と、
第１の電流と、第２の電流とが入力されて、前記両電流の差が小さくなる方向に、前記分圧回路部における制御電圧発生回路部から最も遠い側の電流制御電圧を制御する補償電圧生成回路部と
を備えることを特徴とする表示素子用電流出力回路部の制御回路。 - 前記第１電流出力回路部および第２電流出力回路部は、前記駆動回路部内の各表示素子用電流出力回路部と相似した特性を有するトランジスタ素子を用いて構成する
ことを特徴とする請求項１に記載の表示素子用電流出力回路部の制御回路。 - 前記第１電流出力回路部および第２電流出力回路部は、前記駆動回路部内の各表示素子用電流出力回路部と同様なＰ型ＭＯＳトランジスタを用いて構成する
ことを特徴とする請求項２に記載の表示素子用電流出力回路部の制御回路。 - 前記回路基板上において、
第１電流出力回路部は、前記駆動回路部内における前記制御電圧発生回路部に最も近い側の表示素子用電流出力回路部群内の何れかの表示素子用電力出力回路に隣接させて配置され、
第２電流出力回路部は、前記駆動回路部内における前記制御電圧発生回路部から最も遠い側の表示素子用電流出力回路部群内の何れかの表示素子用電力出力回路に隣接させて配置される
ことを特徴とする請求項１〜３の何れかに記載の表示素子用電流出力回路部の制御回路。 - 回路基板上の所定方向に連続して設けられた複数の表示素子用電流出力回路部を備える駆動回路部に対して、出力電流の制御電圧を供給する制御回路であって、
前記表示素子用電流出力回路部が連続して設けられた所定方向に向かって、駆動回路部内の各表示素子用電流出力回路部を任意数で分割して複数の表示素子用電流出力回路部群を設定し、該表示素子用電流出力回路部群の各々に対する電流制御電圧が段階的に変化するように直列接続された複数の分圧抵抗と、各分圧抵抗により分割された各電流制御電圧の出力端子を有する分圧回路部と、
第１の基準電流が入力され、該基準電流に対応する第１の電圧を前記分圧回路の、前記所定方向の一方の側の一端の電流制御電圧として出力し、且つ電流−電圧変換特性が、前記駆動回路部の前記所定方向の一方の側の一端に位置する表示素子用電流出力回路部の電圧−電流変換特性と略逆関数の関係にある第１電流電圧変換回路部と、
第２の基準電流が入力され、該基準電流に対応する第２の電圧を前記分圧回路の、前記所定方向の他方の側の他端の電流制御電圧として出力し、且つ電流−電圧変換特性が、前記駆動回路部の前記所定方向の他方の側の他端に位置する表示素子用電流出力回路部の電圧−電流変換特性と略逆関数の関係にある第２電流電圧変換回路部と、
前記第１の基準電流と前記第２の基準電流を略同値の関係で出力する基準電流生成回路部と
を備えることを特徴とする表示素子用電流出力回路部の制御回路。 - 前記第１電流電圧変換回路部および第２電流電圧変換回路部は、前記駆動回路部内の各表示素子用電流出力回路部と相似した特性を有するトランジスタ素子を用いて構成する
ことを特徴とする請求項５に記載の表示素子用電流出力回路部の制御回路。 - 前記第１電流電圧変換回路部および第２電流電圧変換回路部は、前記駆動回路部内の各表示素子用電流出力回路部と同様なＰ型ＭＯＳトランジスタを用いて構成する
ことを特徴とする請求項６に記載の表示素子用電流出力回路部の制御回路。 - 前記回路基板上において、
第１電流電圧変換回路部は、前記駆動回路部の一端に配置された表示素子用電流出力回路部群内の何れかの表示素子用電力出力回路に隣接させて配置され、
第２電流電圧変換回路部は、前記駆動回路部の他端に配置された表示素子用電流出力回路部群内の何れかの表示素子用電力出力回路に隣接させて配置される
ことを特徴とする請求項５〜７の何れかに記載の表示素子用電流出力回路部の制御回路。 - 前記第１電流電圧変換回路部および前記第２電流電圧変換回路部は、各電流電圧変換回路部と並列に設けられ、前記基準電流が入力される入力端と前記電圧値を出力する出力端との間のインピーダンスを変換するインピーダンス変換回路を有する
ことを特徴とする請求項８に記載の表示素子用電流出力回路部の制御回路。 - 前記インピーダンス変換回路は、
前記第１電流電圧変換回路部および前記第２電流電圧変換回路部の電源電圧と、各電流電圧変換回路部の電流制御電圧との間に配置される抵抗素子と、
前記電流制御電圧の入力端と接地電圧との間に配置され、前記電流値を制御入力とするトランジスタ素子
を有することを特徴とする請求項９に記載の表示素子用電流出力回路部の制御回路。
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