JP2010136229A - Ｄ／ａ変換回路 - Google Patents

Abstract

【課題】従来のＤ／Ａ変換回路は、チップ面積が増大する問題があった。
【解決手段】本発明は、基準電流を設定する基準電流設定部と、基準電流に対応した電流を出力する複数の定電流源を備え、入力されたデジタル信号の値に応じた定電流源からの出力電流を合算した電流に対応するアナログ電圧信号を生成する電流セル出力部とを有するＤ／Ａ変換回路であって、基準電流設定部は、基準電流を生成する基準電流源と、基準電流が流れる第１の抵抗と、基準電流が流れる第２の抵抗と、アナログ電圧信号の振幅レベルを変化させる場合に、第１及び第２の抵抗の少なくとも一方を選択し、基準電流源とを接続する選択制御回路と、第１及び第２の抵抗のうち、選択された抵抗が生成する電圧に応じて基準電流源の基準電流の電流量を制御する基準電流制御回路とを有するＤ／Ａ変換回路である。
【選択図】図１

Description

本発明は、Ｄ／Ａ変換回路に関し、特に電流出力型Ｄ／Ａ変換回路に関する。

テレビ信号の電圧振幅フォーマットには、コンポーネント信号（Ｙ：輝度、Ｐｒ：色差信号１、Ｐｂ：色差信号２）の１Ｖ振幅、コピーガード機能を含むＮＴＳＣ信号の１．３２Ｖ振幅等がある。更にはパソコンのアナログモニター接続用の電圧振幅フォーマットには、ＲＧＢ信号の０．７Ｖ振幅がある。このように、テレビ等の映像信号には、様々な電圧振幅フォーマットがある。また、テレビ等の映像信号以外の他のアプリケーションにおいても、様々な電圧振幅フォーマットが存在する。

従来は、これら複数の電圧振幅フォーマットに対してそれぞれ個別に電流出力型のＤ／Ａ変換回路を使用していた。ここで、図６に従来の一般的な電流出力型Ｄ／Ａ変換回路１を示す。図６に示すように、電流出力型Ｄ／Ａ変換回路１は、基準電流設定部１０と、電流セル出力部２０とを有する。基準電流設定部１０は、差動増幅器ＡＭＰ１１と、ＰＭＯＳトランジスタＭ１１と、抵抗素子Ｒ１１とを有する。ＰＭＯＳトランジスタＭ１１に流れるソース・ドレイン電流Ｉｒｅｆは、抵抗素子Ｒ１１に流れる。このことにより、発生するノードＡの電位が差動増幅器ＡＭＰ１１の非反転入力端子に入力される。差動増幅器ＡＭＰ１１は、反転入力端子に基準電圧Ｖｒｅｆが入力され、出力端子がＰＭＯＳトランジスタＭ１１のゲートに接続されている。よって、この構成により、ノードＡの電圧が、基準電圧Ｖｒｅｆと同じ電圧となるように負帰還がかかる。

電流セル出力部２０は、ＰＭＯＳトランジスタＭ２１〜Ｍ２ｍと、スイッチ回路ＳＷ２１〜ＳＷ２ｍと、出力抵抗素子Ｒ２１とを有する。ＰＭＯＳトランジスタＭ１１と、Ｍ２１〜Ｍ２ｍは、ＰＭＯＳトランジスタＭ１１を入力トランジスタとするカレントミラー回路を構成している。よって、ＰＭＯＳトランジスタＭＭ２１〜Ｍ２ｍは、ＰＭＯＳトランジスタＭ１１に流れるソース・ドレイン電流に応じた電流を、それぞれのカレントミラー比に基づき流すことができる。

スイッチ回路ＳＷ２１〜ＳＷ２ｍは、入力されるデジタル信号に応じて、オン状態、オフ状態が制御される。これらＰＭＯＳトランジスタＭ２１〜Ｍ２ｍのうち、デジタル信号の値に応じてオン状態になったトランジスタはソース・ドレイン電流が流れ、ノードＢに、それらの加算電流が供給される。この加算電流は、上記デジタル信号をアナログ電流信号に変換したものである。以下、このアナログ電流信号をＤ／Ａ変換電流Ｉｄａと称す。このＤ／Ａ変換電流Ｉｄａが抵抗素子Ｒ２１に流れることでアナログの出力電圧Ｖｏｕｔを生成できる。この出力電圧Ｖｏｕｔの振幅レベルが、上述したように０．７Ｖ振幅、１Ｖ振幅、１．３Ｖ振幅等になるよう規格が決められている。

ここで、近年、製造コスト削減等の要求が強くなってきている。よって、上述した複数の電圧振幅フォーマットに対して、１つの電流出力型のＤ／Ａ変換回路で容易に対応できれば、電流出力型のＤ／Ａ変換回路の使用個数を削減でき、チップの製造コスト低減が可能となる。ここで、電流セル出力部が出力する電圧Ｖｏｕｔの振幅レベルを変化させる電流出力型Ｄ／Ａ変換回路の例として特許文献１のような技術がある。また、製造バラツキによる影響を低減したＤ／Ａ変換回路の技術が特許文献２に開示されている。
特開２００２−２６７２９号公報 特開２００６−１９７０５２号公報

ここで、図７に特許文献１の電流出力型Ｄ／Ａ変換回路を簡略化した構成を示す。図７に示すように、電流出力型Ｄ／Ａ変換回路２は、基準電流生成部３０と、電流セル部４０と、はしご型抵抗回路５０と、制御回路６０を有する。基準電流生成部３０のＰＭＯＳトランジスタＱ３０は、電流セル部４０のＰＭＯＳトランジスタＱ４１〜４ｍとカレントミラー接続されている。よって、ＰＭＯＳトランジスタＱ３０に流れるソース・ドレイン電流に応じた電流が、それぞれＰＭＯＳトランジスタＱ４１〜４ｍにも流れる。それ以外の電流セル部４０の構成及び動作は、図６の電流セル部２０とほぼ同様なため、説明は省略する。

はしご型抵抗回路５０は、抵抗素子Ｒ５１〜Ｒ５ｎ＋１と、スイッチ回路ＳＷ５１〜ＳＷ５ｎとを有する。抵抗素子Ｒ５１〜Ｒ５ｎ＋１は、順に接地端子から基準電流生成部３０の端子Ａまで、直列に接続されている。スイッチ回路ＳＷ５１〜ＳＷ５ｎは、抵抗素子Ｒ５１〜Ｒ５ｎ＋１の各接続ノードと、それぞれ接地端子間に接続される。スイッチ回路ＳＷ５１〜ＳＷ５ｎは、制御回路６０からの制御信号により、１つが選択され、オン状態となる。

このため、制御回路６０の制御信号応じて、基準電流生成部３０の端子Ａと接地端子間の抵抗素子の数が変化する。このことにより、基準電流生成部３０のＰＭＯＳトランジスタＱ３０のソース・ドレイン電流（以後、基準電流Ｉｒｅｆと称す）が変化する。このように、基準電流Ｉｒｅｆを変化させることで、基準電流生成部３０のＰＭＯＳトランジスタＱ３０とカレントミラー接続されているＰＭＯＳトランジスタＱ４１〜４ｍのソース・ドレイン電流が変化させることができ、延いては出力電圧Ｖｏｕｔの電圧振幅レベルを変化させることができる。

ここで電流出力型Ｄ／Ａ変換回路２は、基準電流生成部３０が出力する基準電流Ｉｒｅｆを、はしご型抵抗回路５０のスイッチ回路ＳＷ５１〜ＳＷ５ｎのいずれかをオン状態とすることで制御している。このため、基準電流Ｉｒｅｆは、制御回路６０により選択されたスイッチ回路と端子Ａとの間に接続されている抵抗素子の合成抵抗と、更に、選択されたスイッチ回路のオン抵抗との合成抵抗値より決定される。

例えば、図７のスイッチ回路ＳＷ５１が選択された場合を考える。なお、スイッチ回路ＳＷ５１のオン抵抗をＲｓｗ５１とする。端子Ａの電圧はＡＭＰ３０により、電圧Ｖｒｅｆで保持される。このため、基準電流Ｉｒｅｆは、Ｉｒｅｆ＝Ｖｒｅｆ／（Ｒ５２＋・・・＋Ｒ５ｎ＋Ｒ５ｎ＋１＋Ｒｓｗ５１）となる。なお、便宜上、符号「Ｒ５１」〜「Ｒ５ｎ＋１」は、抵抗素子名を示すと同時に、その抵抗値を示すものとする。このように、基準電流Ｉｒｅｆには、選択されたスイッチ回路ＳＷ５１のオン抵抗Ｒｓｗ５１が含まれてしまう。このスイッチ回路のオン抵抗は、製造バラツキや温度特性バラツキを有している。このため、精度の高い基準電流Ｉｒｅｆを得るためには、スイッチ回路ＳＷ５１のオン抵抗Ｒｓｗ５１を、合成抵抗（Ｒ５２＋・・・＋Ｒ５ｎ＋Ｒ５ｎ＋１）に比べ無視できる程度に小さくする必要がでてくる。

より具体的に言うと、例えば、（Ｒ５２＋・・・＋Ｒ５ｎ＋Ｒ５ｎ＋１）＝１ｋΩ、Ｒｓｗ５１＝１０Ωとすると、スイッチ回路ＳＷ５１のオン抵抗のバラツキにより１％程度のレベルで基準電流Ｉｒｅｆの電流確度がずれてしまう。この結果、電流セル部４０の出力する出力電圧Ｖｏｕｔの電圧振幅もばらついてしまう。この問題を解決するには、スイッチ回路のオン抵抗を小さくする必要がある。しかし、スイッチ回路のオン抵抗の低減化のためには、スイッチ回路のサイズを非常に大きく設計せざる得なくなり、チップ面積が増大する問題が発生する。

本発明は、基準電流を設定する基準電流設定部と、前記基準電流に対応した電流を出力する複数の定電流源を備え、入力されたデジタル信号の値に応じた前記定電流源からの出力電流を合算したアナログ電流信号により生成されるアナログ電圧信号を生成する電流セル出力部と、を有するＤ／Ａ変換回路であって、前記基準電流設定部は、前記基準電流を生成する基準電流源と、前記基準電流が流れる第１の抵抗素子と、前記基準電流が流れる第２の抵抗素子と、前記アナログ電圧信号の振幅レベルを変化させる場合に、前記第１の抵抗素子及び前記第２の抵抗素子の少なくとも一方を選択し、前記基準電流源とを接続する選択制御回路と、前記第１の抵抗素子及び前記第２の抵抗素子のうち、選択された抵抗素子が生成する電圧に応じて前記基準電流源の基準電流の電流量を制御する基準電流制御回路と、を有するＤ／Ａ変換回路である。

本発明にかかるＤ／Ａ変換回路は、基準電流の電流量を前記第１の抵抗素子及び前記第２の抵抗素子のうち、選択された抵抗素子が生成する電圧に応じて選択制御回路にて制御している。このため、上記選択制御回路には、基準電流の調整に電流信号を用いることが無く、制御回路内の能動素子のオン抵抗等を考慮する必要がない。

本発明にかかるＤ／Ａ変換回路は、生成するアナログ出力信号の電圧振幅レベルを可変可能としつつ、回路面積の増大を抑えることができる。

発明の実施の形態１
以下、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。この実施の形態１は、本発明をアナログ接続のディスプレイ等の映像信号を生成する電流出力型Ｄ／Ａ変換回路に適用したものである。図１に本実施の形態にかかる電流出力型Ｄ／Ａ変換回路１００のブロック構成を示す。

図１に示すように、Ｄ／Ａ変換回路１００は、基準電流設定部１１０と、電流セル出力部１２０と、調整抵抗Ｒ１〜Ｒｎ（ｎ：正の整数）と、負荷抵抗ＲＬとを有する。基準電流設定部１１０は、基準電流生成電流源１１１と、選択制御回路１１２と、基準電流制御回路１１３とを有する。

基準電流生成電流源１１１は、基準電流制御回路１１３の制御信号に応じて、基準電流Ｉｒｅｆを出力する。なお、図１の例では、基準電流生成電流源１１１は、単一の定電流源ＣＳ１１１のみを有しているが、更に複数の定電流源を有してもよい。この場合、これら複数の定電流源も、基準電流制御回路１１３の制御信号に応じて出力電流が制御される。そして、その複数の定電流源から出力される電流の合計が基準電流Ｉｒｅｆとなる。

選択制御回路１１２は、スイッチ回路ＳＷ１１１、ＳＷ１１２を有する。スイッチ回路ＳＷ１１２は、電圧振幅設定信号に応じて、端子Ｔ１〜Ｔｎ（ｎ：正の整数）のいずれか１つを選択し、電流源１１１と接続する。つまり、電圧振幅設定信号に応じて、電流源１１１から供給される基準電流Ｉｒｅｆを端子Ｔ１〜Ｔｎのいずれか１つに流す機能を有する。ここで、調整抵抗Ｒ１〜Ｒｎは、それぞれ一方の端子が端子Ｔ１〜Ｔｎに接続される。更に、調整抵抗Ｒ１〜Ｒｎは、それぞれ他方の端子が接地端子ＶＳＳに接続される。よって、上述したスイッチ回路ＳＷ１１２の機能により、調整抵抗Ｒ１〜Ｒｎのいずれか１つが選択され基準電流Ｉｒｅｆが流れることになる。この調整抵抗Ｒ１〜Ｒｎは、ワンチップ化したＤ／Ａ変換回路１００に組み込まず外付けとしてもよい。つまり、調整抵抗Ｒ１〜Ｒｎは、ワンチップ化した基準電流設定部１１０の外部端子Ｔ１〜Ｔｎに接続される。このようにすることで、抵抗素子の交換を容易にすることができる。反対に、調整抵抗Ｒ１〜Ｒｎを基準電流設定部１１０内に組み込み、ワンチップ化してもかまわない。

スイッチ回路ＳＷ１１１は、電圧振幅設定信号に応じて、端子Ｔ１〜Ｔｎのいずれか１つを選択し、基準電流制御回路１１３と接続する。このスイッチ回路ＳＷ１１１により選択される端子Ｔ１〜Ｔｎは、スイッチ回路ＳＷ１１２が選択し電流源１１１と接続した端子Ｔ１〜Ｔｎと同一のものである。つまり、基準電流制御回路１１３には、基準電流Ｉｒｅｆにより調整抵抗Ｒ１〜Ｒｎのいずれか１つの抵抗による電圧降下で発生する電圧値が入力される。なお、電圧振幅設定信号は、後述する負荷抵抗ＲＬに発生するアナログ電圧信号の振幅レベルを変化させる場合に外部の設定信号出力回路（不図示）から送信される。

基準電流制御回路１１３は、選択制御回路１１２により選択された調整抵抗Ｒ１〜Ｒｎのいずれか１つの抵抗による電圧降下で発生する電圧値に応じ、基準電流生成電流源１１１の出力する基準電流Ｉｒｅｆを制御する。なお、上記説明では、選択制御回路１１２は、基準電流Ｉｒｅｆを流す抵抗を調整抵抗Ｒ１〜Ｒｎから１つ選択しているが、調整抵抗Ｒ１〜Ｒｎのうち複数を選択してもよい。但し、この場合、基準電流制御回路１１３に入力される電圧は、選択された複数の抵抗の合成抵抗による電圧降下によって生じた電圧値が入力される。

電流セル出力部１２０は、定電流源ＣＳ１２１〜ＣＳ１２ｍ（ｍ：正の整数）と、スイッチ回路ＳＷ１２１〜１２ｍとを有する。定電流源回路ＣＳ１２１〜ＣＳ１２ｍ（ｍ：正の整数）は、それぞれ基準電流生成電流源１１１の生成する基準電流Ｉｒｅｆの電流量に応じた電流Ｉｄ１〜Ｉｄｍ（ｍ：正の整数）を生成する。例えば、定電流源回路ＣＳ１２１が基準電流Ｉｒｅｆと等しい電流Ｉｄ１、定電流源回路ＣＳ１２２が基準電流Ｉｒｅｆの２倍の電流Ｉｄ２、定電流源回路ＣＳ１２３が基準電流Ｉｒｅｆの４倍の電流Ｉｄ３、・・・・、定電流源回路ＣＳ１２ｍが基準電流Ｉｒｅｆの２の（ｍ−１）乗倍の電流Ｉｄｍを出力するようにしてもよい。また、例えば、定電流源回路ＣＳ１２１〜ＣＳ１２ｍのそれぞれが、基準電流Ｉｒｅｆと等しい電流Ｉｄ１〜Ｉｄｍを出力するようにしてもよい。

スイッチ回路ＳＷ１２１〜ＳＷ１２ｍは、それぞれ一方の端子が定電流源回路ＣＳ１２１〜ＣＳ１２ｍの電流出力端子に接続される。スイッチ回路ＳＷ１２１〜ＳＷ１２ｍは、それぞれ他方の端子が出力端子Ｔｏｕｔに接続される。スイッチ回路ＳＷ１２１〜ＳＷ１２ｍは、外部のデコーダ回路等からのデジタルデータ信号を入力し、そのデジタルデータの値に応じて、オン状態、オフ状態が制御される。このため、出力端子Ｔｏｕｔに流れる出力電流Ｉｏｕｔは、このデジタルデータ信号の値に応じて流れた電流Ｉｄ１〜Ｉｄｍが加算された電流値となる。例えば、ｍ桁のデジタルデータの値が全て「１」となる場合、出力電流Ｉｏｕｔは、電流Ｉｄ１〜Ｉｄｍの全てを加算した電流値（Ｉｄ１＋Ｉｄ２＋・・・＋Ｉｄｍ）となる。以後、この場合の電流値をフルスケール電流Ｉｆｓと称す。反対に、ｍ桁のデジタルデータの値が全て「０」となる場合、出力電流Ｉｏｕｔも、「０」となり、出力端子Ｔｏｕｔに電流が流れない。

負荷抵抗ＲＬは、端子Ｔｏｕｔと接地端子ＶＳＳとの間に接続される。よって、出力端子Ｔｏｕｔから流れる出力電流Ｉｏｕｔが負荷抵抗ＲＬに流れる。このため、負荷抵抗ＲＬに発生する電圧降下により出力電圧Ｖｏｕｔが生成される。この出力電圧Ｖｏｕｔの最小電圧値は負荷抵抗ＲＬに流れる電流が無い場合、最大電圧値は負荷抵抗ＲＬに流れる電流がフルスケール電流Ｉｆｓの場合となる。よって、出力電圧Ｖｏｕｔは、この最小値から最大値まで、上記デジタルデータの値に応じて変化する。つまり、出力電圧Ｖｏｕｔの振幅レベルは、負荷抵抗ＲＬに流れるフルスケール電流Ｉｆｓにより決定される。

図２にＤ／Ａ変換回路１００のより具体的な回路構成の例を示す。但し、調整抵抗の数を２つ、電流セル出力部１２０の分解能を４ビットとする。つまり、ｎ＝２、ｍ＝４とする。また、基準電流生成電流源１１１が有する定電流源回路を３つとする。

図２に示すように、基準電流生成電流源１１１は、ＰＭＯＳトランジスタＭ１１１〜Ｍ１１３を有する。ＰＭＯＳトランジスタＭ１１１は、ソースが電源電圧端子ＶＤＤ、ドレインがノードＢ１、ゲートがノードＡに接続される。ＰＭＯＳトランジスタＭ１１２は、ソースが電源電圧端子ＶＤＤ、ドレインがノードＢ２、ゲートがノードＡに接続される。ＰＭＯＳトランジスタＭ１１３は、ソースが電源電圧端子ＶＤＤ、ドレインがノードＢ３、ゲートがノードＡに接続される。この構成からわかるように、ＰＭＯＳトランジスタＭ１１１〜Ｍ１１３は、カレントミラー接続構成となっている。また、ＰＭＯＳトランジスタＭ１１１〜Ｍ１１３のカレントミラー比は、順に１：２：４とする。よって、ＰＭＯＳトランジスタＭ１１１がＩ×１の電流を流す場合、ＰＭＯＳトランジスタＭ１１２はＩ×２、ＰＭＯＳトランジスタＭ１１３はＩ×４の電流を流すことになる。この電流量の比は各トランジスタのゲート幅の比を調整して設計するなどして実現している。また、ＰＭＯＳトランジスタＭ１１１〜Ｍ１１３の出力する電流の合計が基準電流Ｉｒｅｆとなる。

スイッチ回路ＳＷ１１２は、ＰＭＯＳトランジスタＭＰＳ２１ａ、ＭＰＳ２１ｂ、ＭＰＳ２２ａ、ＭＰＳ２２ｂ、ＭＰＳ２３ａ、ＭＰＳ２３ｂを有する。ＰＭＯＳトランジスタＭＰＳ２１ａは、ソースがノードＢ１、ドレインが端子Ｔ１、ゲートがノードＤ１に接続される。ＰＭＯＳトランジスタＭＰＳ２１ｂは、ソースがノードＢ１、ドレインが端子Ｔ２、ゲートがノードＤ２に接続される。ＰＭＯＳトランジスタＭＰＳ２２ａは、ソースがノードＢ２、ドレインが端子Ｔ１、ゲートがノードＤ１に接続される。ＰＭＯＳトランジスタＭＰＳ２２ｂは、ソースがノードＢ２、ドレインが端子Ｔ２、ゲートがノードＤ２に接続される。ＰＭＯＳトランジスタＭＰＳ２３ａは、ソースがノードＢ３、ドレインが端子Ｔ１、ゲートがノードＤ１に接続される。ＰＭＯＳトランジスタＭＰＳ２３ｂは、ソースがノードＢ３、ドレインが端子Ｔ２、ゲートがノードＤ２に接続される。

スイッチ回路ＳＷ１１１は、ＮＭＯＳトランジスタＭＮＳ１１ａ、ＭＮＳ１１ｂを有する。ＮＭＯＳトランジスタＭＮＳ１１ａは、ドレインまたはソースの一方が端子Ｔ１、ドレインまたはソースの他方がノードＥ、ゲートがノードＤ２に接続される。ＮＭＯＳトランジスタＭＮＳ１１ｂは、ドレインまたはソースの一方が端子Ｔ２、ドレインまたはソースの他方がノードＥ、ゲートがノードＤ１に接続される。

調整抵抗Ｒ１、Ｒ２は、一方の端子がそれぞれ端子Ｔ１、Ｔ２と接続される。また、調整抵抗Ｒ１、Ｒ２は、他方の端子がそれぞれ接地端子ＶＳＳに接続される。

基準電流制御回路１１３は、増幅器ＡＭＰ１１３を有する。増幅器ＡＭＰ１１３は、非反転入力端子がノードＥ、反転入力端子が参照電圧入力端子Ｖｒｅｆ、出力端子がノードＡに接続される。参照電圧入力端子Ｖｒｅｆには、所定の電圧が供給される。以後、便宜上、符号「Ｖｒｅｆ」は、端子名を示すと同時に、その端子から供給される参照電圧を示すものとする。増幅器ＡＭＰ１１３は、参照電圧Ｖｒｅｆを基準とし、参照電圧ＶｒｅｆとノードＥとの電圧との差を増幅して出力する。

選択制御回路１１２は、スイッチ回路ＳＷ１１１、ＳＷ１１２の他に、インバータ回路ＩＮＶ１１２を有する。インバータ回路ＩＮＶ１１２は、入力端子が電圧振幅設定信号を入力する設定信号入力端子ＤＱｉｎ、出力端子がノードＤ１に接続されている。なお、設定信号入力端子ＤＱｉｎは、ノードＤ２と直接接続されている。このため、ノードＤ２には電圧振幅設定信号が印加され、ノードＤ１には電圧振幅設定信号の位相が反転した信号が印加される。

よって、電圧振幅設定信号がハイレベルとなる場合、端子Ｔ１に電流Ｉｒｅｆが流れ、同時に端子Ｔ１と増幅器ＡＭＰ１１３の非反転入力端子とが接続される。反対に、電圧振幅設定信号がロウレベルとなる場合、端子Ｔ２に電流Ｉｒｅｆが流れ、同時に端子Ｔ２と増幅器ＡＭＰ１１３の非反転入力端子とが接続される。つまり、選択制御回路１１２は、電圧振幅設定信号の信号レベルに応じて、スイッチ回路ＳＷ１１１、ＳＷ１１２のトランジスタのオン状態、オフ状態を制御する。そして、調整抵抗Ｒ１、Ｒ２のどちらに電流Ｉｒｅｆを流すかを選択し、且つ、そのとき端子Ｔ１、Ｔ２に発生する電圧を増幅器ＡＭＰ１１３の非反転入力端子に伝達する。

なお、基準電流生成電流源１１１が出力する基準電流Ｉｒｅｆが大きい場合、スイッチ回路１１２の有するトランジスタのトランジスタサイズを大きくしなければならない。このため、スイッチ回路１１２の応答速度の高速性を確保するため、設定信号入力端子ＤＱｉｎとノードＤ１及びＤ２との間に電流バッファ用のバッファ回路を接続してもよい。

電流セル出力部１２０は、デコーダＤＥＣ１２１と、ＰＭＯＳトランジスタＭ１２１〜Ｍ１２４と、ＰＭＯＳトランジスタＭＰＤ１ａ、ＭＰＤ１ｂ、ＭＰＤ２ａ、ＭＰＤ２ｂ、ＭＰＤ３ａ、ＭＰＤ３ｂ、ＭＰＤ４ａ、ＭＰＤ４ｂとを有する。ここで、ＰＭＯＳトランジスタＭ１２１〜Ｍ１２４は、それぞれ定電流源ＣＳ１２１〜ＣＳ１２４に相当する。また、ＰＭＯＳトランジスタＭＰＤ１ａ、ＭＰＤ１ｂがスイッチ回路ＳＷ１２１、ＰＭＯＳトランジスタＭＰＤ２ａ、ＭＰＤ２ｂがスイッチ回路ＳＷ１２２、ＰＭＯＳトランジスタＭＰＤ３ａ、ＭＰＤ３ｂがスイッチ回路ＳＷ１２３、ＰＭＯＳトランジスタＭＰＤ４ａ、ＭＰＤ４ｂがスイッチ回路ＳＷ１２４に相当する。

ＰＭＯＳトランジスタＭ１２１は、ソースが電源電圧端子ＶＤＤ、ドレインがノードＣ１、ゲートがノードＡに接続される。ＰＭＯＳトランジスタＭ１２２は、ソースが電源電圧端子ＶＤＤ、ドレインがノードＣ２、ゲートがノードＡに接続される。ＰＭＯＳトランジスタＭ１２３は、ソースが電源電圧端子ＶＤＤ、ドレインがノードＣ３、ゲートがノードＡに接続される。ＰＭＯＳトランジスタＭ１２４は、ソースが電源電圧端子ＶＤＤ、ドレインがノードＣ４、ゲートがノードＡに接続される。

ＰＭＯＳトランジスタＭＰＤ１ａは、ソースがノードＣ１、ドレインが端子Ｔｏｕｔに接続される。更に、ゲートには、デコーダＤＥＣ１２１からの制御信号ＤＰ１が入力される。ＰＭＯＳトランジスタＭＰＤ１ｂは、ソースがノードＣ１、ドレインが接地端子ＶＳＳに接続される。更に、ゲートには、制御信号ＤＰ１の反転信号であるＤＰ１ｂが入力される。ＰＭＯＳトランジスタＭＰＤ２ａは、ソースがノードＣ２、ドレインが端子Ｔｏｕｔに接続される。更に、ゲートには、デコーダＤＥＣ１２１からの制御信号ＤＰ２が入力される。ＰＭＯＳトランジスタＭＰＤ２ｂは、ソースがノードＣ２、ドレインが接地端子ＶＳＳに接続される。更に、ゲートには、制御信号ＤＰ２の反転信号であるＤＰ２ｂが入力される。

ＰＭＯＳトランジスタＭＰＤ３ａは、ソースがノードＣ３、ドレインが端子Ｔｏｕｔに接続される。更に、ゲートには、デコーダＤＥＣ１２１からの制御信号ＤＰ３が入力される。ＰＭＯＳトランジスタＭＰＤ３ｂは、ソースがノードＣ３、ドレインが接地端子ＶＳＳに接続される。更に、ゲートには、制御信号ＤＰ３の反転信号であるＤＰ３ｂが入力される。ＰＭＯＳトランジスタＭＰＤ４ａは、ソースがノードＣ４、ドレインが端子Ｔｏｕｔに接続される。更に、ゲートには、デコーダＤＥＣ１２１からの制御信号ＤＰ４が入力される。ＰＭＯＳトランジスタＭＰＤ４ｂは、ソースがノードＣ４、ドレインが接地端子ＶＳＳに接続される。更に、ゲートには、制御信号ＤＰ４の反転信号であるＤＰ４ｂが入力される。

この構成からわかるように、ＰＭＯＳトランジスタＭ１２１〜Ｍ１２４は、基準電流生成電流源１１１のＰＭＯＳトランジスタＭ１１１〜Ｍ１１３と、カレントミラー接続されている。また、ＰＭＯＳトランジスタＭ１２１〜Ｍ１２４のカレントミラー比は、基準電流生成電流源１１１のＰＭＯＳトランジスタＭ１１１に対して、順に１：２：４：８とする。よって、ＰＭＯＳトランジスタＭ１１１がＩ×１の電流を流す場合、ＰＭＯＳトランジスタＭ１２１はＩ×１、ＰＭＯＳトランジスタＭ１２２はＩ×２、ＰＭＯＳトランジスタＭ１２３はＩ×４、ＰＭＯＳトランジスタＭ１２４はＩ×８の電流を流すことになる。この電流量の比が入力デジタル信号の桁の重み付けに対応する。この電流量の比は各トランジスタのゲート幅の比を調整して設計するなどして実現している。

なお、スイッチ回路ＳＷ１２１〜ＳＷ１２ｍのトランジスタサイズが大きい場合、スイッチ応答速度の高速性を確保するため、デコーダ回路ＤＥＣ１２１と、スイッチ回路ＳＷ１２１〜ＳＷ１２ｍ間に電流バッファ用のバッファ回路を接続してもよい。

デコーダＤＥＣ１２１は、デジタル信号を入力し、このデジタル信号のデジタルコードＤ［０：３］に応じた制御信号ＤＰ１、ＤＰ１ｂ、ＤＰ２、ＤＰ２ｂ、ＤＰ３、ＤＰ３ｂ、ＤＰ４、ＤＰ４ｂを出力する。なお、制御信号ＤＰ１ｂ、ＤＰ２ｂ、ＤＰ３ｂ、ＤＰ４ｂは、それぞれ制御信号ＤＰ１、ＤＰ２、ＤＰ３、ＤＰ４、ＤＰ４ｂの位相を反転した信号となる。また、デジタルコードＤ［０］が制御信号ＤＰ１、ＤＰ１ｂ、デジタルコードＤ［１］が制御信号ＤＰ２、ＤＰ２ｂ、デジタルコードＤ［２］が制御信号ＤＰ３、ＤＰ３ｂ、デジタルコードＤ［３］が制御信号ＤＰ４、ＤＰ４ｂに対応する。

例えば、デジタル信号Ｄ［０：３］の値が、「００１１」である場合、制御信号ＤＰ１、ＤＰ２、ＤＰ３ｂ、ＤＰ４ｂがロウレベル、制御信号ＤＰ１ｂ、ＤＰ２ｂ、ＤＰ３、ＤＰ４がハイレベルとなる。このことにより、ＰＭＯＳトランジスタＭＰＤ１ａ、ＭＰＤ２ａ、ＭＰＤ３ｂ、ＭＰＤ４ｂがオン状態、ＰＭＯＳトランジスタＭＰＤ１ｂ、ＭＰＤ２ｂ、ＭＰＤ３ａ、ＭＰＤ４ａがオフ状態となる。この結果、出力電流Ｉｏｕｔは、Ｉ×３の電流量となる。

更に、例えば、デジタル信号Ｄ［０：３］の値が、「１１１１」である場合、制御信号ＤＰ１、ＤＰ２、ＤＰ３、ＤＰ４がロウレベル、制御信号ＤＰ１ｂ、ＤＰ２ｂ、ＤＰ３ｂ、ＤＰ４ｂがハイレベルとなる。結果、出力電流Ｉｏｕｔは、Ｉ×１５の電流量となる。この場合、出力電流Ｉｏｕｔは、全ての定電流源ＣＳ１２１〜ＣＳ１２４からの出力電流の和となる。このときの出力電流Ｉｏｕｔがフルスケール電流Ｉｆｓとなる。よって、基準電流生成電流源１１１の出力する電流Ｉｒｅｆと、このフルスケール電流Ｉｆｓのミラー電流比は、７：１５となる。

以下に、上述した図２のＤ／Ａ変換回路１００の動作について説明する。まず、基準電流設定部１１０の動作について説明する。但し、ＰＭＯＳトランジスタＭ１１１の流す電流を「Ｉ」とする。

電圧振幅設定信号がハイレベルの場合、ノードＤ１の電位レベルはロウレベル、ノードＤ２の電位レベルはハイレベルとなる。よって、ＰＭＯＳトランジスタＭＰＳ２１ａ、ＭＰＳ２２ａ、ＭＰＳ２３ａはオン状態、ＰＭＯＳトランジスタＭＰＳ２１ｂ、ＭＰＳ２２ｂ、ＭＰＳ２３ｂはオフ状態となる。このため、基準電流生成電流源１１１が出力する電流Ｉｒｅｆは、調整抵抗Ｒ１に流れることになる。

電流Ｉｒｅｆが調整抵抗Ｒ１に流れることで端子Ｔ１に発生する電圧が、増幅器ＡＭＰ１１３の非反転入力端子に入力される。増幅器ＡＭＰ１１３は、端子Ｔ１に発生する電圧により負帰還制御される。よって、増幅器ＡＭＰ１１３は、端子Ｔ１に発生する電圧が、参照電圧入力端子Ｖｒｅｆと等しくなるように動作する。このため、基準電流生成電流源１１１が出力する基準電流Ｉｒｅｆは、Ｉｒｅｆ＝Ｖｒｅｆ／Ｒ１となる。また、基準電流Ｉｒｅｆは、基準電流生成電流源１１１のＰＭＯＳトランジスタＭ１１１〜Ｍ１１３の出力する電流の和となるため、Ｉｒｅｆ＝Ｉ×７となる。

次に、電圧振幅設定信号がロウレベルとなる場合を考える。この場合、ノードＤ１の電位レベルはハイレベル、ノードＤ２の電位レベルはロウレベルとなる。よって、ＰＭＯＳトランジスタＭＰＳ２１ａ、ＭＰＳ２２ａ、ＭＰＳ２３ａはオフ状態、ＰＭＯＳトランジスタＭＰＳ２１ｂ、ＭＰＳ２２ｂ、ＭＰＳ２３ｂはオン状態となる。このため、基準電流生成電流源１１１が出力する電流Ｉｒｅｆは、調整抵抗Ｒ２に流れることになる。

電流Ｉｒｅｆが調整抵抗Ｒ２に流れることで端子Ｔ２に発生する電圧は、増幅器ＡＭＰ１１３の非反転入力端子に入力される。増幅器ＡＭＰ１１３は、端子Ｔ２に発生する電圧により負帰還制御される。よって、増幅器ＡＭＰ１１３は、端子Ｔ２に発生する電圧が、参照電圧入力端子Ｖｒｅｆと等しくなるように動作する。このため、基準電流生成電流源１１１が出力する基準電流Ｉｒｅｆは、Ｉｒｅｆ＝Ｖｒｅｆ／Ｒ２となる。この調整抵抗Ｒ１、Ｒ２の抵抗値は異なるため、基準電流Ｉｒｅｆの電流値も変化することになる。例えば、Ｒ１＞Ｒ２とすると、調整抵抗Ｒ１が選択された場合（電圧振幅設定信号がハイレベル）と比較して、調整抵抗Ｒ２が選択された場合（電圧振幅設定信号がロウレベル）の基準電流Ｉｒｅｆの方が、電流値が大きくなる。更に、基準電流Ｉｒｅｆは、基準電流生成電流源１１１のＰＭＯＳトランジスタＭ１１１〜Ｍ１１３の出力する電流に等しいため、Ｉｒｅｆ＝Ｉ×７となる。このため、ＰＭＯＳトランジスタＭ１１１の流す電流Ｉの電流値も調整抵抗Ｒ１が選択された場合と比較して、調整抵抗Ｒ２が選択された場合の方が大きくなる。

次に、電流セル出力部１２０の動作について説明する。電流セル出力部１２０は入力したデジタルコードを、アナログ信号に変化する機能を有する。まず、デジタルコードＤ［０：３］が「００００」の場合を考える。デコーダＤＥＣ１２１は、「００００」のデジタルコードＤ［０：３］を入力すると、ハイレベルの制御信号ＤＰ１、ＤＰ２、ＤＰ３、ＤＰ４、ロウレベルの制御信号ＤＰ１ｂ、ＤＰ２ｂ、ＤＰ３ｂ、ＤＰ４ｂを出力する。よって、出力端子Ｔｏｕｔには出力電流Ｉｏｕｔは流れず、フルスケール電流Ｉｆｓ（＝Ｉ×１５）は、すべて接地端子ＶＳＳに流れる。結果として、出力端子Ｔｏｕｔのアナログ出力電圧Ｖｏｕｔは、接地電圧ＶＳＳとなる。

次に、デジタルコードＤ［０：３］が「０００１」の場合を考える。この場合、デコーダＤＥＣ１２１は、ハイレベルの制御信号ＤＰ１ｂ、ＤＰ２、ＤＰ３、ＤＰ４、ロウレベルの制御信号ＤＰ１、ＤＰ２ｂ、ＤＰ３ｂ、ＤＰ４ｂを出力する。よって、出力端子ＴｏｕｔにＩ×１の出力電流Ｉｏｕｔが流れる。その他の電流は、接地端子ＶＳＳに流れる。結果として、出力端子Ｔｏｕｔに発生するアナログ出力電圧Ｖｏｕｔは、（１／７）×Ｉ×ＲＬとなる。

デジタルコードＤ［０：３］が「００１０」の場合、デコーダＤＥＣ１２１は、ハイレベルの制御信号ＤＰ１、ＤＰ２ｂ、ＤＰ３、ＤＰ４、ロウレベルの制御信号ＤＰ１ｂ、ＤＰ２、ＤＰ３ｂ、ＤＰ４ｂを出力する。よって、出力端子ＴｏｕｔにＩ×２の出力電流Ｉｏｕｔが流れる。その他の電流は、接地端子ＶＳＳに流れる。結果として、出力端子Ｔｏｕｔに発生するアナログ出力電圧Ｖｏｕｔは、（２／７）×Ｉ×ＲＬとなる。

同様にして、デジタルコードＤ［０：３］が「００１１」の場合、出力端子ＴｏｕｔにＩ×３の出力電流Ｉｏｕｔが流れ、アナログ出力電圧Ｖｏｕｔは、（３／７）×Ｉ×ＲＬとなる。デジタルコードＤ［０：３］が「０１００」の場合、出力端子ＴｏｕｔにＩ×４の出力電流Ｉｏｕｔが流れ、アナログ出力電圧Ｖｏｕｔは、（４／７）×Ｉ×ＲＬとなる。以下、同様にデジタルコードＤ［０：３］の値が増加するに従い、出力端子Ｔｏｕｔに流れる電流、及び、アナログ出力電圧Ｖｏｕｔも増加する。最終的に、デジタルコードＤ［０：３］が「１１１１」の場合、出力端子ＴｏｕｔにＩ×１５の出力電流Ｉｏｕｔが流れ、アナログ出力電圧Ｖｏｕｔは、（１５／７）×Ｉ×ＲＬとなる。また、このとき接地端子ＶＳＳに流れる電流は０となる。

このように、電流セル出力部１２０は、４ビットのデジタルコードＤ［０：３］に応じて１／１５刻みのアナログ電圧Ｖｏｕｔを得ることができる。なお、本例では、出力電流Ｉｏｕｔ以外の電流、つまりＩｆｓ−Ｉｏｕｔの電流を接地端子ＶＳＳに流している。入力デジタルコードの変化に応じて高速に出力電流Ｉｏｕｔの電流値を変化させるためには、定電流源回路であるＰＭＯＳトランジスタＭ１２１〜Ｍ１２４に常に電流を流す必要がある。このため、Ｄ／Ａ変換回路１００のデジタル・アナログ信号変換動作中に、ＰＭＯＳトランジスタＭ１２１〜Ｍ１２４が出力する電流の流れる経路を遮断させることがないよう、出力電流Ｉｏｕｔに利用する以外の電流は接地端子ＶＳＳに流れる構成としている。このような構成によりＤ／Ａ変換回路１００のデジタル・アナログ信号変換動作を高速化することが可能となる。

ここで、電流Ｉは基準電流設定部１１０のＰＭＯＳトランジスタＭ１１１の流す電流を基にしている。この電流Ｉの電流値は上述したように、選択制御回路１１２が電圧振幅設定信号に応じて選択する調整抵抗Ｒ１、Ｒ２により変化する。よって、選択制御回路１１２が調整抵抗Ｒ１を選択する場合、Ｉ＝Ｖｒｅｆ／Ｒ１、逆に調整抵抗Ｒ２を選択する場合、Ｉ＝Ｖｒｅｆ／Ｒ２となる。以上、上述した入力デジタルコードに応じて変化するアナログ出力電圧Ｖｏｕｔの関係を図３の表にまとめる。

図３の表からもわかるように、同じデジタルコードが入力したとしても、電圧振幅設定信号に応じて選択制御回路１１２が選択する調整抵抗Ｒ１、Ｒ２により出力電圧Ｖｏｕｔの値が異なることがわかる。つまり、出力電圧Ｖｏｕｔの振幅レベルは、選択制御回路１１２が選択する２つの調整抵抗Ｒ１、Ｒ２に応じて変化させることができる。よって、電圧振幅設定信号をハイレベルもしくはロウレベルとすることで、異なった２種類の電圧振幅フォーマットに合わせた出力電圧Ｖｏｕｔを容易に得ることができる。

なお、図２の例では、選択制御回路１１２が、２つの調整抵抗Ｒ１、Ｒ２を選択する回路構成としているが、利用したい電圧振幅フォーマットが３種類の場合、選択制御回路１１２が選択する抵抗を３つ用意すればよい。もしくは、調整抵抗Ｒ１、Ｒ２を同時に両方選択し、その合成抵抗により生じる電圧を増幅器ＡＭＰ１１３に帰還させることで、３種類目の電圧振幅フォーマットを生成できるようにしてもよい。更に、多くの電圧振幅フォーマットに対応する場合は、３つ以上の調整抵抗と、それに対応した選択制御回路１１２を用意すればよい。このように、選択制御回路１１２に接続する調整抵抗の数を増やすことで多数の電圧振幅フォーマットに容易に対応できる。また、これら調整抵抗をＤ／Ａ変換回路１００のチップに外付けとする場合、所望の抵抗値の調整抵抗を付け替えるだけで様々な電圧振幅フォーマットに対応できる。

ここで、図６の従来のＤ／Ａ変換回路１は、電流セル出力部２０のフルスケール電流Ｉｆｓを調整するためには、基準電流設定部１０の基準抵抗Ｒ１１を逐一付け替える必要がある。もしくは、最大のフルスケール電流Ｉｆｓを必要とするアプリケーションに合わせて基準電流設定部１０の基準抵抗Ｒ１１を設定しておき、電圧振幅フォーマットを変更する場合には入力するデジタルコードによって出力電圧Ｖｏｕｔを調整しなければならない。しかし、この構成では、各電圧振幅フォーマット用に対応する様、スイッチ回路ＳＷ２１〜ＳＷ２ｍを用意しなければならない。つまり、大振幅の電圧振幅フォーマット用のデジタルコードに対して動作するスイッチ回路、小振幅の電圧振幅フォーマット用のデジタルコードに対して動作するスイッチ回路、更にその中間の電圧振幅フォーマット用のデジタルコードに対して動作するスイッチ回路等を用意する。しかし、このような構成では、特に小振幅側の電圧振幅フォーマットでのデジタル・アナログ信号変換の分解能を稼ぐため、非常に多くのスイッチ回路が必要となり、チップ面積が増大してしまう。また、小振幅側の電圧振幅フォーマット利用時に、大振幅側電圧振幅フォーマット用に用意した使用しないスイッチ回路が多数存在することになり、回路の冗長化が問題となる。

本実施の形態にかかるＤ／Ａ変換回路１００は、複数の調整抵抗を接続しているため、選択制御回路１１２の選択する調整抵抗に応じて、フルスケール電流Ｉｆｓを容易に調整可能である。また、選択する調整抵抗の抵抗値により、容易にフルスケール電流Ｉｆｓを設定できる。

また、図７の特許文献１の電流出力型Ｄ／Ａ変換回路２は、基準電流生成部３０が出力する基準電流Ｉｒｅｆを、はしご型抵抗回路５０のスイッチ回路ＳＷ５１〜ＳＷ５ｎのいずれかをオン状態とすることで制御している。このため、基準電流Ｉｒｅｆは、制御回路６０により選択されたスイッチ回路と端子Ａとの間に接続されている抵抗素子の合成抵抗と、選択されたスイッチ回路のオン抵抗の合成抵抗値より決定される。よって、精度の高い基準電流Ｉｒｅｆを得るためには、スイッチ回路のオン抵抗を非常に小さくしなければならず、スイッチ回路のサイズが大きくなり、回路規模が増大化する問題があった。

しかし、本実施の形態にかかるＤ／Ａ変換回路１００は、基準電流Ｉｒｅｆを調整するために、基準電流Ｉｒｅｆが流れる調整抵抗に発生する電圧をオペアンプ等の増幅器ＡＭＰ１１３にフィードバックしている。このため、複数の調整抵抗を選択するスイッチ回路を有しているが、このスイッチ回路のオン抵抗を考慮する必要はない。このため、スイッチ回路のサイズが大きくなり回路規模が増大化するという特許文献１の問題も発生しない。

更に、ここで図４に特許文献２のＤ／Ａ変換回路３を示す。Ｄ／Ａ変換回路３は、基準電流設定部７０と、電流セル部８０とを有する。なお、電流セル部８０は、Ｄ／Ａ変換回路１の電流セル部２０と同様の構成である。基準電流設定部７０は、ＰＭＯＳトランジスタＭ７１〜Ｍ７ｒ、Ｍ８１〜Ｍ８ｒ（ｒ：正の整数）と、レジスタ回路ＲＥＧ７１とを有する。基準電流設定部７０のＰＭＯＳトランジスタＭ７１〜Ｍ７ｒと、電流セル部８０のＰＭＯＳトランジスタＭ２１〜Ｍ２ｍは、カレントミラー接続されている。ＰＭＯＳトランジスタＭ７１〜Ｍ７ｒは、増幅器ＡＭＰ７１の出力に応じて電流を抵抗Ｒ７１に供給する定電流源となる。ＰＭＯＳトランジスタＭ８１〜Ｍ８ｒは、それぞれレジスタ回路ＲＥＧ７１の設定値に応じてＰＭＯＳトランジスタＭ７１〜Ｍ７ｒと抵抗Ｒ７１を電気的に接続もしくは遮断するスイッチ回路となる。

このＤ／Ａ変換回路３では、基準電流設定部７０のレジスタ回路ＲＥＧ７１に保持される設定値に応じて、電流セル部８０のフルスケール電流Ｉｆｓを調整できる。しかし、このＤ／Ａ変換回路３では、基準電流Ｉｒｅｆの流れる抵抗の数は、抵抗Ｒ７１のみ一つである。このため、基準電流Ｉｒｅｆが１つの電流値に制限される。よって、レジスタ回路ＲＥＧ７１に保持される値に応じて基準電流設定部７０と電流セル部８０の定電流源の電流ミラー比自体が変化する。このため、出力電圧Ｖｏｕｔの様々な電圧振幅フォーマットに対応するには、予め利用する電圧振幅フォーマットに応じた電流ミラー比を設計段階で考慮して設計しなければならない。

また、Ｄ／Ａ変換回路３では、フルスケール電流Ｉｆｓが基準電流Ｉｒｅｆ並に小さくなるアプリケーションの場合、基準電流設定部７０と電流セル部８０の定電流源の電流ミラー比を同程度にしなければならない。つまり、基準電流設定部７０と電流セル部８０とで同じ規模の定電流源を用意しなければならず、基準電流設定部７０の回路規模が必要以上に大きくなる。逆に、基準電流Ｉｒｅｆと比較してフルスケール電流Ｉｆｓの方が大きくなる場合は、基準電流設定部７０に対して電流セル部８０の定電流源の電流ミラー比を大きくなるよう設計することになる。この場合、基準電流Ｉｒｅｆを出力する定電流源トランジスタと、フルスケール電流Ｉｆｓを出力する定電流源トランジスタとのトランジスタサイズの相対精度の要求が非常に厳しくなる。特に、基準電流Ｉｒｅｆの電流値が小さい場合に、トランジスタサイズの相対精度がばらついていると入力デジタルコードに対する正確なアナログ出力電圧Ｖｏｕｔを得ることができなくなる問題がある。

しかし、本実施の形態にかかるＤ／Ａ変換回路１００は、基準電流設定部１１０と電流セル部１２０の定電流源の電流ミラー比は変化しないため、設計段階において電圧振幅フォーマットに対応する電流ミラー比を考慮して設計する必要がない。単に、複数の調整抵抗の１つを選択するだけで、フルスケール電流Ｉｆｓの電流値を容易に調整できる。このことは、回路設計の容易性が上がるため、設計期間短縮等の設計コストを下げる効果がある。更に、図２に示すように、基準電流設定部１１０と電流セル部１２０とで、同様なカレントミラー比の定電流源を使用することで、トランジスタサイズの相対精度のばらつきがほぼ無くなり、入力デジタルコードに対して非常に正確なアナログ出力電圧Ｖｏｕｔを得ることができる。

なお、本発明は上記実施の形態に限られたものでなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、図５に示すように、電源ＶＤＤとＶＳＳの関係を逆にしてもよい。但し、この場合、定電流源やスイッチ回路に用いられるトランジスタの導電型を逆にする必要がある。また、クロック信号により、選択制御回路１１２とスイッチ回路ＳＷ１２１〜ＳＷ１２ｍとの動作を同期させる制御回路を有してもよい。この構成により、電圧振幅フォーマットの変更指示があった場合に、基準電流設定部１１０の応答遅延に対応することができ、意図しない出力電圧Ｖｏｕｔの出力を防ぐことができる。

実施の形態にかかるＤ／Ａ変換回路のブロック構成の一例である。 実施の形態にかかるＤ／Ａ変換回路の詳細な回路構成の一例である。 実施の形態にかかるＤ／Ａ変換回路のＤ／Ａ変換動作を説明するための表である。 従来のＤ／Ａ変換回路の回路構成である。 他の実施の形態にかかるＤ／Ａ変換回路のブロック構成の一例である。 従来のＤ／Ａ変換回路の回路構成である。 従来のＤ／Ａ変換回路の回路構成である。

符号の説明

１００、２００ Ｄ／Ａ変換回路
１１０ 基準電流設定部
１２０ 電流セル部
１１１ 定電流源
１１２ 選択制御回路
１１３ 基準電流制御回路
ＳＷ１１１、ＳＷ１１２、ＳＷ１２１〜ＳＷ１２ｍ スイッチ回路
ＣＳ１２１〜ＣＳ１２ｍ 定電流源
Ｒ１〜Ｒｎ 調整抵抗
ＲＬ 負荷抵抗

Claims (10)

1. 基準電流を設定する基準電流設定部と、
   前記基準電流に対応した電流を出力する複数の定電流源を備え、入力されたデジタル信号の値に応じた前記定電流源からの出力電流を合算したアナログ電流信号により生成されるアナログ電圧信号を生成する電流セル出力部と、を有するＤ／Ａ変換回路であって、
   前記基準電流設定部は、
   前記基準電流を生成する基準電流源と、
   前記基準電流が流れる第１の抵抗素子と、
   前記基準電流が流れる第２の抵抗素子と、
   前記アナログ電圧信号の振幅レベルを変化させる場合に、前記第１の抵抗素子及び前記第２の抵抗素子の少なくとも一方を選択し、前記基準電流源とを接続する選択制御回路と、
   前記第１の抵抗素子及び前記第２の抵抗素子のうち、選択された抵抗素子が生成する電圧に応じて前記基準電流源の基準電流の電流量を制御する基準電流制御回路と、
   を有するＤ／Ａ変換回路。
2. 前記選択制御回路は、前記基準電流源と、前記第１の抵抗素子及び前記第２の抵抗素子との間に接続される第１のスイッチ回路を有し、
   前記第１のスイッチ回路は、前記アナログ電圧信号の振幅レベルを変化させる場合に、前記基準電流源と前記第１の抵抗素子及び前記第２の抵抗素子の少なくとも一方を選択し、電気的に導通させる請求項１に記載のＤ／Ａ変換回路。
3. 前記選択制御回路は、前記基準電流制御回路と前記第１の抵抗素子及び前記第２の抵抗素子との間に接続される第２のスイッチ回路を有し、
   前記第２のスイッチ回路は、前記第１のスイッチ回路が選択した前記第１の抵抗素子及び前記第２の抵抗素子と、前記基準電流制御回路とを電気的に導通させる請求項２に記載のＤ／Ａ変換回路。
4. 前記第１の抵抗素子及び前記第２の抵抗素子は、それぞれ一方の端子が前記第１のスイッチ回路及び第２のスイッチ回路と接続され、他方の端子が第１の電源電圧に接続される請求項３に記載のＤ／Ａ変換回路。
5. 前記電流セル出力部、前記基準電流源、前記基準電流制御回路、前記第１のスイッチ回路、前記第２のスイッチは、半導体装置としてチップ化されており、
   前記第１の抵抗素子及び前記第２の抵抗素子のそれぞれ一方の端子が、前記半導体装置の外部端子により接続される請求項４に記載のＤ／Ａ変換回路。
6. 前記基準電流制御回路は、前記第１の抵抗素子及び前記第２の抵抗素子のうち、選択された抵抗素子が生成する電圧と基準電圧とを比較し、その比較結果に応じた制御電圧を出力する増幅器を有する請求項１〜請求項５のいずれか１項に記載のＤ／Ａ変換回路。
7. 前記基準電流源は、前記制御電圧に応じた前記基準電流を出力する第１の定電流源を有し、
   前記電流セル部が備える複数の定電流源は、前記制御電圧に応じた出力電流を出力する請求項６に記載のＤ／Ａ変換回路。
8. 前記第１の定電流源は、前記制御電圧を制御端子に入力する第１のトランジスタを有し、
   前記第１のトランジスタは、前記電流セル部が備える複数の定電流源であるトランジスタ群とカレントミラー接続されている請求項７に記載のＤ／Ａ変換回路。
9. 前記基準電流源は、更に前記制御電圧に応じた前記基準電流を出力する第２の定電流源を有する請求項７または請求項８に記載のＤ／Ａ変換回路。
10. 前記第２の定電流源は、第２のトランジスタを有し、
    前記第２のトランジスタは、前記第１のトランジスタとカレントミラー接続されている請求項９に記載のＤ／Ａ変換回路。

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