JP2002026729A - Ｄ／ａコンバータおよびこれを用いた電子機器 - Google Patents
Ｄ／ａコンバータおよびこれを用いた電子機器Info
- Publication number
- JP2002026729A JP2002026729A JP2000200501A JP2000200501A JP2002026729A JP 2002026729 A JP2002026729 A JP 2002026729A JP 2000200501 A JP2000200501 A JP 2000200501A JP 2000200501 A JP2000200501 A JP 2000200501A JP 2002026729 A JP2002026729 A JP 2002026729A
- Authority
- JP
- Japan
- Prior art keywords
- value
- voltage
- current
- circuit
- conversion
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Analogue/Digital Conversion (AREA)
- Liquid Crystal Display Device Control (AREA)
- Processing Of Color Television Signals (AREA)
Abstract
(57)【要約】
【課題】多チャネルでＤ／Ａ変換する場合に各チャネル
間の変換ばらつきを抑えることができるＤ／Ａコンバー
タを提供することにある。 【解決策】入力されたデジタル値に応じて電流／電圧変
換抵抗に加算した電流値を流してＤ／Ａ変換電圧を得る
電流加算型のＤ／Ａ変換回路において、制御信号に応じ
て電流／電圧変換抵抗に流す加算電流値を設定する設定
回路と、所定のデジタル値に対応するＤ／Ａ変換電圧を
その電圧値を含む所定の範囲の設定値と比較して所定の
範囲の上限以上のときとに第１の検出信号を発生し、所
定の範囲の下限以下のときに第２の検出信号を発生する
検出回路と、第１および第２の検出信号に応じてＤ／Ａ
変換電圧が所定の範囲に入るような制御信号を発生して
設定回路に加える制御回路とを備えるものである。
間の変換ばらつきを抑えることができるＤ／Ａコンバー
タを提供することにある。 【解決策】入力されたデジタル値に応じて電流／電圧変
換抵抗に加算した電流値を流してＤ／Ａ変換電圧を得る
電流加算型のＤ／Ａ変換回路において、制御信号に応じ
て電流／電圧変換抵抗に流す加算電流値を設定する設定
回路と、所定のデジタル値に対応するＤ／Ａ変換電圧を
その電圧値を含む所定の範囲の設定値と比較して所定の
範囲の上限以上のときとに第１の検出信号を発生し、所
定の範囲の下限以下のときに第２の検出信号を発生する
検出回路と、第１および第２の検出信号に応じてＤ／Ａ
変換電圧が所定の範囲に入るような制御信号を発生して
設定回路に加える制御回路とを備えるものである。
Description
【０００１】
【発明の属する技術分野】この発明は、Ｄ／Ａコンバー
タおよびこれを用いた電子機器に関し、詳しくは、各種
のデジタル信号処理の映像機器において赤（Ｒ）、緑
（Ｇ）、黄（Ｂ）等のそれぞれのチャネル対応にＤ／Ａ
変換をする場合に、あるいは各種の電子機器において多
チャネルでＤ／Ａ変換する場合に各チャネル間のＤ／Ａ
変換ばらつきを抑えることができるようなＤ／Ａコンバ
ータに関する。
タおよびこれを用いた電子機器に関し、詳しくは、各種
のデジタル信号処理の映像機器において赤（Ｒ）、緑
（Ｇ）、黄（Ｂ）等のそれぞれのチャネル対応にＤ／Ａ
変換をする場合に、あるいは各種の電子機器において多
チャネルでＤ／Ａ変換する場合に各チャネル間のＤ／Ａ
変換ばらつきを抑えることができるようなＤ／Ａコンバ
ータに関する。
【０００２】
【従来の技術】近年、ＴＶプロジェクタ、液晶表示装
置、ムービなどの映像信号処理回路にあっては、デジタ
ル化が進み、Ｒ、Ｇ、Ｂの３原色についてそれぞれのチ
ャネル対応にデジタル処理がなされ、表示段階でデジタ
ル量をアナログ量に変換して表示する処理が行われる。
デジタル量のアナログ変換には、Ｄ／Ａコンバータが使
用されるが、できるだけ色ずれ、色むらが生じないよう
にするために、デジタル値の段階でＲ，Ｇ，Ｂの各初期
値を調整してＲ，Ｇ，Ｂの各出力の最大値（ピーク値）
の電圧が規定の範囲内になるように調整される。
置、ムービなどの映像信号処理回路にあっては、デジタ
ル化が進み、Ｒ、Ｇ、Ｂの３原色についてそれぞれのチ
ャネル対応にデジタル処理がなされ、表示段階でデジタ
ル量をアナログ量に変換して表示する処理が行われる。
デジタル量のアナログ変換には、Ｄ／Ａコンバータが使
用されるが、できるだけ色ずれ、色むらが生じないよう
にするために、デジタル値の段階でＲ，Ｇ，Ｂの各初期
値を調整してＲ，Ｇ，Ｂの各出力の最大値（ピーク値）
の電圧が規定の範囲内になるように調整される。
【０００３】
【発明が解決しようとする課題】しかしながら、Ｒ，
Ｇ，Ｂ相互においてそれぞれのＤ／Ａコンバータの変換
特性のばらつきにより最大デジタル値に対応するＤ／Ａ
変換の最大ピーク電圧値にばらつきを生じ、変換された
個々のアナログ値がばらつき、それにより再生画像に色
ずれ、色むらが発生する。例えば、デジタル値ＦＦｈ
（ｈは１６進で８ビットオール“１”の意味）でＲが
１．０Ｖ、Ｇが０．９５Ｖ、Ｂが１．０３Ｖとそれぞれ
のＤ／Ａコンバータでの変換アナログ電圧が相違する
と、これにより合成される色にずれが生じる。
Ｇ，Ｂ相互においてそれぞれのＤ／Ａコンバータの変換
特性のばらつきにより最大デジタル値に対応するＤ／Ａ
変換の最大ピーク電圧値にばらつきを生じ、変換された
個々のアナログ値がばらつき、それにより再生画像に色
ずれ、色むらが発生する。例えば、デジタル値ＦＦｈ
（ｈは１６進で８ビットオール“１”の意味）でＲが
１．０Ｖ、Ｇが０．９５Ｖ、Ｂが１．０３Ｖとそれぞれ
のＤ／Ａコンバータでの変換アナログ電圧が相違する
と、これにより合成される色にずれが生じる。
【０００４】このような問題を解決するために、各Ｄ／
Ａコンバータを調整することも考えられるが、調整工程
が入ることから製造コストが高くなる欠点がある。しか
も、映像機器では、Ｒ，Ｇ，Ｂの３チャネルであるが、
最近では各種の電子機器がデジタル化されてきており、
３チャネル以上の多チャネル化が進み、例えば、１０チ
ャネルを超えるような機器もある。このようにチャネル
数が増加するにつれて調整工程があると製造コスト上問
題になる。この発明の目的は、このような従来技術の問
題点を解決するものであって、多チャネルでＤ／Ａ変換
する場合に各チャネル間の変換ばらつきを抑えることが
できるＤ／Ａコンバータあるいは電子機器を提供するこ
とにある。
Ａコンバータを調整することも考えられるが、調整工程
が入ることから製造コストが高くなる欠点がある。しか
も、映像機器では、Ｒ，Ｇ，Ｂの３チャネルであるが、
最近では各種の電子機器がデジタル化されてきており、
３チャネル以上の多チャネル化が進み、例えば、１０チ
ャネルを超えるような機器もある。このようにチャネル
数が増加するにつれて調整工程があると製造コスト上問
題になる。この発明の目的は、このような従来技術の問
題点を解決するものであって、多チャネルでＤ／Ａ変換
する場合に各チャネル間の変換ばらつきを抑えることが
できるＤ／Ａコンバータあるいは電子機器を提供するこ
とにある。
【０００５】
【課題を解決するための手段】このような目的を達成す
るためのＤ／Ａコンバータおよび電子機器の特徴は、入
力されたデジタル値に応じて電流／電圧変換抵抗に加算
した電流値を流してＤ／Ａ変換電圧を得る電流加算型の
Ｄ／Ａ変換回路において、制御信号に応じて電流／電圧
変換抵抗に流す加算電流値を設定する設定回路と、所定
のデジタル値に対応するＤ／Ａ変換電圧をその電圧値を
含む所定の範囲の設定値と比較して所定の範囲の上限以
上のときとに第１の検出信号を発生し、所定の範囲の下
限以下のときに第２の検出信号を発生する検出回路と、
第１および第２の検出信号に応じてＤ／Ａ変換電圧が所
定の範囲に入るような制御信号を発生して設定回路に加
える制御回路とを備えるものである。
るためのＤ／Ａコンバータおよび電子機器の特徴は、入
力されたデジタル値に応じて電流／電圧変換抵抗に加算
した電流値を流してＤ／Ａ変換電圧を得る電流加算型の
Ｄ／Ａ変換回路において、制御信号に応じて電流／電圧
変換抵抗に流す加算電流値を設定する設定回路と、所定
のデジタル値に対応するＤ／Ａ変換電圧をその電圧値を
含む所定の範囲の設定値と比較して所定の範囲の上限以
上のときとに第１の検出信号を発生し、所定の範囲の下
限以下のときに第２の検出信号を発生する検出回路と、
第１および第２の検出信号に応じてＤ／Ａ変換電圧が所
定の範囲に入るような制御信号を発生して設定回路に加
える制御回路とを備えるものである。
【０００６】
【発明の実施の形態】このように、所定のデジタル値の
変換電圧について、例えば、最大ピーク電圧値に対応す
るデジタル値の変換電圧について所定の範囲でそれを検
出する範囲検出回路と加算電流値の設定回路とを設け
て、所定の範囲の上限、下限の範囲内にＤ／Ａ変換の加
算電流値が入るように制御回路により設定することによ
り、各Ｄ／Ａ変換回路についてそのデジタル値のＤ／Ａ
変換値を所定の範囲に自動設定することができる。な
お、前記の所定の範囲は、通常のＤ／Ａ変換回路のそれ
ぞれのＤ／Ａ変換ばらつき範囲よりも小さい範囲にあ
る。その結果、複数のＤ／Ａ変換回路を設けて多チャネ
ルでＤ／Ａ変換をする場合に各チャネル間の変換ばらつ
きを抑えることができる。特に、映像機器関係にあっ
て、Ｒ，Ｇ，Ｂ対応にＤ／Ａ変換回路を設けたときに
は、再生画像の色ずれ、色むらを抑えることができる。
変換電圧について、例えば、最大ピーク電圧値に対応す
るデジタル値の変換電圧について所定の範囲でそれを検
出する範囲検出回路と加算電流値の設定回路とを設け
て、所定の範囲の上限、下限の範囲内にＤ／Ａ変換の加
算電流値が入るように制御回路により設定することによ
り、各Ｄ／Ａ変換回路についてそのデジタル値のＤ／Ａ
変換値を所定の範囲に自動設定することができる。な
お、前記の所定の範囲は、通常のＤ／Ａ変換回路のそれ
ぞれのＤ／Ａ変換ばらつき範囲よりも小さい範囲にあ
る。その結果、複数のＤ／Ａ変換回路を設けて多チャネ
ルでＤ／Ａ変換をする場合に各チャネル間の変換ばらつ
きを抑えることができる。特に、映像機器関係にあっ
て、Ｒ，Ｇ，Ｂ対応にＤ／Ａ変換回路を設けたときに
は、再生画像の色ずれ、色むらを抑えることができる。
【０００７】
【実施例】図１は、この発明のＤ／Ａコンバータを適用
した一実施例のブロック図である。図１においては、１
は、Ｄ／Ａコンバータであって、電流加算形のＤ／Ａ変
換回路である電流セル形Ｄ／Ａ変換回路２と、その端子
ＡとグランドＧＮＤ間に設けられたはしご形抵抗回路
３、出力端子Ｖoに接続された変換電圧レベル検出回路
４、アップダウンカウンタ５、デコーダ６、そしてクロ
ック発生回路７とからなる。変換電圧レベル検出回路４
は、出力端子Ｖoの電圧をそれぞれ所定のレベルと比較
するコンパレータ４１とコンパレータ４２、基準電圧発
生回路４３とからなる。基準電圧発生回路４３は、抵抗
Ｒa，Ｒb，Ｒcの直列回路からなり、電源ライン＋Ｖcc
の電圧を分圧してそれぞれ抵抗Ｒaと抵抗Ｒbの接続点に
比較基準電圧Ｖh，抵抗Ｒbと抵抗Ｒcの接続点に比較基
準電圧ＶLを発生する。コンパレータ４１は、比較基準
電圧Ｖhを基準端子（−）側受け、出力端子Ｖoを信号入
力（＋）側に受けて電圧ＶhとＡ／Ｄ変換電圧Ｖoとを比
較し、出力端子Ｖoの電圧が比較基準電圧Ｖhより高いと
きに検出出力（第１の検出信号）“Ｈ”（ＨＩＧＨレベ
ル）をアップダウンカウンタ５のダウンカウント端子Ｄ
（“Ｈ”有意）に出力する。コンパレータ４２は、比較
基準電圧ＶLを基準端子（−）側受け、出力端子Ｖoを信
号入力（＋）側に受けて電圧ＶhとＡ／Ｄ変換電圧Ｖoと
を比較し、出力端子Ｖoの電圧が比較基準電圧Ｖhより低
いときに検出出力（第２の検出信号）“Ｌ”（ＬＯＷレ
ベル）をアップダウンカウンタ５のアップカウント端子
Ｕ（“Ｌ”有意）に出力する。ただし、Ｖh＞ＶLであ
り、電圧Ｖhと電圧ＶLの間の電圧に出力端子Ｖoの電圧
があるときに最大ピーク値の変換電圧になるように電圧
Ｖhと電圧ＶLとの関係が選択されている。なお、電圧Ｖ
hから電圧ＶLまでの範囲は、少なくとも、通常のＤ／Ａ
変換回路のそれぞれのＤ／Ａ変換ばらつき範囲よりも小
さい範囲にある。そして、電圧Ｖhと電圧ＶLの間の電圧
に出力端子Ｖoの電圧が入ったときには、コンパレータ
４１，４２は、検出出力を発生することはなく、アップ
ダウンカウンタ５の値は一定値を維持される。
した一実施例のブロック図である。図１においては、１
は、Ｄ／Ａコンバータであって、電流加算形のＤ／Ａ変
換回路である電流セル形Ｄ／Ａ変換回路２と、その端子
ＡとグランドＧＮＤ間に設けられたはしご形抵抗回路
３、出力端子Ｖoに接続された変換電圧レベル検出回路
４、アップダウンカウンタ５、デコーダ６、そしてクロ
ック発生回路７とからなる。変換電圧レベル検出回路４
は、出力端子Ｖoの電圧をそれぞれ所定のレベルと比較
するコンパレータ４１とコンパレータ４２、基準電圧発
生回路４３とからなる。基準電圧発生回路４３は、抵抗
Ｒa，Ｒb，Ｒcの直列回路からなり、電源ライン＋Ｖcc
の電圧を分圧してそれぞれ抵抗Ｒaと抵抗Ｒbの接続点に
比較基準電圧Ｖh，抵抗Ｒbと抵抗Ｒcの接続点に比較基
準電圧ＶLを発生する。コンパレータ４１は、比較基準
電圧Ｖhを基準端子（−）側受け、出力端子Ｖoを信号入
力（＋）側に受けて電圧ＶhとＡ／Ｄ変換電圧Ｖoとを比
較し、出力端子Ｖoの電圧が比較基準電圧Ｖhより高いと
きに検出出力（第１の検出信号）“Ｈ”（ＨＩＧＨレベ
ル）をアップダウンカウンタ５のダウンカウント端子Ｄ
（“Ｈ”有意）に出力する。コンパレータ４２は、比較
基準電圧ＶLを基準端子（−）側受け、出力端子Ｖoを信
号入力（＋）側に受けて電圧ＶhとＡ／Ｄ変換電圧Ｖoと
を比較し、出力端子Ｖoの電圧が比較基準電圧Ｖhより低
いときに検出出力（第２の検出信号）“Ｌ”（ＬＯＷレ
ベル）をアップダウンカウンタ５のアップカウント端子
Ｕ（“Ｌ”有意）に出力する。ただし、Ｖh＞ＶLであ
り、電圧Ｖhと電圧ＶLの間の電圧に出力端子Ｖoの電圧
があるときに最大ピーク値の変換電圧になるように電圧
Ｖhと電圧ＶLとの関係が選択されている。なお、電圧Ｖ
hから電圧ＶLまでの範囲は、少なくとも、通常のＤ／Ａ
変換回路のそれぞれのＤ／Ａ変換ばらつき範囲よりも小
さい範囲にある。そして、電圧Ｖhと電圧ＶLの間の電圧
に出力端子Ｖoの電圧が入ったときには、コンパレータ
４１，４２は、検出出力を発生することはなく、アップ
ダウンカウンタ５の値は一定値を維持される。
【０００８】アップダウンカウンタ５は、外部から端子
Ｂを介して与えられる起動制御信号Ｓに応じて動作し、
クロック発生回路７からのクロックＣＬＫを受けて検出
出力をダウンカウント端子Ｄに受けているときには、す
なわち、ダウンカウントのときには、クロックＣＬＫを
受けるごとに現在の値をカウントダウン（デクリメン
ト）し、検出出力をアップカウント端子Ｕに受けている
ときには、すなわち、アップカウントのときには、クロ
ックＣＬＫを受けるごとに現在の値をカウントアップ
（インクリメント）する。デコーダ６は、アップダウン
カウンタ５のカウント値をデコードしてｎビットパラレ
ルにＡo〜Ａｎ−１の出力を発生してはしご形抵抗回路
３に出力する。デコードの仕方は、カウント値に応じて
それが大きいほど上位桁のビットを“１”にし、最大カ
ウント値のときにはＡｎ−１の桁が“１”になる。逆
に、カウント値が最小のときにはＡo〜Ａｎ−１すべて
が“０”になり、アップダウンカウンタ５のカウント値
が増加するに従ってＡo，Ａ1，Ａ2，…と順次選択的に
１つの桁が“１”になって他の桁が“０”になり、
“１”が上位桁に順次移行していく。
Ｂを介して与えられる起動制御信号Ｓに応じて動作し、
クロック発生回路７からのクロックＣＬＫを受けて検出
出力をダウンカウント端子Ｄに受けているときには、す
なわち、ダウンカウントのときには、クロックＣＬＫを
受けるごとに現在の値をカウントダウン（デクリメン
ト）し、検出出力をアップカウント端子Ｕに受けている
ときには、すなわち、アップカウントのときには、クロ
ックＣＬＫを受けるごとに現在の値をカウントアップ
（インクリメント）する。デコーダ６は、アップダウン
カウンタ５のカウント値をデコードしてｎビットパラレ
ルにＡo〜Ａｎ−１の出力を発生してはしご形抵抗回路
３に出力する。デコードの仕方は、カウント値に応じて
それが大きいほど上位桁のビットを“１”にし、最大カ
ウント値のときにはＡｎ−１の桁が“１”になる。逆
に、カウント値が最小のときにはＡo〜Ａｎ−１すべて
が“０”になり、アップダウンカウンタ５のカウント値
が増加するに従ってＡo，Ａ1，Ａ2，…と順次選択的に
１つの桁が“１”になって他の桁が“０”になり、
“１”が上位桁に順次移行していく。
【０００９】電流セル形Ｄ／Ａ変換回路２は、基準電圧
Ｖrefを発生する抵抗分圧回路２１と、この電圧を出力
するボルテージフォロア２２、ボルテージフォロア２２
の出力をドレイン側に受けるＰチャネルＭＯＳＦＥＴト
ランジスタＱを有していて、このトランジスタＱのドレ
インが端子Ａを介してはしご形抵抗回路３に接続されて
いる。また、トランジスタＱのベースには、それぞれの
ベースが接続された、いわゆるカレントミラー接続され
た電流加算用の電流源となる多数のＰチャネルＭＯＳＦ
ＥＴトランジスタＱa〜Ｑmが設けられ、トランジスタＱ
のソースとトランジスタＱa〜Ｑmの各ソースは、電源ラ
イン＋Ｖccに接続されている。電流セル形Ｄ／Ａ変換回
路２は、さらに、デコーダ２３と、トランジスタＱa〜
Ｑmに対応して設けられたスイッチ回路２４a〜２４m、
そして電流／電圧変換抵抗Ｒとを有している。
Ｖrefを発生する抵抗分圧回路２１と、この電圧を出力
するボルテージフォロア２２、ボルテージフォロア２２
の出力をドレイン側に受けるＰチャネルＭＯＳＦＥＴト
ランジスタＱを有していて、このトランジスタＱのドレ
インが端子Ａを介してはしご形抵抗回路３に接続されて
いる。また、トランジスタＱのベースには、それぞれの
ベースが接続された、いわゆるカレントミラー接続され
た電流加算用の電流源となる多数のＰチャネルＭＯＳＦ
ＥＴトランジスタＱa〜Ｑmが設けられ、トランジスタＱ
のソースとトランジスタＱa〜Ｑmの各ソースは、電源ラ
イン＋Ｖccに接続されている。電流セル形Ｄ／Ａ変換回
路２は、さらに、デコーダ２３と、トランジスタＱa〜
Ｑmに対応して設けられたスイッチ回路２４a〜２４m、
そして電流／電圧変換抵抗Ｒとを有している。
【００１０】トランジスタＱa〜Ｑmのドレインは、それ
ぞれに自己に対応して設けられたそれぞれのスイッチ回
路２４a〜２４mを介して出力端子Ｖoに接続され、この
出力端子Ｖoには、電流／電圧変換抵抗ＲがグランドＧ
ＮＤとの間に接続されていて、この出力端子Ｖoにアナ
ログ変換電圧を発生する。それぞれのスイッチ回路２４
a〜２４mは、デコーダ２３の各桁対応に設けられ、各桁
からの出力を、それに対応するスイッチ回路が受けて、
その出力の“１”、“０”に応じてスイッチ回路がＯＮ
／ＯＦＦする。デコーダ２３は、入力端子Ｄinにシリア
ルにデジタルデータを受けてそれをデコードして各桁パ
ラレルに各スイッチ回路２４a〜２４mに“１”、“０”
のビット出力をして、例えば、ある桁の出力が“１”の
ときにその桁に対応するスイッチ回路をＯＮにし、出力
“０”のときのそれをＯＦＦにする。
ぞれに自己に対応して設けられたそれぞれのスイッチ回
路２４a〜２４mを介して出力端子Ｖoに接続され、この
出力端子Ｖoには、電流／電圧変換抵抗ＲがグランドＧ
ＮＤとの間に接続されていて、この出力端子Ｖoにアナ
ログ変換電圧を発生する。それぞれのスイッチ回路２４
a〜２４mは、デコーダ２３の各桁対応に設けられ、各桁
からの出力を、それに対応するスイッチ回路が受けて、
その出力の“１”、“０”に応じてスイッチ回路がＯＮ
／ＯＦＦする。デコーダ２３は、入力端子Ｄinにシリア
ルにデジタルデータを受けてそれをデコードして各桁パ
ラレルに各スイッチ回路２４a〜２４mに“１”、“０”
のビット出力をして、例えば、ある桁の出力が“１”の
ときにその桁に対応するスイッチ回路をＯＮにし、出力
“０”のときのそれをＯＦＦにする。
【００１１】これによりデコーダ２３の入力されたデー
タに応じてスイッチ回路２４a〜２４mのうち選択された
スイッチ回路がＯＮとなり、それに対応してトランジス
タＱa〜Ｑmのうちスイッチ回路がＯＮとなった選択され
たトランジスタからの電流が電流／電圧変換抵抗Ｒに加
算されて流れて、Ｄ／Ａ変換電圧が出力端子Ｖoに発生
する。このとき各トランジスタＱa〜Ｑmに流れる電流値
は、カレントミラーの入力側トランジスタであるトラン
ジスタＱの電流値により設定される。そして、トランジ
スタＱの電流値は、端子Ａの電圧が一定であることから
はしご形抵抗回路３の全抵抗値により決定され、ここで
は、トランジスタＱとはしご形抵抗回路３とが加算電流
値の設定回路になっている。
タに応じてスイッチ回路２４a〜２４mのうち選択された
スイッチ回路がＯＮとなり、それに対応してトランジス
タＱa〜Ｑmのうちスイッチ回路がＯＮとなった選択され
たトランジスタからの電流が電流／電圧変換抵抗Ｒに加
算されて流れて、Ｄ／Ａ変換電圧が出力端子Ｖoに発生
する。このとき各トランジスタＱa〜Ｑmに流れる電流値
は、カレントミラーの入力側トランジスタであるトラン
ジスタＱの電流値により設定される。そして、トランジ
スタＱの電流値は、端子Ａの電圧が一定であることから
はしご形抵抗回路３の全抵抗値により決定され、ここで
は、トランジスタＱとはしご形抵抗回路３とが加算電流
値の設定回路になっている。
【００１２】はしご形抵抗回路３は、抵抗Ｒ1〜抵抗Ｒ
ｎ＋１の直列回路と、これら直列回路の各抵抗のｎ個の
接続点とグランドＧＮＤ間に設けられたアナログスイッ
チ回路ＳＷ1〜ＳＷnとを有し、各アナログスイッチ回路
ＳＷ1〜ＳＷnは、デコーダ６の各桁の出力ビット信号Ａ
o〜Ａn-1を対応する桁位置のアナログスイッチが受けて
ＯＮあるいはＯＦＦする。ここでは、選択されたある１
つの桁の出力が“１”のときにその桁に対応するアナロ
グスイッチ回路がＯＮとなる。このとき他の出力は
“０”となって残りのアナログスイッチ回路はＯＦＦに
される。これにより、はしご形抵抗回路３のグランドと
の間での全抵抗値は、デコーダ６の出力に応じて選択さ
れた特定の値となる。
ｎ＋１の直列回路と、これら直列回路の各抵抗のｎ個の
接続点とグランドＧＮＤ間に設けられたアナログスイッ
チ回路ＳＷ1〜ＳＷnとを有し、各アナログスイッチ回路
ＳＷ1〜ＳＷnは、デコーダ６の各桁の出力ビット信号Ａ
o〜Ａn-1を対応する桁位置のアナログスイッチが受けて
ＯＮあるいはＯＦＦする。ここでは、選択されたある１
つの桁の出力が“１”のときにその桁に対応するアナロ
グスイッチ回路がＯＮとなる。このとき他の出力は
“０”となって残りのアナログスイッチ回路はＯＦＦに
される。これにより、はしご形抵抗回路３のグランドと
の間での全抵抗値は、デコーダ６の出力に応じて選択さ
れた特定の値となる。
【００１３】次に、全体的な動作について説明する。ま
ず、デコーダ２３の入力端子Ｄinを介して最大ピーク値
に対応するＦＦｈのデータが入力される。そして、端子
Ｂを介して起動制御信号Ｓがアップダウンカウンタ５に
与えられ、アップダウンカウンタ５がリセットされてス
タートする。デコーダ２３は、ＦＦｈをデコードしてデ
コーダ２３の各桁にオール“１”のビットを出力する。
その結果、スイッチ回路２４a〜２４mがすべてＯＮ状態
になる。これによりトランジスタＱa〜Ｑmからのすべて
の電流が電流／電圧変換抵抗Ｒに流れて最大加算電流が
なされ、このときの最大電流値が最大ピーク電圧値に変
換される。この電圧値は、出力端子Ｖoを介してコンパ
レータ４１とコンパレータ４２とに加えられる。そして
このときの出力電圧が電圧ＶLより小さいときには、ア
ップカウントの検出信号“Ｌ”がコンパレータ４１に発
生してアップダウンカウンタ５のカウント値がクロック
ＣＬＫを受けるごとに順次上昇していく。
ず、デコーダ２３の入力端子Ｄinを介して最大ピーク値
に対応するＦＦｈのデータが入力される。そして、端子
Ｂを介して起動制御信号Ｓがアップダウンカウンタ５に
与えられ、アップダウンカウンタ５がリセットされてス
タートする。デコーダ２３は、ＦＦｈをデコードしてデ
コーダ２３の各桁にオール“１”のビットを出力する。
その結果、スイッチ回路２４a〜２４mがすべてＯＮ状態
になる。これによりトランジスタＱa〜Ｑmからのすべて
の電流が電流／電圧変換抵抗Ｒに流れて最大加算電流が
なされ、このときの最大電流値が最大ピーク電圧値に変
換される。この電圧値は、出力端子Ｖoを介してコンパ
レータ４１とコンパレータ４２とに加えられる。そして
このときの出力電圧が電圧ＶLより小さいときには、ア
ップカウントの検出信号“Ｌ”がコンパレータ４１に発
生してアップダウンカウンタ５のカウント値がクロック
ＣＬＫを受けるごとに順次上昇していく。
【００１４】このカウント値を受けたデコーダ６は、そ
の値に応じて特定の桁位置のビット、下位桁から順に
“１”にする。例えば、Ａ1桁のビットを“１”にす
る。これによりはしご形抵抗回路３のＡ1桁のビットを
受けるアナログスイッチＳＷがＯＮとなり、抵抗Ｒ2と
抵抗Ｒ3の接続点の位置がグランドＧＮＤに落ちる。そ
の結果、はしご形抵抗回路３のグランドＧＮＤとの間の
全抵抗値は小さくなり、トランジスタＱの電流がこの全
抵抗値に応じて増加する。初期状態では、アップダウン
カウンタ５がリセットされるので、“０”となり、この
ときにはデコーダ６の出力はないので、はしご形抵抗回
路３の全抵抗値は、抵抗Ｒ1〜抵抗Ｒｎ＋１の抵抗値の
合計値であって、大きい値を示すが、アップダウンカウ
ンタ５のカウント値が増加するにつれて、アナログスイ
ッチＳＷが下位の桁位置から上位の桁位置に向かって順
次ＯＮとなっていくので、はしご形抵抗回路３の全抵抗
値は低下していく。
の値に応じて特定の桁位置のビット、下位桁から順に
“１”にする。例えば、Ａ1桁のビットを“１”にす
る。これによりはしご形抵抗回路３のＡ1桁のビットを
受けるアナログスイッチＳＷがＯＮとなり、抵抗Ｒ2と
抵抗Ｒ3の接続点の位置がグランドＧＮＤに落ちる。そ
の結果、はしご形抵抗回路３のグランドＧＮＤとの間の
全抵抗値は小さくなり、トランジスタＱの電流がこの全
抵抗値に応じて増加する。初期状態では、アップダウン
カウンタ５がリセットされるので、“０”となり、この
ときにはデコーダ６の出力はないので、はしご形抵抗回
路３の全抵抗値は、抵抗Ｒ1〜抵抗Ｒｎ＋１の抵抗値の
合計値であって、大きい値を示すが、アップダウンカウ
ンタ５のカウント値が増加するにつれて、アナログスイ
ッチＳＷが下位の桁位置から上位の桁位置に向かって順
次ＯＮとなっていくので、はしご形抵抗回路３の全抵抗
値は低下していく。
【００１５】これにともなって、トランジスタＱの電流
値が増加し、トランジスタＱa〜Ｑmの電流値が増加して
出力端子Ｖoに発生する変換電圧が増加してやがて変換
出力電圧が電圧ＶLを超えて、増加する。そしてこの増
加が電圧ＶHを超えると、今度は、ダウンカウントの検
出信号が発生してアップダウンカウンタ５のカウント値
がクロックＣＬＫを受けて順次下降する。その結果、デ
コーダ６の出力が上位桁から下位桁へと移行して、逆
に、はしご形抵抗回路３の全抵抗値は増加する。加算電
流の増加と減少が繰り返されて結果として、電圧Ｖhと
電圧ＶLの間の電圧に出力端子Ｖoの電圧が入る値に落ち
着き、このとき、コンパレータ４１，４２は検出出力を
発生することはなくなり、アップダウンカウンタ５のカ
ウント値が特定値になる。このような動作時間を経た所
定の時間後に端子Ｂを介して与えた起動制御信号Ｓを解
除すると、アップダウンカウンタ５は、現在のカウント
値を保持し、デコーダ６も現在のデコード状態を保持す
る。その結果、最大ピーク値の変換電圧Ｖoを無調整で
電圧Ｖhと電圧ＶLの間の電圧に設定することができる。
値が増加し、トランジスタＱa〜Ｑmの電流値が増加して
出力端子Ｖoに発生する変換電圧が増加してやがて変換
出力電圧が電圧ＶLを超えて、増加する。そしてこの増
加が電圧ＶHを超えると、今度は、ダウンカウントの検
出信号が発生してアップダウンカウンタ５のカウント値
がクロックＣＬＫを受けて順次下降する。その結果、デ
コーダ６の出力が上位桁から下位桁へと移行して、逆
に、はしご形抵抗回路３の全抵抗値は増加する。加算電
流の増加と減少が繰り返されて結果として、電圧Ｖhと
電圧ＶLの間の電圧に出力端子Ｖoの電圧が入る値に落ち
着き、このとき、コンパレータ４１，４２は検出出力を
発生することはなくなり、アップダウンカウンタ５のカ
ウント値が特定値になる。このような動作時間を経た所
定の時間後に端子Ｂを介して与えた起動制御信号Ｓを解
除すると、アップダウンカウンタ５は、現在のカウント
値を保持し、デコーダ６も現在のデコード状態を保持す
る。その結果、最大ピーク値の変換電圧Ｖoを無調整で
電圧Ｖhと電圧ＶLの間の電圧に設定することができる。
【００１６】ここで、電圧Ｖhと電圧ＶLは、電源電圧＋
Ｖccを基準として基準電圧発生回路４３の抵抗Ｒa，Ｒ
b，Ｒcの比率により決定され、ＩＣ化した場合には抵抗
値の比率のばらつきはほとんどないので、同じＩＣ内に
形成されたＤ／Ａ変換回路ごとに最大変換値に対するピ
ーク電圧が等しくなり、ばらつくことはほとんどない。
また、同じＩＣ内では電源電圧＋Ｖccの値は実質的に等
しいので、多数のチャネルに対応して設けられたＤ／Ａ
変換回路の変換特性のばらつきは、前記により自動的に
調整される。たとえ、他のＩＣに内蔵されたＤ／Ａ変換
回路であっても電源電圧＋Ｖccは、通常、安定化電源回
路を介して高精度に調整されているので、前記のような
回路では、電圧ＶLから電圧Ｖhの範囲が通常のＤ／Ａ変
換回路の特性のばらつきより小さく設定されているの
で、従来のような特性のばらつきを抑制することができ
る。
Ｖccを基準として基準電圧発生回路４３の抵抗Ｒa，Ｒ
b，Ｒcの比率により決定され、ＩＣ化した場合には抵抗
値の比率のばらつきはほとんどないので、同じＩＣ内に
形成されたＤ／Ａ変換回路ごとに最大変換値に対するピ
ーク電圧が等しくなり、ばらつくことはほとんどない。
また、同じＩＣ内では電源電圧＋Ｖccの値は実質的に等
しいので、多数のチャネルに対応して設けられたＤ／Ａ
変換回路の変換特性のばらつきは、前記により自動的に
調整される。たとえ、他のＩＣに内蔵されたＤ／Ａ変換
回路であっても電源電圧＋Ｖccは、通常、安定化電源回
路を介して高精度に調整されているので、前記のような
回路では、電圧ＶLから電圧Ｖhの範囲が通常のＤ／Ａ変
換回路の特性のばらつきより小さく設定されているの
で、従来のような特性のばらつきを抑制することができ
る。
【００１７】以上、説明してきたが、実施例では、はし
ご形抵抗回路３は、抵抗の直列回路により形成している
が、インピーダンスが選択できればよいので、はしご形
抵抗回路３を１個のトランジスタを用い、ベース電流で
コレクタ、エミッタ間の抵抗値を制御してもよい。この
トランジスタは、バイポーラトランジスタか、あるいは
ＭＯＳＦＥＴトランジスタであってもよい。なお、これ
らのトランジスタのベースあるいはゲートを制御する場
合には、そのベース電流値あるいはゲート電圧値は、デ
コーダ６あるいはアップダウンカウンタ５のデジタル値
をＤ／Ａ変換して発生させるとよい。また、従来技術で
は、Ｒ，Ｇ，Ｂ相互においてそれぞれのＤ／Ａコンバー
タの変換特性のばらつきを例に挙げて問題点を述べてい
るが、この発明は、デジタルデータを多系統に分けてア
ナログ値に変換して出力するような技術に適用できるも
のであり、映像機器分野の色再生回路系に限定されるも
のではない。
ご形抵抗回路３は、抵抗の直列回路により形成している
が、インピーダンスが選択できればよいので、はしご形
抵抗回路３を１個のトランジスタを用い、ベース電流で
コレクタ、エミッタ間の抵抗値を制御してもよい。この
トランジスタは、バイポーラトランジスタか、あるいは
ＭＯＳＦＥＴトランジスタであってもよい。なお、これ
らのトランジスタのベースあるいはゲートを制御する場
合には、そのベース電流値あるいはゲート電圧値は、デ
コーダ６あるいはアップダウンカウンタ５のデジタル値
をＤ／Ａ変換して発生させるとよい。また、従来技術で
は、Ｒ，Ｇ，Ｂ相互においてそれぞれのＤ／Ａコンバー
タの変換特性のばらつきを例に挙げて問題点を述べてい
るが、この発明は、デジタルデータを多系統に分けてア
ナログ値に変換して出力するような技術に適用できるも
のであり、映像機器分野の色再生回路系に限定されるも
のではない。
【００１８】
【発明の効果】以上説明してきたように、この発明にあ
っては、所定のデジタル値の変換電圧について所定の範
囲でそれを検出する範囲検出回路と加算電流値の設定回
路とを設けて、所定の範囲の上限、下限の範囲内にＤ／
Ａ変換の加算電流値が入るように制御回路により設定す
ることにより、各Ｄ／Ａ変換回路についてそのデジタル
値のＤ／Ａ変換値を所定の範囲に自動設定することがで
きる。その結果、複数のＤ／Ａ変換回路を設けて多チャ
ネルでＤ／Ａ変換をする場合に各チャネル間の変換ばら
つきを抑えることができる。
っては、所定のデジタル値の変換電圧について所定の範
囲でそれを検出する範囲検出回路と加算電流値の設定回
路とを設けて、所定の範囲の上限、下限の範囲内にＤ／
Ａ変換の加算電流値が入るように制御回路により設定す
ることにより、各Ｄ／Ａ変換回路についてそのデジタル
値のＤ／Ａ変換値を所定の範囲に自動設定することがで
きる。その結果、複数のＤ／Ａ変換回路を設けて多チャ
ネルでＤ／Ａ変換をする場合に各チャネル間の変換ばら
つきを抑えることができる。
【図１】図１は、この発明のＤ／Ａコンバータを適用し
た一実施例のブロック図である。
た一実施例のブロック図である。
１…Ｄ／Ａコンバータ、２…電流セル形Ｄ／Ａ変換回
路、３…はしご形抵抗回路、４…変換電圧レベル検出回
路、５…アップダウンカウンタ、６，２３…デコーダ、
７…クロック発生回路、２１…抵抗分圧回路、２２…ボ
ルテージフォロア、２４a〜２４m…スイッチ回路、Ｒ…
電流／電圧変換抵抗、Ｑ，Ｑa〜Ｑm…トランジスタ、４
１，４２…コンパレータ、４３…基準電圧発生回路。
路、３…はしご形抵抗回路、４…変換電圧レベル検出回
路、５…アップダウンカウンタ、６，２３…デコーダ、
７…クロック発生回路、２１…抵抗分圧回路、２２…ボ
ルテージフォロア、２４a〜２４m…スイッチ回路、Ｒ…
電流／電圧変換抵抗、Ｑ，Ｑa〜Ｑm…トランジスタ、４
１，４２…コンパレータ、４３…基準電圧発生回路。
フロントページの続き Ｆターム(参考） 5C006 AA22 AB03 AF46 AF52 AF82 BC16 BF22 BF25 BF34 BF49 FA26 5C066 AA03 CA01 CA08 GA01 HA03 KD02 KD04 KD06 KE02 KE16 KE20 KH03 KL08 KP02 LA02 5J022 AB06 BA03 BA08 BA10 CB02 CB06 CC02 CD03 CE06 CF01 CF02 CF05 CF07
Claims (4)
- 【請求項１】入力されたデジタル値に応じて加算した電
流値を電流／電圧変換抵抗に流してＤ／Ａ変換電圧を得
る電流加算型のＤ／Ａコンバータにおいて、 制御信号に応じて前記電流／電圧変換抵抗に流す加算電
流値を設定する設定回路と、 所定の前記デジタル値に対応する前記Ｄ／Ａ変換電圧を
その電圧値を含む所定の範囲の設定値と比較して前記所
定の範囲の上限以上のときとに第１の検出信号を発生
し、前記所定の範囲の下限以下のときに第２の検出信号
を発生する検出回路と、 前記第１および第２の検出信号に応じて前記Ｄ／Ａ変換
電圧が前記所定の範囲に入るように前記制御信号を発生
して前記設定回路に加える制御回路とを備えることを特
徴とするＤ／Ａコンバータ。 - 【請求項２】前記所定の前記デジタル値は、Ｄ／Ａ変換
の最大ピーク電圧値に対応するものであり、前記設定回
路は、複数の抵抗が直列に接続され、前記複数の抵抗の
接続点の１つが選択的にスイッチを介して接地される抵
抗回路であり、この抵抗回路の接地との間の全抵抗値に
応じて前記電流／電圧変換抵抗に流す加算電流値が設定
されるものであり、前記制御回路は、カウンタとデコー
ダとを有し、前記第１の検出信号に応じて前記カウンタ
の値をカウントダウンし、前記第２の検出信号に応じて
前記カウンタの値をカウントアップし、前記デコーダが
前記カウンタの値をデコードして前記設定回路のスイッ
チを介して選択的に前記接続点の１つを接地する請求項
１記載のＤ／Ａコンバータ。 - 【請求項３】前記カウンタは、外部からの信号に応じて
動作し、前記外部からの信号の停止あるいは他の外部か
らの信号に応じてその動作が停止して現在のカウント値
を保持する請求項２記載のＤ／Ａコンバータ。 - 【請求項４】入力されたデジタル値に応じて加算した電
流値を電流／電圧変換抵抗に流してＤ／Ａ変換電圧を得
る電流加算型のＤ／Ａ変換回路を有する電子機器におい
て、 制御信号に応じて前記電流／電圧変換抵抗に流す加算電
流値を設定する設定回路と、 所定の前記デジタル値に対応する前記Ｄ／Ａ変換電圧を
その電圧値を含む所定の範囲の設定値と比較して前記所
定の範囲の上限以上のときとに第１の検出信号を発生
し、前記所定の範囲の下限以下のときに第２の検出信号
を発生する検出回路と、 前記第１および第２の検出信号に応じて前記Ｄ／Ａ変換
電圧が前記所定の範囲に入るように前記制御信号を発生
して前記設定回路に加える制御回路とを備えるＤ／Ａコ
ンバータを有することを特徴とする電子機器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000200501A JP2002026729A (ja) | 2000-07-03 | 2000-07-03 | Ｄ／ａコンバータおよびこれを用いた電子機器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000200501A JP2002026729A (ja) | 2000-07-03 | 2000-07-03 | Ｄ／ａコンバータおよびこれを用いた電子機器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002026729A true JP2002026729A (ja) | 2002-01-25 |
Family
ID=18698370
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000200501A Pending JP2002026729A (ja) | 2000-07-03 | 2000-07-03 | Ｄ／ａコンバータおよびこれを用いた電子機器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002026729A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100440289C (zh) * | 2004-01-05 | 2008-12-03 | 精工爱普生株式会社 | 数据线驱动电路、电光学装置和电子设备 |
| US7990300B2 (en) | 2008-12-08 | 2011-08-02 | Renesas Electronics Corporation | D/A conversion circuit |
-
2000
- 2000-07-03 JP JP2000200501A patent/JP2002026729A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100440289C (zh) * | 2004-01-05 | 2008-12-03 | 精工爱普生株式会社 | 数据线驱动电路、电光学装置和电子设备 |
| US7990300B2 (en) | 2008-12-08 | 2011-08-02 | Renesas Electronics Corporation | D/A conversion circuit |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6888482B1 (en) | Folding analog to digital converter capable of calibration and method thereof | |
| US6597395B1 (en) | Black level calibration apparatus for video camera | |
| US7006027B2 (en) | Digital-to-analog converter with secondary resistor string | |
| US6522280B2 (en) | Adjustable digital-to-analog converter | |
| JPWO2010035402A1 (ja) | 電流生成回路、並びにこれを用いたシングルスロープ型ａｄコンバータ及びカメラ | |
| JPH05122072A (ja) | デイジタル・アナログ変換回路及びデイジタル入力信号を変換する方法 | |
| KR20080012069A (ko) | 디지털-아날로그 변환기 및 그것을 포함하는 소스 드라이버 | |
| US5661483A (en) | Area integrator servo demodulator with on-chip CMOS analog-to-digital converter | |
| JPH06303060A (ja) | ゲインコントロールアンプ回路 | |
| JPH01265619A (ja) | 積分直線性エラーを補償したアナログ・ディジタル変換器およびその動作方法 | |
| US5157400A (en) | Automatic reference voltage controller of integral analog/digital converter | |
| JPH11330966A (ja) | ディジタル―アナログ電流変換器を含む回路配置 | |
| JP2002026729A (ja) | Ｄ／ａコンバータおよびこれを用いた電子機器 | |
| US6252534B1 (en) | Resistor string DAC with current mode interpolation | |
| JPH0690172A (ja) | アナログデジタル変換回路装置およびアナログデジタル変換方法 | |
| CN113454562B (zh) | 用于二进制加权分压器的补偿 | |
| US7609191B2 (en) | Digital/analog converting driver and method | |
| JPH09261035A (ja) | Ｃｍｏｓ装置 | |
| JPH07297724A (ja) | Ｄ／ａ変換回路 | |
| JP2004080238A (ja) | Ｄ／ａコンバータ及び自動補正方法 | |
| JP2000151404A (ja) | ディジタル／アナログ変換回路 | |
| JPH01157127A (ja) | Ｄ／ａコンバータ | |
| US20240154515A1 (en) | Trimming procedure and code reuse for highly precise dc-dc converters | |
| US7864092B2 (en) | Thermo-decoder circuit | |
| US6731103B1 (en) | Peak detector circuit |