JPH0690172A - アナログデジタル変換回路装置およびアナログデジタル変換方法 - Google Patents
アナログデジタル変換回路装置およびアナログデジタル変換方法Info
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- JPH0690172A JPH0690172A JP4240905A JP24090592A JPH0690172A JP H0690172 A JPH0690172 A JP H0690172A JP 4240905 A JP4240905 A JP 4240905A JP 24090592 A JP24090592 A JP 24090592A JP H0690172 A JPH0690172 A JP H0690172A
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Abstract
(57)【要約】
【目的】 アナログスイッチの個数を大幅に削減する事
により従来より小型で且つ高速なアナログデジタル変換
回路装置を実現する。 【構成】 第１の分圧回路４と第１の電圧比較回路ブロ
ック５により、粗いアナログデジタル変換を行なう。そ
の後、サンプルアンドホールド回路２に保持された入力
アナログ信号Ｖｉｎから該粗変換により特定された電圧
レベルを減算し、この結果を第２の電圧比較回路ブロッ
ク１０により処理し、密なアナログデジタル変換を行な
う。かかる構成によりアナログマルチプレックス回路ブ
ロック６に含まれるアナログスイッチの個数を大幅に削
減できる。さらに、第２の分圧回路９から加減算回路１
１を介して補正用の参照電圧レベルを作成し、第３の電
圧比較回路ブロック１２を用いて減算回路７の出力と比
較処理する事により、粗変換と密変換の間で生ずる誤差
を補正する構成とした。
により従来より小型で且つ高速なアナログデジタル変換
回路装置を実現する。 【構成】 第１の分圧回路４と第１の電圧比較回路ブロ
ック５により、粗いアナログデジタル変換を行なう。そ
の後、サンプルアンドホールド回路２に保持された入力
アナログ信号Ｖｉｎから該粗変換により特定された電圧
レベルを減算し、この結果を第２の電圧比較回路ブロッ
ク１０により処理し、密なアナログデジタル変換を行な
う。かかる構成によりアナログマルチプレックス回路ブ
ロック６に含まれるアナログスイッチの個数を大幅に削
減できる。さらに、第２の分圧回路９から加減算回路１
１を介して補正用の参照電圧レベルを作成し、第３の電
圧比較回路ブロック１２を用いて減算回路７の出力と比
較処理する事により、粗変換と密変換の間で生ずる誤差
を補正する構成とした。
Description
【０００１】
【産業上の利用分野】本発明はアナログ信号をデジタル
信号に変換するアナログデジタル変換回路装置およびア
ナログデジタル変換方法に関する。
信号に変換するアナログデジタル変換回路装置およびア
ナログデジタル変換方法に関する。
【０００２】
【従来の技術】近年、半導体集積回路の微細化および高
速化に加えて、デジタル処理技術の発展に伴ない、高周
波アナログ信号をデジタル化する為のアナログデジタル
変換器に対する市場ニーズが顕著に増大してきている。
従来、ビデオ帯域のアナログ信号をデジタル化する為に
用いられるアナログデジタル変換器としては、例えば図
１３に示す様な直並列型の構造が多用されている。直並
列型のアナログデジタル変換器を半導体集積回路装置に
集積化すると、チップサイズの小型化によるコストの低
減に加え、電圧比較器の個数を削減できる為低消費電力
化が図れる等のメリットがある。この従来の直並列型ア
ナログデジタル変換器は、粗いアナログデジタル変換と
密なアナログデジタル変換を順次行なう事により動作す
る。先ず、入力アナログ信号Ｖｉｎはサンプルアンドホ
ールド回路（Ｓ／Ｈ）１０２によってサンプリングさ
れ、１回のアナログデジタル変換が終了するまで保持さ
れる。
速化に加えて、デジタル処理技術の発展に伴ない、高周
波アナログ信号をデジタル化する為のアナログデジタル
変換器に対する市場ニーズが顕著に増大してきている。
従来、ビデオ帯域のアナログ信号をデジタル化する為に
用いられるアナログデジタル変換器としては、例えば図
１３に示す様な直並列型の構造が多用されている。直並
列型のアナログデジタル変換器を半導体集積回路装置に
集積化すると、チップサイズの小型化によるコストの低
減に加え、電圧比較器の個数を削減できる為低消費電力
化が図れる等のメリットがある。この従来の直並列型ア
ナログデジタル変換器は、粗いアナログデジタル変換と
密なアナログデジタル変換を順次行なう事により動作す
る。先ず、入力アナログ信号Ｖｉｎはサンプルアンドホ
ールド回路（Ｓ／Ｈ）１０２によってサンプリングさ
れ、１回のアナログデジタル変換が終了するまで保持さ
れる。
【０００３】第１の分圧回路１０４は基準電圧Ｖｒｅｆ
を分圧し、複数の粗い参照電圧レベルを発生する。第１
の電圧比較回路ブロック１０５は複数の電圧比較回路を
備えており、サンプルアンドホールド回路１０２により
保持された入力アナログ信号Ｖｉｎと、粗い参照電圧レ
ベルとを個々に比較し、第１回目の粗いアナログデジタ
ル変換が行なわれる。第２の分圧回路１０９は粗い参照
電圧レベルよりもさらに細かい複数の密な参照電圧レベ
ルを生成する。アナログマルチプレックス回路１１５は
第１回目の粗いアナログデジタル変換の結果に応じて、
複数の密な参照電圧レベルの一部を切り換え選択する。
第２の電圧比較回路ブロック１１０は複数の電圧比較回
路を備えており、サンプルアンドホールド回路１０２に
より保持されている入力アナログ信号Ｖｉｎと、アナロ
グマルチプレックス回路１１５により切り換え選択され
た密な参照電圧レベルとを個々に比較し、第２回目の密
なアナログデジタル変換を行なう。第１回目および第２
回目のアナログデジタル変換結果に基き、論理回路１１
３は入力アナログ信号Ｖｉｎに対応する出力デジタル信
号を生成する。入力アナログ信号Ｖｉｎが粗い参照電圧
レベルの何れかに近い場合には、第１回目の粗いアナロ
グデジタル変換に用いられる電圧比較回路と第２回目の
密なアナログデジタル変換に用いられる電圧比較回路と
の間の動作特性の相違等に起因して変換誤差が大きくな
る可能性がある。この為、通常第２回目の密なアナログ
デジタル変換において選択される複数の密な参照電圧レ
ベルのレンジは、粗い参照電圧レベルの一ピッチ分に比
べて広く設定されており、前述した論理回路１１３によ
り変換誤差の補正が行なわれる。
を分圧し、複数の粗い参照電圧レベルを発生する。第１
の電圧比較回路ブロック１０５は複数の電圧比較回路を
備えており、サンプルアンドホールド回路１０２により
保持された入力アナログ信号Ｖｉｎと、粗い参照電圧レ
ベルとを個々に比較し、第１回目の粗いアナログデジタ
ル変換が行なわれる。第２の分圧回路１０９は粗い参照
電圧レベルよりもさらに細かい複数の密な参照電圧レベ
ルを生成する。アナログマルチプレックス回路１１５は
第１回目の粗いアナログデジタル変換の結果に応じて、
複数の密な参照電圧レベルの一部を切り換え選択する。
第２の電圧比較回路ブロック１１０は複数の電圧比較回
路を備えており、サンプルアンドホールド回路１０２に
より保持されている入力アナログ信号Ｖｉｎと、アナロ
グマルチプレックス回路１１５により切り換え選択され
た密な参照電圧レベルとを個々に比較し、第２回目の密
なアナログデジタル変換を行なう。第１回目および第２
回目のアナログデジタル変換結果に基き、論理回路１１
３は入力アナログ信号Ｖｉｎに対応する出力デジタル信
号を生成する。入力アナログ信号Ｖｉｎが粗い参照電圧
レベルの何れかに近い場合には、第１回目の粗いアナロ
グデジタル変換に用いられる電圧比較回路と第２回目の
密なアナログデジタル変換に用いられる電圧比較回路と
の間の動作特性の相違等に起因して変換誤差が大きくな
る可能性がある。この為、通常第２回目の密なアナログ
デジタル変換において選択される複数の密な参照電圧レ
ベルのレンジは、粗い参照電圧レベルの一ピッチ分に比
べて広く設定されており、前述した論理回路１１３によ
り変換誤差の補正が行なわれる。
【０００４】図１４は、図１３に示した従来のアナログ
デジタル変換器を半導体集積回路装置として具体化した
例を示す。基準電圧の上端側電位ＶＣＴと下端側電位Ｖ
ＣＢの間には複数個の抵抗Ｒが直列接続されており、第
１の分圧回路１０４を構成する。この第１の分圧回路１
０４からは複数の粗な参照電圧レベルＶＣ１，ＶＣ２，
…，ＶＣＮが得られる。これらの粗い参照電圧レベルは
図示しない第１の電圧比較回路ブロックにより個々に入
力アナログ信号と比較される。その比較結果は選択信号
ＭＤ１，ＭＤ２，…，ＭＤＮとして各段毎に与えられ
る。個々の抵抗Ｒの両端には各段毎に複数の抵抗ｒが直
列に接続され第２の分圧回路１０９を構成する。個々の
抵抗ｒにはアナログスイッチが対応しており行列全体と
してアナログマルチプレックス回路１１５を構成する。
アナログスイッチは列毎に共通結線され、複数の出力信
号Ａ-1〜ＡM+2 が得られる。このうち、出力信号Ａ0 〜
ＡMは粗い参照電圧レベルの１ピッチ分を抵抗ｒにより
分割して得られた複数の密な参照電圧レベルを表わす。
又一対の出力信号Ａ-1およびＡ-2は前段から得られた密
な参照電圧レベルであり変換誤差の補正に用いられる。
残りの出力信号ＡM+1およびＡM+2 は次段から得られた
密な参照電圧レベルであり同様に変換誤差の補正に用い
られる。
デジタル変換器を半導体集積回路装置として具体化した
例を示す。基準電圧の上端側電位ＶＣＴと下端側電位Ｖ
ＣＢの間には複数個の抵抗Ｒが直列接続されており、第
１の分圧回路１０４を構成する。この第１の分圧回路１
０４からは複数の粗な参照電圧レベルＶＣ１，ＶＣ２，
…，ＶＣＮが得られる。これらの粗い参照電圧レベルは
図示しない第１の電圧比較回路ブロックにより個々に入
力アナログ信号と比較される。その比較結果は選択信号
ＭＤ１，ＭＤ２，…，ＭＤＮとして各段毎に与えられ
る。個々の抵抗Ｒの両端には各段毎に複数の抵抗ｒが直
列に接続され第２の分圧回路１０９を構成する。個々の
抵抗ｒにはアナログスイッチが対応しており行列全体と
してアナログマルチプレックス回路１１５を構成する。
アナログスイッチは列毎に共通結線され、複数の出力信
号Ａ-1〜ＡM+2 が得られる。このうち、出力信号Ａ0 〜
ＡMは粗い参照電圧レベルの１ピッチ分を抵抗ｒにより
分割して得られた複数の密な参照電圧レベルを表わす。
又一対の出力信号Ａ-1およびＡ-2は前段から得られた密
な参照電圧レベルであり変換誤差の補正に用いられる。
残りの出力信号ＡM+1およびＡM+2 は次段から得られた
密な参照電圧レベルであり同様に変換誤差の補正に用い
られる。
【０００５】
【発明が解決しようとする課題】図１３および図１４に
示した従来の直並列型アナログデジタル変換器では、密
な参照電圧レベルをアナログデジタル変換の分解能に応
じた数、例えば８ビットのアナログデジタル変換器では
２8 ＝２５６のステップ分用意する必要がある。第２回
目の密なアナログデジタル変換では、少なくとも１行分
の密な参照電圧レベルをアナログマルチプレックス回路
で切り換え選択する事になる。従って、アナログマルチ
プレックス回路で用いられるアナログスイッチの数は少
なくとも分解能分、前述した例では少なくとも２５６個
必要である。アナログスイッチの個数は、分解能が上が
ると指数関数的に増加し、例えば１０ビットのアナログ
デジタル変換器を従来の直並列型で実現する場合には、
少なくとも２10＝１０２４個ものアナログスイッチが必
要となる。この様なアナログデジタル変換器を半導体集
積回路装置で構成した場合には、レイアウト面積が大き
くなるという課題に加えて、一度に切り換えるアナログ
スイッチの数が増える事による消費電流の増大や、変換
スピードの低下等の課題があった。
示した従来の直並列型アナログデジタル変換器では、密
な参照電圧レベルをアナログデジタル変換の分解能に応
じた数、例えば８ビットのアナログデジタル変換器では
２8 ＝２５６のステップ分用意する必要がある。第２回
目の密なアナログデジタル変換では、少なくとも１行分
の密な参照電圧レベルをアナログマルチプレックス回路
で切り換え選択する事になる。従って、アナログマルチ
プレックス回路で用いられるアナログスイッチの数は少
なくとも分解能分、前述した例では少なくとも２５６個
必要である。アナログスイッチの個数は、分解能が上が
ると指数関数的に増加し、例えば１０ビットのアナログ
デジタル変換器を従来の直並列型で実現する場合には、
少なくとも２10＝１０２４個ものアナログスイッチが必
要となる。この様なアナログデジタル変換器を半導体集
積回路装置で構成した場合には、レイアウト面積が大き
くなるという課題に加えて、一度に切り換えるアナログ
スイッチの数が増える事による消費電流の増大や、変換
スピードの低下等の課題があった。
【０００６】加えて、図１３および図１４に示した様
に、第２の電圧比較回路ブロック１１０に入力されるア
ナログマルチプレックス回路１１５からの入力信号ライ
ンには、各列毎にアナログスイッチが少なくとも第１回
目の粗いアナログデジタル変換の段数に応じた個数だけ
接続されている。例えば、８ビットのアナログデジタル
変換を４ビットずつ２回に分けて行なう場合には、２4
＝１６個のアナログスイッチを接続する事になる。さら
に、１０ビットのアナログデジタル変換を５ビットずつ
２回に分けて行なう場合には２5 ＝３２個のアナログス
イッチが共通に接続される事となり負荷が増大する。こ
の為、第２回目の密なアナログデジタル変換を行なう
際、複数の密な参照電圧レベルを順次切り換える時各信
号ラインの電位が一定値に飽和するまでの時間が長くな
り、変換速度が上がらないという課題もあった。
に、第２の電圧比較回路ブロック１１０に入力されるア
ナログマルチプレックス回路１１５からの入力信号ライ
ンには、各列毎にアナログスイッチが少なくとも第１回
目の粗いアナログデジタル変換の段数に応じた個数だけ
接続されている。例えば、８ビットのアナログデジタル
変換を４ビットずつ２回に分けて行なう場合には、２4
＝１６個のアナログスイッチを接続する事になる。さら
に、１０ビットのアナログデジタル変換を５ビットずつ
２回に分けて行なう場合には２5 ＝３２個のアナログス
イッチが共通に接続される事となり負荷が増大する。こ
の為、第２回目の密なアナログデジタル変換を行なう
際、複数の密な参照電圧レベルを順次切り換える時各信
号ラインの電位が一定値に飽和するまでの時間が長くな
り、変換速度が上がらないという課題もあった。
【０００７】
【課題を解決するための手段】上述した従来の技術の課
題を解決する為、本発明はアナログマルチプレックス回
路に含まれるアナログスイッチの個数を削減し、半導体
集積回路化した場合に従来よりも小型且つ高速、低消費
電流のアナログデジタル変換回路装置を提供する事を目
的とする。
題を解決する為、本発明はアナログマルチプレックス回
路に含まれるアナログスイッチの個数を削減し、半導体
集積回路化した場合に従来よりも小型且つ高速、低消費
電流のアナログデジタル変換回路装置を提供する事を目
的とする。
【０００８】かかる目的を達成する為に幾つかの手段を
講じた。即ち、第１の手段においては、第２回目の密な
アナログデジタル変換を行なう際に、密な参照電圧レベ
ルを各段毎に切り換え選択するのではなく、サンプルア
ンドホールドされた入力アナログ信号から第１回目の粗
いアナログデジタル変換結果に従って特定された電圧レ
ベルを減算し、その結果と所定の複数の密な参照電圧レ
ベルとを複数の電圧比較回路で比較する様にしている。
さらに、減算回路の誤差や、粗いアナログデジタル変換
に用いられる電圧比較回路と密なアナログデジタル変換
に用いられる電圧比較回路との間のミスマッチング等に
よる変換誤差を防ぐ為に、加減算回路を用いて密な参照
電圧レベルから補正用の参照電圧レベルを作成してい
る。前述した減算回路からの出力と補正用の参照電圧レ
ベルとを比較する事により補正出力を得ている。この様
にして、前述した粗なアナログデジタル変換の結果、密
なアナログデジタル変換の結果および補正出力結果に基
き、論理回路で入力アナログ信号に対応した出力デジタ
ル信号を得る様にしている。
講じた。即ち、第１の手段においては、第２回目の密な
アナログデジタル変換を行なう際に、密な参照電圧レベ
ルを各段毎に切り換え選択するのではなく、サンプルア
ンドホールドされた入力アナログ信号から第１回目の粗
いアナログデジタル変換結果に従って特定された電圧レ
ベルを減算し、その結果と所定の複数の密な参照電圧レ
ベルとを複数の電圧比較回路で比較する様にしている。
さらに、減算回路の誤差や、粗いアナログデジタル変換
に用いられる電圧比較回路と密なアナログデジタル変換
に用いられる電圧比較回路との間のミスマッチング等に
よる変換誤差を防ぐ為に、加減算回路を用いて密な参照
電圧レベルから補正用の参照電圧レベルを作成してい
る。前述した減算回路からの出力と補正用の参照電圧レ
ベルとを比較する事により補正出力を得ている。この様
にして、前述した粗なアナログデジタル変換の結果、密
なアナログデジタル変換の結果および補正出力結果に基
き、論理回路で入力アナログ信号に対応した出力デジタ
ル信号を得る様にしている。
【０００９】第２の手段においては、第２回目の密なア
ナログデジタル変換を行なう際に、密な参照電圧レベル
を各段毎に切り換え選択するのではなく、第１回目の粗
なアナログデジタル変換により特定された電圧レベルと
サンプルアンドホールドされた入力アナログ信号との加
減算を行ない、所定の複数の密な参照電圧レベルのレン
ジに入る様に入力アナログ信号をアナログ的に処理して
いる。かかる加減算処理を行なった結果と所定の複数の
密な参照電圧レベルとを個々に比較する事により第２回
目の密なアナログデジタル変換を行なう。好ましくは、
所定の複数の密な参照電圧レベルのレンジは粗い参照電
圧レベルの一ピッチ分よりも大きく設定されており、変
換誤差の補正が可能な様にしている。
ナログデジタル変換を行なう際に、密な参照電圧レベル
を各段毎に切り換え選択するのではなく、第１回目の粗
なアナログデジタル変換により特定された電圧レベルと
サンプルアンドホールドされた入力アナログ信号との加
減算を行ない、所定の複数の密な参照電圧レベルのレン
ジに入る様に入力アナログ信号をアナログ的に処理して
いる。かかる加減算処理を行なった結果と所定の複数の
密な参照電圧レベルとを個々に比較する事により第２回
目の密なアナログデジタル変換を行なう。好ましくは、
所定の複数の密な参照電圧レベルのレンジは粗い参照電
圧レベルの一ピッチ分よりも大きく設定されており、変
換誤差の補正が可能な様にしている。
【００１０】
【作用】上述した第１の手段あるいは第２の手段を講じ
る事により、アナログマルチプレックス回路は複数の粗
い参照電圧レベルの１つを選択して減算回路（第１の手
段の場合）あるいは加減算回路（第２の手段の場合）へ
供給すれば良く、アナログマルチプレックス回路に包含
されるアナログスイッチの個数を、略粗いアナログデジ
タル変換を行なうビット数に応じた数にまで削減する事
が可能になる。
る事により、アナログマルチプレックス回路は複数の粗
い参照電圧レベルの１つを選択して減算回路（第１の手
段の場合）あるいは加減算回路（第２の手段の場合）へ
供給すれば良く、アナログマルチプレックス回路に包含
されるアナログスイッチの個数を、略粗いアナログデジ
タル変換を行なうビット数に応じた数にまで削減する事
が可能になる。
【００１１】
【実施例】以下図面を参照して本発明の好適な実施例を
詳細に説明する。図１は本発明にかかるアナログデジタ
ル変換回路装置（Ａ／Ｄコンバータ）の第１実施例を示
す模式的なブロック図である。図示する様に、Ａ／Ｄコ
ンバータ１はサンプルアンドホールド回路（Ｓ／Ｈ）２
を備えており、入力アナログ信号Ｖｉｎをサンプリング
し所定期間保持する。第１の分圧回路４は、第１の基準
電圧Ｖ１ｒｅｆを複数の粗い参照電圧レベルに分圧す
る。Ａ／Ｄコンバータ１はさらに少なくとも１個の第１
の電圧比較回路ブロック５を備えており、複数の電圧比
較回路を備えてサンプルアンドホールド回路２の出力
と、第１の分圧回路４により分圧された複数の粗い参照
電圧レベルとを夫々比較する事によって、入力アナログ
信号Ｖｉｎを粗くデジタル化する。以下、この第１回目
の粗いアナログデジタル変換を単に粗変換と呼ぶ場合も
ある。アナログマルチプレックス回路ブロック６は、第
１の電圧比較回路ブロック５の出力に応じて第１の分圧
回路４により分圧された粗な参照電圧レベルから少なく
とも１つの電圧レベルを選択する。このアナログマルチ
プレックス回路ブロック６には減算回路７が接続されて
おり、サンプルアンドホールド回路２の出力からアナロ
グマルチプレックス回路ブロック６の少なくとも１つの
出力を減算する。
詳細に説明する。図１は本発明にかかるアナログデジタ
ル変換回路装置（Ａ／Ｄコンバータ）の第１実施例を示
す模式的なブロック図である。図示する様に、Ａ／Ｄコ
ンバータ１はサンプルアンドホールド回路（Ｓ／Ｈ）２
を備えており、入力アナログ信号Ｖｉｎをサンプリング
し所定期間保持する。第１の分圧回路４は、第１の基準
電圧Ｖ１ｒｅｆを複数の粗い参照電圧レベルに分圧す
る。Ａ／Ｄコンバータ１はさらに少なくとも１個の第１
の電圧比較回路ブロック５を備えており、複数の電圧比
較回路を備えてサンプルアンドホールド回路２の出力
と、第１の分圧回路４により分圧された複数の粗い参照
電圧レベルとを夫々比較する事によって、入力アナログ
信号Ｖｉｎを粗くデジタル化する。以下、この第１回目
の粗いアナログデジタル変換を単に粗変換と呼ぶ場合も
ある。アナログマルチプレックス回路ブロック６は、第
１の電圧比較回路ブロック５の出力に応じて第１の分圧
回路４により分圧された粗な参照電圧レベルから少なく
とも１つの電圧レベルを選択する。このアナログマルチ
プレックス回路ブロック６には減算回路７が接続されて
おり、サンプルアンドホールド回路２の出力からアナロ
グマルチプレックス回路ブロック６の少なくとも１つの
出力を減算する。
【００１２】Ａ／Ｄコンバータ１にはさらに第２の分圧
回路９が含まれており、第２の基準電圧Ｖ２ｒｅｆを複
数の密な参照電圧レベルに分圧する。又、第２の電圧比
較回路ブロック１０は、減算回路７の出力と第２の分圧
回路９により分圧された複数の密な参照電圧レベルとを
夫々比較する複数の電圧比較回路から構成されており、
入力アナログ信号Ｖｉｎを密にデジタル化する。以下、
この第２回目の密なアナログデジタル変換を単に密変換
と呼ぶ場合がある。第２の分圧回路９には加減算回路１
１が接続されており、分圧された密な参照電圧レベルの
少なくとも２つの電圧レベルを加減算し補正用の密な参
照電圧レベルを追加的に生成する。第３の電圧比較回路
ブロック１２は複数の電圧比較回路から構成されてお
り、減算回路７の出力と加減算回路１１の出力とを互い
に比較処理する。最後に、論理回路１３が出力段に設け
られており、第１の電圧比較回路ブロック５の出力と第
２の電圧比較回路ブロック１０の出力と第３の電圧比較
回路ブロック１２の出力とから、入力アナログ信号Ｖｉ
ｎに対応した出力デジタル信号を発生する。
回路９が含まれており、第２の基準電圧Ｖ２ｒｅｆを複
数の密な参照電圧レベルに分圧する。又、第２の電圧比
較回路ブロック１０は、減算回路７の出力と第２の分圧
回路９により分圧された複数の密な参照電圧レベルとを
夫々比較する複数の電圧比較回路から構成されており、
入力アナログ信号Ｖｉｎを密にデジタル化する。以下、
この第２回目の密なアナログデジタル変換を単に密変換
と呼ぶ場合がある。第２の分圧回路９には加減算回路１
１が接続されており、分圧された密な参照電圧レベルの
少なくとも２つの電圧レベルを加減算し補正用の密な参
照電圧レベルを追加的に生成する。第３の電圧比較回路
ブロック１２は複数の電圧比較回路から構成されてお
り、減算回路７の出力と加減算回路１１の出力とを互い
に比較処理する。最後に、論理回路１３が出力段に設け
られており、第１の電圧比較回路ブロック５の出力と第
２の電圧比較回路ブロック１０の出力と第３の電圧比較
回路ブロック１２の出力とから、入力アナログ信号Ｖｉ
ｎに対応した出力デジタル信号を発生する。
【００１３】かかる構成を有するＡ／Ｄコンバータにお
いて、入力アナログ信号Ｖｉｎは以下のアナログデジタ
ル変換方法によりデジタル信号に変換される。即ち、第
１手順において、入力アナログ信号Ｖｉｎをサンプルア
ンドホールド回路２によりサンプリングし且つアナログ
デジタル変換が完了するまで入力アナログ信号Ｖｉｎを
保持する。第２手順において、第１の電圧比較回路ブロ
ック５により複数の粗い参照電圧レベルと入力アナログ
信号をそのまま又はサンプルアンドホールド回路２によ
り保持された状態の入力アナログ信号を比較し粗変換を
行なう。続く第３の手順において、前記粗変換の結果に
応じてアナログマルチプレックス回路ブロック６により
複数の粗い参照電圧レベルの少なくとも１つを選択す
る。第４手順において、減算回路７により、サンプルア
ンドホールド回路に保持されている入力アナログ信号Ｖ
ｉｎからアナログマルチプレックス回路ブロック６によ
り選択された粗い参照電圧レベルを減算してその結果を
出力する。続く第５手順において、第２の電圧比較回路
ブロック１０により、前述した減算結果と複数の粗い参
照電圧レベルより細かい複数の密な参照電圧レベルとを
比較し密変換を行なう。さらに第６手順において、加減
算回路１１により複数の密な参照電圧レベルから選ばれ
た少なくとも２つの電圧レベルの加減算を行ない、複数
の補正用の密な電圧レベルを発生する。第７手順におい
て、第３の電圧比較回路ブロック１２により前述した減
算結果と複数の補正用の密な電圧レベルを比較してその
結果を出力する。最後に第８手順において、第１回目の
粗変換結果と第２回目の密変換結果と前記比較結果とを
論理処理し入力アナログ信号Ｖｉｎに対応する出力デジ
タル信号を得る。
いて、入力アナログ信号Ｖｉｎは以下のアナログデジタ
ル変換方法によりデジタル信号に変換される。即ち、第
１手順において、入力アナログ信号Ｖｉｎをサンプルア
ンドホールド回路２によりサンプリングし且つアナログ
デジタル変換が完了するまで入力アナログ信号Ｖｉｎを
保持する。第２手順において、第１の電圧比較回路ブロ
ック５により複数の粗い参照電圧レベルと入力アナログ
信号をそのまま又はサンプルアンドホールド回路２によ
り保持された状態の入力アナログ信号を比較し粗変換を
行なう。続く第３の手順において、前記粗変換の結果に
応じてアナログマルチプレックス回路ブロック６により
複数の粗い参照電圧レベルの少なくとも１つを選択す
る。第４手順において、減算回路７により、サンプルア
ンドホールド回路に保持されている入力アナログ信号Ｖ
ｉｎからアナログマルチプレックス回路ブロック６によ
り選択された粗い参照電圧レベルを減算してその結果を
出力する。続く第５手順において、第２の電圧比較回路
ブロック１０により、前述した減算結果と複数の粗い参
照電圧レベルより細かい複数の密な参照電圧レベルとを
比較し密変換を行なう。さらに第６手順において、加減
算回路１１により複数の密な参照電圧レベルから選ばれ
た少なくとも２つの電圧レベルの加減算を行ない、複数
の補正用の密な電圧レベルを発生する。第７手順におい
て、第３の電圧比較回路ブロック１２により前述した減
算結果と複数の補正用の密な電圧レベルを比較してその
結果を出力する。最後に第８手順において、第１回目の
粗変換結果と第２回目の密変換結果と前記比較結果とを
論理処理し入力アナログ信号Ｖｉｎに対応する出力デジ
タル信号を得る。
【００１４】以上の説明から明らかな様に、第１実施例
にかかるアナログデジタル変換回路装置およびアナログ
デジタル変換方法においては、第２回目の密変換を行な
う際に、従来行なわれている様に複数の密な参照電圧レ
ベルを各段毎に切り換え選択するのではなく、第１回目
の粗変換により特定された参照電圧レベルをサンプルア
ンドホールドされた入力アナログ信号Ｖｉｎから減算す
る事によって、固定レンジの複数の密な参照電圧レベル
が使える様にしている。又、粗変換と密変換の間のミス
マッチングによる変換誤差を補正する為に、複数の密な
参照電圧レベルから加減算処理によって補正の為の参照
電圧を発生する様にしている。図２のダイヤグラムを参
照してその具体例を詳細に説明する。本ダイヤグラムに
おいて、ＶＣＴは図１に示した第１の基準電圧Ｖ１ｒｅ
ｆの高レベル側電位を示し、ＶＣＢは同じく第１の基準
電圧Ｖ１ｒｅｆの低レベル側電位を示す。又、ＶＣ１，
ＶＣ２およびＶＣ３は図１に示した第１の分圧回路４に
よって得られた複数の粗い参照電圧レベルを示してい
る。さらに、ＶＦＴは図１に示した第２の基準電圧Ｖ２
ｒｅｆの高レベル側電位を示し、ＶＦＢは同じく第２の
基準電圧Ｖ２ｒｅｆの低レベル側電位を示す。又ＶＦ
１，ＶＦ２およびＶＦ３は図１に示した第２の分圧回路
９によって得られた複数の密な参照電圧レベルを示して
いる。本例では、複数の密な参照電圧レベルのレンジは
粗い参照電圧レベルの１ピッチ分に大略相当し、且つＶ
ＦＢは大略ＶＣＢと同一レベルにある。さらに、ＶＦＮ
１，ＶＦＮ２，ＶＦＰ１，ＶＦＰ２は図１に示した加減
算回路１１によって得られる補正用の密な参照電圧レベ
ルを示している。これらの補正用参照電圧レベルは前述
した密な参照電圧レベル群のレンジの両側に位置し、実
質的にレンジの拡大を行なっている。本例では、入力ア
ナログ信号Ｖｉｎは粗い参照電圧レベルＶＣ３とＶＣ２
との間に位置する。従って、第１回目の粗変換の結果、
図１に示したアナログマルチプレックス回路ブロック６
により粗い参照電圧レベルＶＣ２が特定される。次に、
図１に示した減算回路７により入力アナログ信号Ｖｉｎ
から、該特定された参照電圧レベルＶＣ２が差し引かれ
る。
にかかるアナログデジタル変換回路装置およびアナログ
デジタル変換方法においては、第２回目の密変換を行な
う際に、従来行なわれている様に複数の密な参照電圧レ
ベルを各段毎に切り換え選択するのではなく、第１回目
の粗変換により特定された参照電圧レベルをサンプルア
ンドホールドされた入力アナログ信号Ｖｉｎから減算す
る事によって、固定レンジの複数の密な参照電圧レベル
が使える様にしている。又、粗変換と密変換の間のミス
マッチングによる変換誤差を補正する為に、複数の密な
参照電圧レベルから加減算処理によって補正の為の参照
電圧を発生する様にしている。図２のダイヤグラムを参
照してその具体例を詳細に説明する。本ダイヤグラムに
おいて、ＶＣＴは図１に示した第１の基準電圧Ｖ１ｒｅ
ｆの高レベル側電位を示し、ＶＣＢは同じく第１の基準
電圧Ｖ１ｒｅｆの低レベル側電位を示す。又、ＶＣ１，
ＶＣ２およびＶＣ３は図１に示した第１の分圧回路４に
よって得られた複数の粗い参照電圧レベルを示してい
る。さらに、ＶＦＴは図１に示した第２の基準電圧Ｖ２
ｒｅｆの高レベル側電位を示し、ＶＦＢは同じく第２の
基準電圧Ｖ２ｒｅｆの低レベル側電位を示す。又ＶＦ
１，ＶＦ２およびＶＦ３は図１に示した第２の分圧回路
９によって得られた複数の密な参照電圧レベルを示して
いる。本例では、複数の密な参照電圧レベルのレンジは
粗い参照電圧レベルの１ピッチ分に大略相当し、且つＶ
ＦＢは大略ＶＣＢと同一レベルにある。さらに、ＶＦＮ
１，ＶＦＮ２，ＶＦＰ１，ＶＦＰ２は図１に示した加減
算回路１１によって得られる補正用の密な参照電圧レベ
ルを示している。これらの補正用参照電圧レベルは前述
した密な参照電圧レベル群のレンジの両側に位置し、実
質的にレンジの拡大を行なっている。本例では、入力ア
ナログ信号Ｖｉｎは粗い参照電圧レベルＶＣ３とＶＣ２
との間に位置する。従って、第１回目の粗変換の結果、
図１に示したアナログマルチプレックス回路ブロック６
により粗い参照電圧レベルＶＣ２が特定される。次に、
図１に示した減算回路７により入力アナログ信号Ｖｉｎ
から、該特定された参照電圧レベルＶＣ２が差し引かれ
る。
【００１５】この様にしてレベル調整された入力アナロ
グ信号は密な参照電圧レベル群のレンジ内に入る為、Ｖ
Ｆ１，ＶＦ２，ＶＦ３，ＶＦＢ，ＶＦＴの各参照電圧レ
ベルと比較する事により第２回目の密変換を行なう事が
できる。なお、入力アナログ信号Ｖｉｎが何れかの粗い
参照電圧レベル近傍に位置する場合には、粗変換用の電
圧比較回路および密変換用の電圧比較回路の間のミスマ
ッチングや、減算回路の演算誤差等により、変換誤差が
増大する。この為、本実施例では密な参照電圧レベル群
から図１に示した加減算回路１１を用いて補正用の参照
電圧レベルＶＦＮ１，ＶＦＮ２，ＶＦＰ１，ＶＦＰ２を
作成している。
グ信号は密な参照電圧レベル群のレンジ内に入る為、Ｖ
Ｆ１，ＶＦ２，ＶＦ３，ＶＦＢ，ＶＦＴの各参照電圧レ
ベルと比較する事により第２回目の密変換を行なう事が
できる。なお、入力アナログ信号Ｖｉｎが何れかの粗い
参照電圧レベル近傍に位置する場合には、粗変換用の電
圧比較回路および密変換用の電圧比較回路の間のミスマ
ッチングや、減算回路の演算誤差等により、変換誤差が
増大する。この為、本実施例では密な参照電圧レベル群
から図１に示した加減算回路１１を用いて補正用の参照
電圧レベルＶＦＮ１，ＶＦＮ２，ＶＦＰ１，ＶＦＰ２を
作成している。
【００１６】図３に他の具体例を示す。この例では、補
正用の参照電圧ＶＦＮ１，ＶＦＮ２を低レベル側だけに
設けている。高レベル側については、第２の基準電圧Ｖ
２ｒｅｆの高レベル側電位ＶＦＴを図２に示した具体例
に比べて補正分だけ予め高く設定している。
正用の参照電圧ＶＦＮ１，ＶＦＮ２を低レベル側だけに
設けている。高レベル側については、第２の基準電圧Ｖ
２ｒｅｆの高レベル側電位ＶＦＴを図２に示した具体例
に比べて補正分だけ予め高く設定している。
【００１７】図４は、図１に示したＡ／Ｄコンバータを
半導体集積回路装置として実現した具体例を示す模式的
な回路図である。第１の基準電圧の高レベル側電位ＶＣ
Ｔと低レベル側電位ＶＣＢとの間に複数個の抵抗Ｒが直
列的に多段接続されており、図１に示した第１の分圧回
路４を構成している。抵抗Ｒの各段から粗い参照電圧レ
ベルＶＣ１，ＶＣ２，…，ＶＣＮが得られ、夫々図示し
ない第１の電圧比較回路ブロックに入力されている。第
１回目の粗変換の結果は選択信号ＭＤ1 ，ＭＤ 2 ，…，
ＭＤN として出力される。抵抗Ｒの各段に対応してアナ
ログスイッチが設けられており、図１に示したアナログ
マルチプレックス回路ブロック６を構成している。図４
から明らかな様にアナログスイッチの個数は図１４に示
した従来例と比べて著しく削減されている。何れか１つ
のアナログスイッチが前述した選択信号により導通さ
れ、特定された粗い参照電圧レベルがアナログマルチプ
レックス回路ブロックの出力ラインＢに現われる。下か
ら１段目の抵抗Ｒの両端には複数の抵抗ｒが直列接続さ
れており、図１に示した第２の分圧回路９を構成してい
る。個々の抵抗ｒの一端から複数の密な参照電圧レベル
ＶＦＢ，ＶＦ1 ，ＶＦ 2 ，…，ＶＦM-2 ，ＶＦM-1 ，Ｖ
ＦM が得られる。加えて、第２段目に接続された抵抗ｒ
から補正用の密な参照電圧レベルＶＦM+1 ，ＶＦM+2 が
得られる。
半導体集積回路装置として実現した具体例を示す模式的
な回路図である。第１の基準電圧の高レベル側電位ＶＣ
Ｔと低レベル側電位ＶＣＢとの間に複数個の抵抗Ｒが直
列的に多段接続されており、図１に示した第１の分圧回
路４を構成している。抵抗Ｒの各段から粗い参照電圧レ
ベルＶＣ１，ＶＣ２，…，ＶＣＮが得られ、夫々図示し
ない第１の電圧比較回路ブロックに入力されている。第
１回目の粗変換の結果は選択信号ＭＤ1 ，ＭＤ 2 ，…，
ＭＤN として出力される。抵抗Ｒの各段に対応してアナ
ログスイッチが設けられており、図１に示したアナログ
マルチプレックス回路ブロック６を構成している。図４
から明らかな様にアナログスイッチの個数は図１４に示
した従来例と比べて著しく削減されている。何れか１つ
のアナログスイッチが前述した選択信号により導通さ
れ、特定された粗い参照電圧レベルがアナログマルチプ
レックス回路ブロックの出力ラインＢに現われる。下か
ら１段目の抵抗Ｒの両端には複数の抵抗ｒが直列接続さ
れており、図１に示した第２の分圧回路９を構成してい
る。個々の抵抗ｒの一端から複数の密な参照電圧レベル
ＶＦＢ，ＶＦ1 ，ＶＦ 2 ，…，ＶＦM-2 ，ＶＦM-1 ，Ｖ
ＦM が得られる。加えて、第２段目に接続された抵抗ｒ
から補正用の密な参照電圧レベルＶＦM+1 ，ＶＦM+2 が
得られる。
【００１８】本発明にかかるアナログデジタル変換回路
装置およびアナログデジタル変換方法は、上述した様に
特に半導体集積回路装置で実現した場合にその効果が顕
著である。即ち、従来に比べアナログスイッチの個数を
大幅に削減できる為、半導体集積回路チップに集積形成
した場合、レイアウト面積が大幅に削減可能である。特
にＣＭＯＳ構造を採用する事により、変換精度や動作速
度等の特性に影響を及ぼすアナログ回路要素が従来と比
較しても増加しない為、より効果的である。
装置およびアナログデジタル変換方法は、上述した様に
特に半導体集積回路装置で実現した場合にその効果が顕
著である。即ち、従来に比べアナログスイッチの個数を
大幅に削減できる為、半導体集積回路チップに集積形成
した場合、レイアウト面積が大幅に削減可能である。特
にＣＭＯＳ構造を採用する事により、変換精度や動作速
度等の特性に影響を及ぼすアナログ回路要素が従来と比
較しても増加しない為、より効果的である。
【００１９】図５は、ＣＭＯＳ構造を有するサンプルア
ンドホールド機能を備えた電圧比較回路の一例を示す。
この具体例は、例えば図１に示したサンプルアンドホー
ルド回路２と第１の電圧比較回路ブロック５を構成する
為に採用できる。この場合には入力アナログ信号Ｖｉｎ
のサンプルアンドホールド機能は第１の電圧比較回路ブ
ロック５に含まれる個々の電圧比較回路が備える事とな
る。図示する様にこの電圧比較回路は一対のクロックト
インバータを直列接続した構造を有し、図６に示すクロ
ック信号φ１，φ２およびその反転クロック信号に従っ
て動作する。一対の入力端子と前段クロックトインバー
タの間には容量素子Ｃ１が介在し、前段と後段のクロッ
クトインバータの間には容量Ｃ２が介在する。一方の入
力端子に入力アナログ信号Ｖｉｎが印加され、他方の入
力端子に例えば粗い参照電圧レベルＶＣＮが入力される
と、対応する選択信号ＭＤN が得られる。この選択信号
のレベルは入力アナログ信号Ｖｉｎと粗い参照電圧レベ
ルＶＣＮの大小関係に従って反転する。
ンドホールド機能を備えた電圧比較回路の一例を示す。
この具体例は、例えば図１に示したサンプルアンドホー
ルド回路２と第１の電圧比較回路ブロック５を構成する
為に採用できる。この場合には入力アナログ信号Ｖｉｎ
のサンプルアンドホールド機能は第１の電圧比較回路ブ
ロック５に含まれる個々の電圧比較回路が備える事とな
る。図示する様にこの電圧比較回路は一対のクロックト
インバータを直列接続した構造を有し、図６に示すクロ
ック信号φ１，φ２およびその反転クロック信号に従っ
て動作する。一対の入力端子と前段クロックトインバー
タの間には容量素子Ｃ１が介在し、前段と後段のクロッ
クトインバータの間には容量Ｃ２が介在する。一方の入
力端子に入力アナログ信号Ｖｉｎが印加され、他方の入
力端子に例えば粗い参照電圧レベルＶＣＮが入力される
と、対応する選択信号ＭＤN が得られる。この選択信号
のレベルは入力アナログ信号Ｖｉｎと粗い参照電圧レベ
ルＶＣＮの大小関係に従って反転する。
【００２０】図７はＣＭＯＳ構造の４入力電圧比較回路
の一例を示し、同じく半導体集積回路装置に形成でき
る。本図に示す回路を用いて、図１における減算回路
７、第２の電圧比較回路ブロック１０、サンプルアンド
ホールド回路２を構成する事が可能である。図示する様
に、３個の差動増幅回路が直列接続されており、図５に
示した回路と同様にクロック信号φ１，φ２およびその
反転クロック信号により動作する。４個の入力電圧Ｖ
０，Ｖ１，Ｖ２およびＶ３と出力電圧Ｖｏｕｔとの間に
は、Ｖｏｕｔ＝Ａ（Ｖ０−Ｖ１＋Ｖ２−Ｖ３）の関係が
ある。なお、Ａは増幅率である。この回路において、例
えば第１の入力電圧Ｖ０として入力アナログ信号Ｖｉｎ
を与え、第２の入力電圧Ｖ１として複数の密な参照電圧
レベルの１つを与え、第３の入力電圧Ｖ２として図１に
示した第２の基準電圧Ｖ２ｒｅｆの低レベル側電位を与
え、第４の入力電圧Ｖ３として粗変換により特定された
粗い参照電圧レベルを夫々与えると、自動的に密変換が
行なえる。
の一例を示し、同じく半導体集積回路装置に形成でき
る。本図に示す回路を用いて、図１における減算回路
７、第２の電圧比較回路ブロック１０、サンプルアンド
ホールド回路２を構成する事が可能である。図示する様
に、３個の差動増幅回路が直列接続されており、図５に
示した回路と同様にクロック信号φ１，φ２およびその
反転クロック信号により動作する。４個の入力電圧Ｖ
０，Ｖ１，Ｖ２およびＶ３と出力電圧Ｖｏｕｔとの間に
は、Ｖｏｕｔ＝Ａ（Ｖ０−Ｖ１＋Ｖ２−Ｖ３）の関係が
ある。なお、Ａは増幅率である。この回路において、例
えば第１の入力電圧Ｖ０として入力アナログ信号Ｖｉｎ
を与え、第２の入力電圧Ｖ１として複数の密な参照電圧
レベルの１つを与え、第３の入力電圧Ｖ２として図１に
示した第２の基準電圧Ｖ２ｒｅｆの低レベル側電位を与
え、第４の入力電圧Ｖ３として粗変換により特定された
粗い参照電圧レベルを夫々与えると、自動的に密変換が
行なえる。
【００２１】同様にして、図１に示した第３の電圧比較
回路ブロック１２、加減算回路１１、減算回路７、サン
プルアンドホールド回路２も図７の回路を用いる事によ
り簡単に実現可能である。即ち、変換誤差の補正の為の
回路構成も図７の構成を利用する事により組み立てられ
る。この場合、入力電圧Ｖ０として入力アナログ信号Ｖ
ｉｎを与え、入力電圧Ｖ１として図１に示した第２の基
準電圧Ｖ２ｒｅｆの低レベル側電位を与え、入力電圧Ｖ
３として粗変換の結果により特定された粗い参照電圧レ
ベルを与える。さらに、入力電圧Ｖ２として、補正しよ
うとする電圧レベルに応じて、例えば１ＬＳＢだけ補正
したい場合は、第２の基準電圧Ｖ２ｒｅｆの低レベル側
電位よりも１ＬＳＢだけ高い密な参照電圧レベルを与え
れば良い。
回路ブロック１２、加減算回路１１、減算回路７、サン
プルアンドホールド回路２も図７の回路を用いる事によ
り簡単に実現可能である。即ち、変換誤差の補正の為の
回路構成も図７の構成を利用する事により組み立てられ
る。この場合、入力電圧Ｖ０として入力アナログ信号Ｖ
ｉｎを与え、入力電圧Ｖ１として図１に示した第２の基
準電圧Ｖ２ｒｅｆの低レベル側電位を与え、入力電圧Ｖ
３として粗変換の結果により特定された粗い参照電圧レ
ベルを与える。さらに、入力電圧Ｖ２として、補正しよ
うとする電圧レベルに応じて、例えば１ＬＳＢだけ補正
したい場合は、第２の基準電圧Ｖ２ｒｅｆの低レベル側
電位よりも１ＬＳＢだけ高い密な参照電圧レベルを与え
れば良い。
【００２２】前述した図３を例にとって、上述した図７
の回路の動作を詳細に説明する。図３に示す様に、入力
アナログ信号をＶｉｎ、粗変換の結果に応じて特定され
た電圧レベルをＶＣ２、第２の基準電圧Ｖ２ｒｅｆの低
レベル側電位をＶＦＢ、これよりも１ＬＳＢだけ高い電
圧レベルをＶＦ１に設定すると、図１に示した第３の電
圧比較回路ブロック１２に含まれる１個の補正用電圧比
較回路の出力Ｖｏｕｔは以下の式１により与えられる。
の回路の動作を詳細に説明する。図３に示す様に、入力
アナログ信号をＶｉｎ、粗変換の結果に応じて特定され
た電圧レベルをＶＣ２、第２の基準電圧Ｖ２ｒｅｆの低
レベル側電位をＶＦＢ、これよりも１ＬＳＢだけ高い電
圧レベルをＶＦ１に設定すると、図１に示した第３の電
圧比較回路ブロック１２に含まれる１個の補正用電圧比
較回路の出力Ｖｏｕｔは以下の式１により与えられる。
【００２３】 Ｖｏｕｔ＝Ａ（Ｖｉｎ−ＶＣ２＋ＶＦ１−ＶＦＢ） ＝Ａ〔（Ｖｉｎ−ＶＣ２）−（ＶＦＢ−ＶＦ１）〕 式１
【００２４】式１から明らかな様に、図３に示した電圧
レベルＶＦＮ１による補正が可能となる。図１に示した
本発明の第１実施例をＣＭＯＳで集積化する場合、減算
回路７と第２の電圧比較回路ブロック１０からなる密変
換構成、および第３の電圧比較回路ブロック１２と加減
算回路１１とからなる補正構成が図７に示した同一の回
路で実現可能となり、密変換構成と補正構成との間のミ
スマッチングは本質的に回避可能である。
レベルＶＦＮ１による補正が可能となる。図１に示した
本発明の第１実施例をＣＭＯＳで集積化する場合、減算
回路７と第２の電圧比較回路ブロック１０からなる密変
換構成、および第３の電圧比較回路ブロック１２と加減
算回路１１とからなる補正構成が図７に示した同一の回
路で実現可能となり、密変換構成と補正構成との間のミ
スマッチングは本質的に回避可能である。
【００２５】以上の説明から明らかな様にＣＭＯＳを利
用して集積化した場合においても、アナログマルチプレ
ックス回路ブロックは複数の粗い参照電圧レベルの１つ
を選択する為に使われる為、従来に比べアナログスイッ
チの個数は大幅に削減できる。又、電圧比較回路、減算
回路、加減算回路等のアナログ回路要素についてもＣＭ
ＯＳで集積化する事により、従来に比べても特に複雑な
回路構成を採用する必要がない。
用して集積化した場合においても、アナログマルチプレ
ックス回路ブロックは複数の粗い参照電圧レベルの１つ
を選択する為に使われる為、従来に比べアナログスイッ
チの個数は大幅に削減できる。又、電圧比較回路、減算
回路、加減算回路等のアナログ回路要素についてもＣＭ
ＯＳで集積化する事により、従来に比べても特に複雑な
回路構成を採用する必要がない。
【００２６】図８は、本発明にかかるアナログデジタル
変換回路装置の第２の実施例を示す模式的な回路ブロッ
ク図である。図示する様に、Ａ／Ｄコンバータ５０はサ
ンプルアンドホールド回路（Ｓ／Ｈ）５１を備えてお
り、入力アナログ信号Ｖｉｎをサンプリングし所定期間
中保持する。第１の分圧回路５２は第１の基準電圧Ｖ１
ｒｅｆを複数の粗い参照電圧レベルに分圧する。さら
に、第１の電圧比較回路ブロック５４は複数の電圧比較
回路を含んでおり、サンプルアンドホールド回路５１に
保持された入力アナログ信号Ｖｉｎと、第１の分圧回路
５２により分圧された複数の粗い参照電圧レベルとを夫
々比較する事により、粗変換を行なう。アナログマルチ
プレックス回路ブロック５６は、第１回目の粗変換の結
果に応じて、第１の分圧回路５２により分圧された複数
の粗い参照電圧レベルから少なくとも１つの電圧レベル
を選択する。
変換回路装置の第２の実施例を示す模式的な回路ブロッ
ク図である。図示する様に、Ａ／Ｄコンバータ５０はサ
ンプルアンドホールド回路（Ｓ／Ｈ）５１を備えてお
り、入力アナログ信号Ｖｉｎをサンプリングし所定期間
中保持する。第１の分圧回路５２は第１の基準電圧Ｖ１
ｒｅｆを複数の粗い参照電圧レベルに分圧する。さら
に、第１の電圧比較回路ブロック５４は複数の電圧比較
回路を含んでおり、サンプルアンドホールド回路５１に
保持された入力アナログ信号Ｖｉｎと、第１の分圧回路
５２により分圧された複数の粗い参照電圧レベルとを夫
々比較する事により、粗変換を行なう。アナログマルチ
プレックス回路ブロック５６は、第１回目の粗変換の結
果に応じて、第１の分圧回路５２により分圧された複数
の粗い参照電圧レベルから少なくとも１つの電圧レベル
を選択する。
【００２７】アナログマルチプレックス回路ブロック５
６には加減算回路５７が接続されており、サンプルアン
ドホールド回路５１に保持された入力アナログ信号Ｖｉ
ｎと、アナログマルチプレックス回路ブロック５６の少
なくとも１つの出力との加減算を行ない、入力アナログ
信号Ｖｉｎのレベル調整をする。第２の分圧回路５３は
第２の基準電圧Ｖ２ｒｅｆを複数の密な参照電圧レベル
に分圧する。好ましくは、密な参照電圧レベル群のレン
ジは、粗い参照電圧レベルの１ピッチ分よりも広く設定
されており、変換誤差の補正も可能な様にしている。加
減算回路５７と第２の分圧回路５３には第２の電圧比較
回路ブロック５５が接続されている。このブロックは複
数の電圧比較回路を含んでおり、加減算回路５７の出力
と第２の分圧回路５３により分圧された複数の密な参照
電圧レベルとを夫々比較する事により、密変換を行な
う。最後に、第１の電圧比較回路ブロック５４と第２の
電圧比較回路ブロック５５には論理回路５８が接続され
ており、第１回目の粗変換と第２回目の密変換の結果に
応じて、入力アナログ信号Ｖｉｎに対応した出力デジタ
ル信号を発生する。
６には加減算回路５７が接続されており、サンプルアン
ドホールド回路５１に保持された入力アナログ信号Ｖｉ
ｎと、アナログマルチプレックス回路ブロック５６の少
なくとも１つの出力との加減算を行ない、入力アナログ
信号Ｖｉｎのレベル調整をする。第２の分圧回路５３は
第２の基準電圧Ｖ２ｒｅｆを複数の密な参照電圧レベル
に分圧する。好ましくは、密な参照電圧レベル群のレン
ジは、粗い参照電圧レベルの１ピッチ分よりも広く設定
されており、変換誤差の補正も可能な様にしている。加
減算回路５７と第２の分圧回路５３には第２の電圧比較
回路ブロック５５が接続されている。このブロックは複
数の電圧比較回路を含んでおり、加減算回路５７の出力
と第２の分圧回路５３により分圧された複数の密な参照
電圧レベルとを夫々比較する事により、密変換を行な
う。最後に、第１の電圧比較回路ブロック５４と第２の
電圧比較回路ブロック５５には論理回路５８が接続され
ており、第１回目の粗変換と第２回目の密変換の結果に
応じて、入力アナログ信号Ｖｉｎに対応した出力デジタ
ル信号を発生する。
【００２８】次に、図８に示したＡ／Ｄコンバータ５０
により実行されるアナログデジタル変換方法を説明す
る。先ず、第１の手順において、サンプルアンドホール
ド回路５１により入力アナログ信号Ｖｉｎをサンプリン
グしそのアナログデジタル変換が終了するまで入力アナ
ログ信号Ｖｉｎを保持する。第２の手順において、第１
の電圧比較回路ブロック５４により複数の粗い参照電圧
レベルと入力アナログ信号Ｖｉｎをそのまま、又はサン
プルアンドホールド回路５１により保持された状態の入
力アナログ信号Ｖｉｎを比較し、第１回目の粗変換を行
なう。続いて、第３の手順において、前述した粗変換の
結果に応じてアナログマルチプレックス回路ブロック５
６により複数の粗い参照電圧レベルの１つを特定もしく
は選択する。第４の手順において、加減算回路５７によ
り、サンプルアンドホールド回路５１に保持されている
入力アナログ信号と、アナログマルチプレックス回路ブ
ロック５６により選択された粗い参照電圧レベルとの加
算又は減算を行ない、入力アナログ信号のレベル調整を
実行する。第５の手順において、第２の電圧比較回路ブ
ロック５５により、加減算回路５７によりレベル調整さ
れた入力アナログ信号と前述した複数の粗い参照電圧レ
ベルより密な複数の参照電圧レベルとを夫々比較する事
により第２回目の密変換を実行する。最後に第６の手順
において、第１回目の粗変換と第２回目の密変換の結果
に基き所定の論理処理を行ない、入力アナログ信号Ｖｉ
ｎに対応した出力デジタル信号を得る。
により実行されるアナログデジタル変換方法を説明す
る。先ず、第１の手順において、サンプルアンドホール
ド回路５１により入力アナログ信号Ｖｉｎをサンプリン
グしそのアナログデジタル変換が終了するまで入力アナ
ログ信号Ｖｉｎを保持する。第２の手順において、第１
の電圧比較回路ブロック５４により複数の粗い参照電圧
レベルと入力アナログ信号Ｖｉｎをそのまま、又はサン
プルアンドホールド回路５１により保持された状態の入
力アナログ信号Ｖｉｎを比較し、第１回目の粗変換を行
なう。続いて、第３の手順において、前述した粗変換の
結果に応じてアナログマルチプレックス回路ブロック５
６により複数の粗い参照電圧レベルの１つを特定もしく
は選択する。第４の手順において、加減算回路５７によ
り、サンプルアンドホールド回路５１に保持されている
入力アナログ信号と、アナログマルチプレックス回路ブ
ロック５６により選択された粗い参照電圧レベルとの加
算又は減算を行ない、入力アナログ信号のレベル調整を
実行する。第５の手順において、第２の電圧比較回路ブ
ロック５５により、加減算回路５７によりレベル調整さ
れた入力アナログ信号と前述した複数の粗い参照電圧レ
ベルより密な複数の参照電圧レベルとを夫々比較する事
により第２回目の密変換を実行する。最後に第６の手順
において、第１回目の粗変換と第２回目の密変換の結果
に基き所定の論理処理を行ない、入力アナログ信号Ｖｉ
ｎに対応した出力デジタル信号を得る。
【００２９】以上に説明した本発明の第２実施例にかか
るアナログデジタル変換回路装置およびアナログデジタ
ル変換方法においては、第２回目の密変換を行なう際、
従来行なわれている様に複数の密な参照電圧レベルを各
段毎に切り換え選択するのではなく、第１回目の粗変換
により特定された電圧レベルを使って入力アナログ信号
Ｖｉｎの加減算処理を行ない、入力アナログ信号Ｖｉｎ
のレベル調整を施している。この結果、レベル調整され
た入力アナログ信号は固定された複数の密な参照電圧レ
ベルのレンジ内に入り第２回目の密変換が実行できる。
この調整処理の具体例を図９ないし図１１を参照して説
明する。
るアナログデジタル変換回路装置およびアナログデジタ
ル変換方法においては、第２回目の密変換を行なう際、
従来行なわれている様に複数の密な参照電圧レベルを各
段毎に切り換え選択するのではなく、第１回目の粗変換
により特定された電圧レベルを使って入力アナログ信号
Ｖｉｎの加減算処理を行ない、入力アナログ信号Ｖｉｎ
のレベル調整を施している。この結果、レベル調整され
た入力アナログ信号は固定された複数の密な参照電圧レ
ベルのレンジ内に入り第２回目の密変換が実行できる。
この調整処理の具体例を図９ないし図１１を参照して説
明する。
【００３０】図９に示した具体例では、入力アナログ信
号Ｖｉｎは粗い参照電圧レベル群の内、ＶＣ２とＶＣ３
との間に位置する。入力アナログ信号Ｖｉｎと粗変換に
より特定された参照電圧レベルＶＣ２との間で減算処理
を行ないレベル調整を施す。この結果、レベルシフトし
た加減算回路５７の出力は第２の基準電圧Ｖ２ｒｅｆの
高レベル側電位ＶＦＴと低レベル側電位ＶＦＢとの間に
設定された密な参照電圧レベル群のレンジ内に入る。従
って、密な参照電圧レベル群ＶＦ１，ＶＦ２およびＶＦ
３を使って第２回目の密変換が行なわれる事になる。な
お、図９に示す具体例では、入力アナログ信号Ｖｉｎが
粗い参照電圧レベルの何れかに近い場合、粗変換と密変
換との間で誤差が生じる可能性がある。
号Ｖｉｎは粗い参照電圧レベル群の内、ＶＣ２とＶＣ３
との間に位置する。入力アナログ信号Ｖｉｎと粗変換に
より特定された参照電圧レベルＶＣ２との間で減算処理
を行ないレベル調整を施す。この結果、レベルシフトし
た加減算回路５７の出力は第２の基準電圧Ｖ２ｒｅｆの
高レベル側電位ＶＦＴと低レベル側電位ＶＦＢとの間に
設定された密な参照電圧レベル群のレンジ内に入る。従
って、密な参照電圧レベル群ＶＦ１，ＶＦ２およびＶＦ
３を使って第２回目の密変換が行なわれる事になる。な
お、図９に示す具体例では、入力アナログ信号Ｖｉｎが
粗い参照電圧レベルの何れかに近い場合、粗変換と密変
換との間で誤差が生じる可能性がある。
【００３１】かかる変換誤差を抑制する為に、図１０に
示す具体例では、密な参照電圧レベルのレンジを粗い参
照電圧レベルのピッチよりも広く設定している。具体的
には、２ＬＳＢ分だけ上下に密な参照電圧レベルのレン
ジを拡大している。図１０の具体例では、入力アナログ
信号Ｖｉｎは粗い参照電圧レベルＶＣ３とＶＣＴとの間
に位置しており、入力アナログ信号ＶｉｎとＶＣ２との
間で減算処理を行なう事により、レベル調整された差分
出力が丁度ＶＦＴとＶＦＢの間に入る為、第２回目の密
変換がＶＦＴとＶＦＢの間に設定された複数の密な参照
電圧レベルを使って行なわれる。
示す具体例では、密な参照電圧レベルのレンジを粗い参
照電圧レベルのピッチよりも広く設定している。具体的
には、２ＬＳＢ分だけ上下に密な参照電圧レベルのレン
ジを拡大している。図１０の具体例では、入力アナログ
信号Ｖｉｎは粗い参照電圧レベルＶＣ３とＶＣＴとの間
に位置しており、入力アナログ信号ＶｉｎとＶＣ２との
間で減算処理を行なう事により、レベル調整された差分
出力が丁度ＶＦＴとＶＦＢの間に入る為、第２回目の密
変換がＶＦＴとＶＦＢの間に設定された複数の密な参照
電圧レベルを使って行なわれる。
【００３２】図１１に示す第３の具体例では、入力アナ
ログ信号Ｖｉｎが粗い参照電圧レベルＶＣ１と第１の基
準電圧の低レベル側電位ＶＣＢとの間に位置する。この
場合には、入力アナログ信号Ｖｉｎと参照電圧レベルＶ
Ｃ１との間で加算処理が行なわれ、レベル調整された出
力電圧は図１０に示した場合と同様に第２の基準電圧Ｖ
２ｒｅｆの高レベル側電位ＶＦＴと低レベル側電位ＶＦ
Ｂとの間に入る。本例においても、密な参照電圧レベル
のレンジを広く設定している為、粗変換と密変換との間
で生ずる誤差を抑制する事が可能である。
ログ信号Ｖｉｎが粗い参照電圧レベルＶＣ１と第１の基
準電圧の低レベル側電位ＶＣＢとの間に位置する。この
場合には、入力アナログ信号Ｖｉｎと参照電圧レベルＶ
Ｃ１との間で加算処理が行なわれ、レベル調整された出
力電圧は図１０に示した場合と同様に第２の基準電圧Ｖ
２ｒｅｆの高レベル側電位ＶＦＴと低レベル側電位ＶＦ
Ｂとの間に入る。本例においても、密な参照電圧レベル
のレンジを広く設定している為、粗変換と密変換との間
で生ずる誤差を抑制する事が可能である。
【００３３】図１２は、図８に示した第１の分圧回路５
２および第２の分圧回路５３の具体例を示す。所謂抵抗
分割を利用しており、アナログデジタル変換の為に外部
から供給される基準電圧の高レベル側電位はＶＣＴに設
定され、低レベル側電位はＶＣＢに設定されている。こ
の間を複数の抵抗ｒにより分割し、第１回目の粗変換に
用いられる粗い参照電圧レベル群ＶＣ１，ＶＣ２，…を
生成している。一方、密な参照電圧レベル群は個々の分
割抵抗ｒの各一端部から得られる。本例では、密な参照
電圧レベル群のレンジ即ちＶＦＴとＶＦＢの間の電圧範
囲は、粗い参照電圧レベル群の１ピッチ例えばＶＣ１と
ＶＣ２との間の電圧差よりも広く設定してあり、前述し
た粗変換と密変換の間で生ずる誤差を抑制している。
２および第２の分圧回路５３の具体例を示す。所謂抵抗
分割を利用しており、アナログデジタル変換の為に外部
から供給される基準電圧の高レベル側電位はＶＣＴに設
定され、低レベル側電位はＶＣＢに設定されている。こ
の間を複数の抵抗ｒにより分割し、第１回目の粗変換に
用いられる粗い参照電圧レベル群ＶＣ１，ＶＣ２，…を
生成している。一方、密な参照電圧レベル群は個々の分
割抵抗ｒの各一端部から得られる。本例では、密な参照
電圧レベル群のレンジ即ちＶＦＴとＶＦＢの間の電圧範
囲は、粗い参照電圧レベル群の１ピッチ例えばＶＣ１と
ＶＣ２との間の電圧差よりも広く設定してあり、前述し
た粗変換と密変換の間で生ずる誤差を抑制している。
【００３４】図８に示した本発明の第２実施例にかかる
Ａ／Ｄコンバータは、図１に示した第１実施例にかかる
Ａ／Ｄコンバータと同様に、図５および図７に示したＣ
ＭＯＳ構造の回路要素を利用する事により半導体集積回
路装置として実現可能である。本実施例によれば、従来
の様に密な参照電圧レベル群を各段毎に切り換える事な
く、固定したレンジを有する密な参照電圧レベル群を用
いる事ができ、従来に比べてアナログスイッチの個数を
大幅に削減する事が可能である。さらに、従来アナログ
デジタル変換速度が上がらない原因となっていた、多数
のアナログスイッチの負荷による密な参照電圧レベルの
セットリング時間の遅延という欠点も回避する事がで
き、より高速なアナログデジタル変換が可能になる。
又、加減算回路やサンプルアンドホールド回路等もＣＭ
ＯＳ構造の回路要素を利用する事によりコンパクトに実
現できる為、アナログスイッチ個数の削減と相俟って、
半導体集積回路化した場合のチップサイズを縮小可能で
ある。
Ａ／Ｄコンバータは、図１に示した第１実施例にかかる
Ａ／Ｄコンバータと同様に、図５および図７に示したＣ
ＭＯＳ構造の回路要素を利用する事により半導体集積回
路装置として実現可能である。本実施例によれば、従来
の様に密な参照電圧レベル群を各段毎に切り換える事な
く、固定したレンジを有する密な参照電圧レベル群を用
いる事ができ、従来に比べてアナログスイッチの個数を
大幅に削減する事が可能である。さらに、従来アナログ
デジタル変換速度が上がらない原因となっていた、多数
のアナログスイッチの負荷による密な参照電圧レベルの
セットリング時間の遅延という欠点も回避する事がで
き、より高速なアナログデジタル変換が可能になる。
又、加減算回路やサンプルアンドホールド回路等もＣＭ
ＯＳ構造の回路要素を利用する事によりコンパクトに実
現できる為、アナログスイッチ個数の削減と相俟って、
半導体集積回路化した場合のチップサイズを縮小可能で
ある。
【００３５】
【発明の効果】以上説明した様に、本発明によれば、ア
ナログデジタル変換回路装置において、アナログスイッ
チの個数を大幅に削減する事が可能であり高速化および
小型化に寄与する事ができるという効果がある。さら
に、本発明にかかるアナログデジタル変換回路装置をＣ
ＭＯＳ半導体集積回路で実現した場合、アナログ回路要
素に従来と略同等の回路構成を採用でき、前述したアナ
ログスイッチの個数の削減と併せて、さらにレイアウト
面積の小さいアナログデジタル変換回路装置のワンチッ
プＩＣが製造できるという効果がある。
ナログデジタル変換回路装置において、アナログスイッ
チの個数を大幅に削減する事が可能であり高速化および
小型化に寄与する事ができるという効果がある。さら
に、本発明にかかるアナログデジタル変換回路装置をＣ
ＭＯＳ半導体集積回路で実現した場合、アナログ回路要
素に従来と略同等の回路構成を採用でき、前述したアナ
ログスイッチの個数の削減と併せて、さらにレイアウト
面積の小さいアナログデジタル変換回路装置のワンチッ
プＩＣが製造できるという効果がある。
【図１】本発明にかかるアナログデジタル変換回路装置
の第１実施例を示すブロック図である。
の第１実施例を示すブロック図である。
【図２】本発明にかかるアナログデジタル変換方法の具
体例を示すダイヤグラムである。
体例を示すダイヤグラムである。
【図３】同じくアナログデジタル変換方法の他の具体例
を示すダイヤグラムである。
を示すダイヤグラムである。
【図４】図１に示すアナログデジタル変換回路装置の具
体的な回路構成図である。
体的な回路構成図である。
【図５】図１に示すアナログデジタル変換回路装置を構
成する場合に利用できるＣＭＯＳ構造の回路要素を示す
ブロック図である。
成する場合に利用できるＣＭＯＳ構造の回路要素を示す
ブロック図である。
【図６】図５に示す回路要素のタイミングチャートであ
る。
る。
【図７】同じく図１に示すアナログデジタル変換回路装
置の構成に利用できるＣＭＯＳ構造の回路要素を示すブ
ロック図である。
置の構成に利用できるＣＭＯＳ構造の回路要素を示すブ
ロック図である。
【図８】本発明にかかるアナログデジタル変換回路装置
の第２実施例を示すブロック図である。
の第２実施例を示すブロック図である。
【図９】図８に示す実施例の動作を説明するダイヤグラ
ムである。
ムである。
【図１０】同じく動作を説明する為のダイヤグラムであ
る。
る。
【図１１】同じく動作を説明する為のダイヤグラムであ
る。
る。
【図１２】図８に示した実施例に組み込まれる分圧回路
の具体例を示す回路図である。
の具体例を示す回路図である。
【図１３】従来のアナログデジタル変換回路装置の一例
を示すブロック図である。
を示すブロック図である。
【図１４】従来のアナログデジタル変換回路装置の具体
的な回路構成を示す模式図である。
的な回路構成を示す模式図である。
１ Ａ／Ｄコンバータ ２ サンプルアンドホールド回路 ４ 第１の分圧回路 ５ 第１の電圧比較回路ブロック ６ アナログマルチプレックス回路ブロック ７ 減算回路 ９ 第２の分圧回路 １０ 第２の電圧比較回路ブロック １１ 加減算回路 １２ 第３の電圧比較回路ブロック １３ 論理回路 ５０ Ａ／Ｄコンバータ ５１ サンプルアンドホールド回路 ５２ 第１の分圧回路 ５３ 第２の分圧回路 ５４ 第１の電圧比較回路ブロック ５５ 第２の電圧比較回路ブロック ５６ アナログマルチプレックス回路ブロック ５７ 加減算回路 ５８ 論理回路
Claims (4)
- 【請求項１】 入力アナログ信号をサンプリングし、所
定期間保持する少なくとも１個のサンプルアンドホール
ド回路と、 第１の基準電圧を複数の粗な参照電圧レベルに分圧する
第１の分圧回路と、 前記サンプルアンドホールド回路の出力と、前記第１の
分圧回路の分圧された複数の粗な参照電圧レベルとを夫
々比較する事によって、前記入力アナログ信号を粗にデ
ジタル化する為の複数の電圧比較回路からなる少なくと
も１個の第１の電圧比較回路ブロックと、 前記第１の電圧比較回路ブロックの出力に応じて、前記
第１の分圧回路の複数の分圧された粗な参照電圧レベル
から少なくとも１つの電圧レベルを選ぶ少なくとも１個
のアナログマルチプレックス回路ブロックと、 前記サンプルアンドホールド回路の出力から前記アナロ
グマルチプレックス回路ブロックの少なくとも１つの出
力を減算する少なくとも１個の減算回路と、 第２の基準電圧を複数の密な参照電圧レベルに分圧する
第２の分圧回路と、 前記減算回路の出力と前記第２の分圧回路の複数の分圧
された密な参照電圧レベルとを夫々比較する事によっ
て、前記入力アナログ信号を密にデジタル化する為の複
数の電圧比較回路からなる少なくとも１個の第２の電圧
比較回路ブロックと、 前記第２の分圧回路によって分圧された密な参照電圧レ
ベルの少なくとも２つの電圧レベルを加減算し、補正用
の密な参照電圧レベルを生成する少なくとも１個の加減
算回路と、 前記減算回路の出力と前記加減算回路の出力とを比較す
る為の複数の電圧比較回路からなる少なくとも１個の第
３の電圧比較回路ブロックと、 前記第１の電圧比較回路ブロックの出力と前記第２の電
圧比較回路ブロックの出力と前記第３の電圧比較回路ブ
ロックの出力とから、前記入力アナログ信号に対応した
出力デジタル信号を発生する論理回路とからなるアナロ
グデジタル変換回路装置。 - 【請求項２】 （ａ）入力アナログ信号をサンプリング
し、前記入力アナログ信号のアナログデジタル変換が終
了するまで、前記入力アナログ信号を保持する手順と、 （ｂ）第１の複数の粗な参照電圧レベルと、前記入力ア
ナログ信号をそのまま又は前記保持されている入力アナ
ログ信号を比較する事によって、粗く第１のアナログデ
ジタル変換を行なう手順と、 （ｃ）前記第１のアナログデジタル変換の結果に応じて
前記第１の複数の粗な参照電圧レベルの少なくとも１つ
を選択する手順と、 （ｄ）前記保持されている入力アナログ信号から前記選
択された粗な参照電圧レベルを減算して減算結果を出力
する手順と、 （ｅ）前記減算結果と前記第１の複数の粗な参照電圧レ
ベルより細かい第２の複数の密な参照電圧レベルとを比
較する事により、密に第２のアナログデジタル変換を行
なう手順と、 （ｆ）前記第２の複数の密な参照電圧レベルから選ばれ
た少なくとも２つの電圧レベルの加減算を行なう事によ
り、複数の補正用の密な参照電圧レベルを発生する手順
と、 （ｇ）前記減算結果と、前記複数の補正用の密な参照電
圧レベルを比較して比較結果を出力する手順と、 （ｈ）前記第１のアナログデジタル変換の結果と、前記
第２のアナログデジタル変換の結果と、前記比較結果と
から、前記入力アナログ信号に対応する出力デジタル信
号を得る手順とを含むアナログデジタル変換方法。 - 【請求項３】 入力アナログ信号をサンプリングし、所
定期間保持する少なくとも１個のサンプルアンドホール
ド回路と、 第１の基準電圧を複数の粗な参照電圧レベルに分圧する
第１の分圧回路と、 前記サンプルアンドホールド回路の出力と、前記第１の
分圧回路の分圧された複数の粗な参照電圧レベルとを夫
々比較する事によって、前記入力アナログ信号を粗にデ
ジタル化する為の複数の電圧比較回路からなる少なくと
も１個の第１の電圧比較回路ブロックと、 前記第１の電圧比較回路ブロックの出力に応じて、前記
第１の分圧回路の分圧された複数の粗な参照電圧レベル
から少なくとも１つの電圧レベルを選ぶ少なくとも１個
のアナログマルチプレックス回路ブロックと、 前記サンプルアンドホールド回路の出力と、前記アナロ
グマルチプレックス回路ブロックの少なくとも１つの出
力との加減算を行なう少なくとも１個の加減算回路と、 第２の基準電圧を複数の密な参照電圧レベルに分圧する
第２の分圧回路と、 前記加減算回路の出力と前記第２の分圧回路の分圧され
た複数の密な参照電圧レベルとを夫々比較する事によっ
て、前記入力アナログ信号を密にデジタル化する為の複
数の電圧比較回路からなる少なくとも１個の第２の電圧
比較回路ブロックと、 前記第１の電圧比較回路ブロックの出力と、前記第２の
電圧比較回路ブロックの出力とから、前記入力アナログ
信号に対応した出力デジタル信号を発生する論理回路と
からなるアナログデジタル変換回路装置。 - 【請求項４】 （ａ）入力アナログ信号をサンプリング
し、前記入力アナログ信号のアナログデジタル変換が終
了するまで、前記入力アナログ信号を保持する手順と、 （ｂ）複数の第１の粗な参照電圧レベルと前記入力アナ
ログ信号をそのまま、又は前記保持されている入力アナ
ログ信号を比較する事によって、粗く第１のアナログデ
ジタル変換を行なう手順と、 （ｃ）前記第１のアナログデジタル変換の結果に応じて
前記第１の粗な参照電圧レベルの１つを選択する手順
と、 （ｄ）前記保持されている入力アナログ信号と、前記選
択された粗な参照電圧レベルとの加算又は減算を、前記
第１のアナログデジタル変換の結果に応じて行なう手順
と、 （ｅ）前記加算結果又は減算結果と、前記第１の粗な参
照電圧レベルより密な複数の第２の参照電圧レベルとを
比較する事により第２の密なアナログデジタル変換を行
なう手順と、 （ｆ）前記第１の粗なアナログデジタル変換の結果と、
前記第２の密なアナログデジタル変換の結果とから、前
記入力アナログ信号に対応する出力デジタル信号を得る
手順とを含むアナログデジタル変換方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4240905A JP2995599B2 (ja) | 1992-09-09 | 1992-09-09 | アナログデジタル変換方法 |
| US08/115,473 US5400029A (en) | 1992-09-09 | 1993-09-01 | Analog-digital conversion circuit device and analog-digital conversion method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4240905A JP2995599B2 (ja) | 1992-09-09 | 1992-09-09 | アナログデジタル変換方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11036203A Division JPH11274928A (ja) | 1999-02-15 | 1999-02-15 | アナログデジタル変換回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0690172A true JPH0690172A (ja) | 1994-03-29 |
| JP2995599B2 JP2995599B2 (ja) | 1999-12-27 |
Family
ID=17066423
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4240905A Expired - Lifetime JP2995599B2 (ja) | 1992-09-09 | 1992-09-09 | アナログデジタル変換方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5400029A (ja) |
| JP (1) | JP2995599B2 (ja) |
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| US5682163A (en) * | 1996-03-06 | 1997-10-28 | Industrial Technology Research Institute | Semi-pipelined analog-to-digital converter |
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| CN101655687B (zh) * | 2008-08-20 | 2011-11-09 | 鸿富锦精密工业（深圳）有限公司 | 电压误差校正系统 |
| TWI452846B (zh) * | 2010-12-16 | 2014-09-11 | Univ Nat Cheng Kung | 分段式類比數位轉換器及其方法 |
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