JPS6181030A - Ａ／ｄ変換器 - Google Patents
Ａ／ｄ変換器Info
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- JPS6181030A JPS6181030A JP20333484A JP20333484A JPS6181030A JP S6181030 A JPS6181030 A JP S6181030A JP 20333484 A JP20333484 A JP 20333484A JP 20333484 A JP20333484 A JP 20333484A JP S6181030 A JPS6181030 A JP S6181030A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、アナログ信号を高速かつ高分解能で、ディジ
タル信号に変換するＡ／Ｄ変換器に関し、更に詳しくは
、量子化と減算を繰り返して、高分解能を１与るＡ／Ｄ
変換器に関する。
タル信号に変換するＡ／Ｄ変換器に関し、更に詳しくは
、量子化と減算を繰り返して、高分解能を１与るＡ／Ｄ
変換器に関する。
（従来の技術）
第３図は、従来の直並列形と呼ばれているＡ／Ｄ変換器
の一例を示ケ植成図である。入力端子１に印加される入
力電圧ｖｉｎは、サンプルホールド回路２によってサン
プルボールドされる。このサンプルホールド回路２の出
力ｍ圧ｖＳは、減算増幅器３に印加されるとともに、第
１の並シ１ｊ△／Ｄ変換器４に印加される。この第１の
並列Ａ／Ｄ変換器４は、す′ラブルホール１回路２の出
カニ’ａ Ｉｆ ＶＳを量子化するものであって、正、
負の基準電圧±Ｖｒｅｒと、この基準電圧出Ｖｒｅｒを
分圧する２ニド個（ｎｌよ任、Ｑの整数）の等しい抵抗
Ｒ１と、分圧された参照電圧とリーンプルホールド回路
２からの電圧ｖＳとを比較する２ｎ千１個のコンパレー
タＣ，ＭＰ及び各コンパレータ出力２進符号化回路４１
とで構成されている。この第１の並列Ａ／Ｄ変換器の符
号化出力（±ｎビット）は、正負が反転され、Ｄ／Ａ変
換器５に印加され、ここで、アナログ信号ＶＤＡに変操
された後、抵抗Ｒ８２を介して減蓮増幅器３に印加され
る。
の一例を示ケ植成図である。入力端子１に印加される入
力電圧ｖｉｎは、サンプルホールド回路２によってサン
プルボールドされる。このサンプルホールド回路２の出
力ｍ圧ｖＳは、減算増幅器３に印加されるとともに、第
１の並シ１ｊ△／Ｄ変換器４に印加される。この第１の
並列Ａ／Ｄ変換器４は、す′ラブルホール１回路２の出
カニ’ａ Ｉｆ ＶＳを量子化するものであって、正、
負の基準電圧±Ｖｒｅｒと、この基準電圧出Ｖｒｅｒを
分圧する２ニド個（ｎｌよ任、Ｑの整数）の等しい抵抗
Ｒ１と、分圧された参照電圧とリーンプルホールド回路
２からの電圧ｖＳとを比較する２ｎ千１個のコンパレー
タＣ，ＭＰ及び各コンパレータ出力２進符号化回路４１
とで構成されている。この第１の並列Ａ／Ｄ変換器の符
号化出力（±ｎビット）は、正負が反転され、Ｄ／Ａ変
換器５に印加され、ここで、アナログ信号ＶＤＡに変操
された後、抵抗Ｒ８２を介して減蓮増幅器３に印加され
る。
減口増幅器３は、サンプルホールド回路２の出力電圧ｖ
Ｓと、Ｄ／Ａ変換器５からのアナログ信号ＶＤＡとを入
力し、第１の並列Ａ／Ｄ変換器４の量子化誤差（ＶＳ−
ＶＤＡ）を求め、これを増幅し、第２の並列Ａ／Ｄ変換
器６に入力させる。
Ｓと、Ｄ／Ａ変換器５からのアナログ信号ＶＤＡとを入
力し、第１の並列Ａ／Ｄ変換器４の量子化誤差（ＶＳ−
ＶＤＡ）を求め、これを増幅し、第２の並列Ａ／Ｄ変換
器６に入力させる。
この第２の並列Ａ／Ｄ変１条器６は、第１の並列Ａ／Ｄ
５２換器４と同様の構成であって、量子化誤差（５−Ｖ
ｏＡ）をＡ／Ｄ変換する。第２の並列Ａ／Ｄ変換器６の
出力符号は、全体のディジタル出力の下位ビットとなり
、第１の並列Ａ／Ｄ変換器４の出力符号は、上位ビット
となる。
５２換器４と同様の構成であって、量子化誤差（５−Ｖ
ｏＡ）をＡ／Ｄ変換する。第２の並列Ａ／Ｄ変換器６の
出力符号は、全体のディジタル出力の下位ビットとなり
、第１の並列Ａ／Ｄ変換器４の出力符号は、上位ビット
となる。
（発明が解決しようとする問題）
、 従来の回路は、このような構成であるた
めに、□１ 通常２ｒ１ビツトの直並列形Ａ／
Ｄ変換器を構成するには、基準電圧を分圧して参照電圧
を得るための複数個の抵抗やコンパレータ及びｎビット
確度でｎ／２ビツト分解能のＤ／Ａ変換器等を必要とし
、構成が複雑になるという問題があった。
めに、□１ 通常２ｒ１ビツトの直並列形Ａ／
Ｄ変換器を構成するには、基準電圧を分圧して参照電圧
を得るための複数個の抵抗やコンパレータ及びｎビット
確度でｎ／２ビツト分解能のＤ／Ａ変換器等を必要とし
、構成が複雑になるという問題があった。
本発明は、このような従来回路の問題点に鑑みてなされ
たもので、その目的は、高速かつ高分解能なＡ／Ｄ変換
器を簡単な構成で実現づることにある。
たもので、その目的は、高速かつ高分解能なＡ／Ｄ変換
器を簡単な構成で実現づることにある。
（問題点を解決するための手段）
このような問題点を解決する本発明は、入力信号をサン
プルホールドするサンプルホールド回路と、このサンプ
ルホールド回路の出ツノを入力づる利１り可変の減算増
幅器と、正、負極性のｉｌｌ！電圧を分圧する２”個の
等しい抵抗（ｎは任意の整数）及びこれらの各抵抗によ
って分圧された参照電圧と前記減口増幅器の出力電圧と
を比較する２＋′Ｉ＋１１［１ｉ１のコンパレータを含
み前記減算増幅器の出力電圧を量子化する並列は子化手
段と、この並列量子化手段の出力に応じて前記参照電圧
をスイッチし前期並列量子化手段のｗ子化値に対応した
アナログ電圧を１ｑるＤ／Ａ変換手段と、このＤ／Ａ変
換手段の出力を前記減算増幅器の入力側に与え里子化減
算を行ない、次に減算増幅器の利得を切り換える動作を
行い、これを所定回数繰り返す回路手段とを備えたこと
を特徴とするものである。
プルホールドするサンプルホールド回路と、このサンプ
ルホールド回路の出ツノを入力づる利１り可変の減算増
幅器と、正、負極性のｉｌｌ！電圧を分圧する２”個の
等しい抵抗（ｎは任意の整数）及びこれらの各抵抗によ
って分圧された参照電圧と前記減口増幅器の出力電圧と
を比較する２＋′Ｉ＋１１［１ｉ１のコンパレータを含
み前記減算増幅器の出力電圧を量子化する並列は子化手
段と、この並列量子化手段の出力に応じて前記参照電圧
をスイッチし前期並列量子化手段のｗ子化値に対応した
アナログ電圧を１ｑるＤ／Ａ変換手段と、このＤ／Ａ変
換手段の出力を前記減算増幅器の入力側に与え里子化減
算を行ない、次に減算増幅器の利得を切り換える動作を
行い、これを所定回数繰り返す回路手段とを備えたこと
を特徴とするものである。
（実施例）
以下、本発明の実施例を図面を用いて詳細に説明する。
第１図は本発明に係る実施例の一例を示す構成図である
。図において、１は入力信号Ｖｉｎが印加される入力端
子、２は入力信号■ｉｎをサンプルホールドするサンプ
ルホールド回路、３はサンプルホールド回路２の出力信
号ｖｓを入力する刊冑可変の減算増幅器である。この減
算増幅器３は、入力抵抗Ｒｈ直流増幅器ＡＭＰＩ、帰還
低抗Ｒ，３Ｒ，１２Ｒ，４８Ｒ及びこれらの各帰還抵抗
を短絡するスイッチｓｇ１〜３ｇ３、出力電圧を切操え
て取り出すスイッチＳＧ１〜ＳＧ４を含んで構成されて
いる。
。図において、１は入力信号Ｖｉｎが印加される入力端
子、２は入力信号■ｉｎをサンプルホールドするサンプ
ルホールド回路、３はサンプルホールド回路２の出力信
号ｖｓを入力する刊冑可変の減算増幅器である。この減
算増幅器３は、入力抵抗Ｒｈ直流増幅器ＡＭＰＩ、帰還
低抗Ｒ，３Ｒ，１２Ｒ，４８Ｒ及びこれらの各帰還抵抗
を短絡するスイッチｓｇ１〜３ｇ３、出力電圧を切操え
て取り出すスイッチＳＧ１〜ＳＧ４を含んで構成されて
いる。
４は減算増幅器３の出力信号ＶＣを量子化する並列量子
化手段で、正、負極性の基準Ｃ８圧±ＶＲ及びこの基準
電圧±ＶＲを分圧する２”＜ｎは任意の整数で、この例
ではｎは３）個の等しい抵抗ＲＤ、分圧された参照電圧
と減口増幅器３の出力電圧ＶＣとを比較する２”＋ｉ（
ここでは９個）のコンパレータＣＭＰ１〜ＣＭＰ９及び
各コンパレータの出力をラッチするフリップフロップＦ
Ｆ１〜ＦＦ９で構成されている。 ・ ５は並列Ｗ子化手段４の出力に応じて各参照電圧をスイ
ッチし、アナログ電圧を１４１で、このアナログ電圧を
減算増幅器３の入り側に与えるＤ／Ａ変換手段である。
化手段で、正、負極性の基準Ｃ８圧±ＶＲ及びこの基準
電圧±ＶＲを分圧する２”＜ｎは任意の整数で、この例
ではｎは３）個の等しい抵抗ＲＤ、分圧された参照電圧
と減口増幅器３の出力電圧ＶＣとを比較する２”＋ｉ（
ここでは９個）のコンパレータＣＭＰ１〜ＣＭＰ９及び
各コンパレータの出力をラッチするフリップフロップＦ
Ｆ１〜ＦＦ９で構成されている。 ・ ５は並列Ｗ子化手段４の出力に応じて各参照電圧をスイ
ッチし、アナログ電圧を１４１で、このアナログ電圧を
減算増幅器３の入り側に与えるＤ／Ａ変換手段である。
このＤ／Ａ変換手段５は、参照電圧をスイッチする３個
のスイッチをひとつのグループとする９グループ（合計
で２７個）のスイッーＦ一群ＳＤ１１．５Ｄ２１，５Ｄ
３１〜５Ｄ１９゜５Ｄ２９，５Ｄ３９と、各グループの
各スイッチからの信号をそれぞれ入力する３個のバッフ
ァアンプＡＭＰｄ１．ＡＭＰｄ２．ＡＭＰｄ３と、これ
ら−の各バッファアンプの出力側に設けたスイッチＳｄ
１゜Ｓｄ２． Ｓｄ３を含んで構成されており、各バッ
ファ □アンプ△ＭＰｄ１〜Ａ Ｍ Ｐ ｄ３の
出力は、各スイッチＳｄ１〜Ｓｄ３及ヒ滅ｎ用ノ土ミ低
抗Ｒ，４Ｒ，１６Ｒを介して、減口増幅器３の入力端に
印加される。
のスイッチをひとつのグループとする９グループ（合計
で２７個）のスイッーＦ一群ＳＤ１１．５Ｄ２１，５Ｄ
３１〜５Ｄ１９゜５Ｄ２９，５Ｄ３９と、各グループの
各スイッチからの信号をそれぞれ入力する３個のバッフ
ァアンプＡＭＰｄ１．ＡＭＰｄ２．ＡＭＰｄ３と、これ
ら−の各バッファアンプの出力側に設けたスイッチＳｄ
１゜Ｓｄ２． Ｓｄ３を含んで構成されており、各バッ
ファ □アンプ△ＭＰｄ１〜Ａ Ｍ Ｐ ｄ３の
出力は、各スイッチＳｄ１〜Ｓｄ３及ヒ滅ｎ用ノ土ミ低
抗Ｒ，４Ｒ，１６Ｒを介して、減口増幅器３の入力端に
印加される。
７は制ｔｉｌｌ論理回路で、各フリップフロップ回路Ｆ
Ｆ１〜ＦＦ９を介して並ｔ１１量子化手段４からの量子
化出力を入力し、Ｄ／Ａ変換手段５の各スイッチＳＤ１
１，５Ｄ２１，５Ｄ３１〜８０１９，５Ｄ２９，５Ｄ３
９及びスイッチＳｄ１〜Ｓｄ３を制御するとともに、サ
ンプルホールド回路２や、減算増幅器３の各スイッチを
制御する。
Ｆ１〜ＦＦ９を介して並ｔ１１量子化手段４からの量子
化出力を入力し、Ｄ／Ａ変換手段５の各スイッチＳＤ１
１，５Ｄ２１，５Ｄ３１〜８０１９，５Ｄ２９，５Ｄ３
９及びスイッチＳｄ１〜Ｓｄ３を制御するとともに、サ
ンプルホールド回路２や、減算増幅器３の各スイッチを
制御する。
このように構成した本発明装置の動作を第３図の動作説
明図を参照しながら説明する。ここでは、±２ＢｉｔＸ
４の８ｂｉｔＡ／Ｄ変換器を想定する。
明図を参照しながら説明する。ここでは、±２ＢｉｔＸ
４の８ｂｉｔＡ／Ｄ変換器を想定する。
Ａ／Ｄ変換の開始により、まず制御論理回路７は、サン
プルホールド回路２で、入力信号■ｉｎをサンプルホー
ルドし、このホールド電圧ｖＳをＡ／Ｄ変換する。
プルホールド回路２で、入力信号■ｉｎをサンプルホー
ルドし、このホールド電圧ｖＳをＡ／Ｄ変換する。
最初に、減算増幅器３のスイッチＳＧ１及びスイッチＳ
ｇ１が閉じられており、ホールド電圧■Ｓの一１倍の電
圧ＶＣが並列ｍｆｔ手段４に与えられ、これが量子化さ
れる（第１串子化）。並列ａ子化手段４からの？ｎ子化
１直出力Ｑｏ〜Ｑ±４は、制御論理回路７に加えられて
おり、この制御論理回路７は、量子化（０１に従ってＱ
、／Ａ変換手段５のスイッチ５ＤＩＩ〜５Ｄ１９の何
れかを閉じ、滑子化アナログ電圧■ｄ１をバッファアン
プ△１ｙｌｐ＋Ｊ１に印加させる。ここでスイッチＳｄ
１が閉じられ、量子化アナログ電圧Ｖｄ１は、抵抗Ｒを
通して減算増幅器３に入力され、減算が行なわれる。以
上の動作によって、減算増幅器３の出力端には、第１足
子化値のｍ子化誤差（ＶＳ−Ｖｄ１）が１５られる。
ｇ１が閉じられており、ホールド電圧■Ｓの一１倍の電
圧ＶＣが並列ｍｆｔ手段４に与えられ、これが量子化さ
れる（第１串子化）。並列ａ子化手段４からの？ｎ子化
１直出力Ｑｏ〜Ｑ±４は、制御論理回路７に加えられて
おり、この制御論理回路７は、量子化（０１に従ってＱ
、／Ａ変換手段５のスイッチ５ＤＩＩ〜５Ｄ１９の何
れかを閉じ、滑子化アナログ電圧■ｄ１をバッファアン
プ△１ｙｌｐ＋Ｊ１に印加させる。ここでスイッチＳｄ
１が閉じられ、量子化アナログ電圧Ｖｄ１は、抵抗Ｒを
通して減算増幅器３に入力され、減算が行なわれる。以
上の動作によって、減算増幅器３の出力端には、第１足
子化値のｍ子化誤差（ＶＳ−Ｖｄ１）が１５られる。
次に、スイッチＳＧ１及びスイッチＳｇ１を開き、スイ
ッチＳＧ２及びスイッチＳ９２を閉じ、これによって減
算増幅器３の利１９を切り換え、■Ｃ−（ＶＳ−Ｖｄ１
）ｘ４を並列端子化手段４に入力させる。この電圧は、
再び並列端子化手段４によって量子化（第２旧子化）さ
れ、制ｍ論理回路７は、その給子化出力Ｑｏ〜Ｑ±４に
従って、スイッチ５Ｄ２１〜５Ｄ２９の何れかを閉じ、
第２回目の量子化アナログ電圧Ｖｄ２をバッファアンプ
△ＭＰｄ２の入力端に得る。
ッチＳＧ２及びスイッチＳ９２を閉じ、これによって減
算増幅器３の利１９を切り換え、■Ｃ−（ＶＳ−Ｖｄ１
）ｘ４を並列端子化手段４に入力させる。この電圧は、
再び並列端子化手段４によって量子化（第２旧子化）さ
れ、制ｍ論理回路７は、その給子化出力Ｑｏ〜Ｑ±４に
従って、スイッチ５Ｄ２１〜５Ｄ２９の何れかを閉じ、
第２回目の量子化アナログ電圧Ｖｄ２をバッファアンプ
△ＭＰｄ２の入力端に得る。
ここで、スイッチＳｄ２が閉じられ、この電圧は抵抗４
Ｒを通して、減算増幅器３に入力され、第２回目の減筒
が行なわれる。
Ｒを通して、減算増幅器３に入力され、第２回目の減筒
が行なわれる。
次に、スイッチＳＧ２及びスイッチＳｇ２を間き、スイ
ッチＳＧ３及びスイッチ３ｇ３を閉じ、これによって減
算増幅器３の利得を切り換え、今度は、ＶＣ＝ （ＶＳ
−Ｖｄ１−Ｖｄ２．／４ ） ｘ １６を並列ｍｆｔ手
段４に入力し、ここで、３回目の量子化（第３串子化）
がなされる。３回目のは子化アナログ電圧Ｖｄ３は、ス
イッチ３ ｄ３．抵抗１６Ｒを通して、減算増幅器３に
入力され、第３回目の減算が行なわれる。
ッチＳＧ３及びスイッチ３ｇ３を閉じ、これによって減
算増幅器３の利得を切り換え、今度は、ＶＣ＝ （ＶＳ
−Ｖｄ１−Ｖｄ２．／４ ） ｘ １６を並列ｍｆｔ手
段４に入力し、ここで、３回目の量子化（第３串子化）
がなされる。３回目のは子化アナログ電圧Ｖｄ３は、ス
イッチ３ ｄ３．抵抗１６Ｒを通して、減算増幅器３に
入力され、第３回目の減算が行なわれる。
次に、同様にして、スイッチＳＧ３及びスイッチＳ０３
を開き、スイッチＳＧ４を閉じ、今度は、ＶＣ−（ＶＳ
−Ｖｄ１−Ｖｄ２／４−Ｖｄ３／１６）×６４ を並列端子化手段４に入力し、ここで、４回目の出子化
（第４ｆｆｉ子化）がなされ、Ａ／Ｄ変換動作を終了す
る。
を開き、スイッチＳＧ４を閉じ、今度は、ＶＣ−（ＶＳ
−Ｖｄ１−Ｖｄ２／４−Ｖｄ３／１６）×６４ を並列端子化手段４に入力し、ここで、４回目の出子化
（第４ｆｆｉ子化）がなされ、Ａ／Ｄ変換動作を終了す
る。
なお、上記の実施例では、４回の量子化動作と３回の量
子化減Ｑを行なわ廿る場合を例にとって説明したが、こ
れらの動作を更に多く繰り返すことができるように構成
すれば、Ａ／Ｄ変換の分解能を更に高くすることができ
る。
子化減Ｑを行なわ廿る場合を例にとって説明したが、こ
れらの動作を更に多く繰り返すことができるように構成
すれば、Ａ／Ｄ変換の分解能を更に高くすることができ
る。
（発明の効果）
以上説明したように、本発明は、■子化手段が１相で構
成されるもので、本発明によれば、高速かつ高分解能な
Ａ／Ｄ変換器を簡単な構成で実現できる。
成されるもので、本発明によれば、高速かつ高分解能な
Ａ／Ｄ変換器を簡単な構成で実現できる。
第１図は、本発明に係る実施例の一例を示す構成図、第
２図はその０３作を示す動作説明図、第３図は、従来の
直並列形Ａ／Ｄ変換器の構成図である。 １・・・入力端子 ２・・・ナンプルホールド回路
２図はその０３作を示す動作説明図、第３図は、従来の
直並列形Ａ／Ｄ変換器の構成図である。 １・・・入力端子 ２・・・ナンプルホールド回路
Claims (1)
- 入力信号をサンプルホールドするサンプルホールド回路
と、このサンプルホールド回路の出力を入力する利得可
変の減算増幅器と、正、負極性の基準電圧を分圧する２
＾ｎ個の等しい抵抗（ｎは任意の整数）及びこれらの各
抵抗によって分圧された参照電圧と前記減算増幅器の出
力電圧とを比較する２＾ｎ＋１個のコンパレータを含み
前記減算増幅器の出力電圧を量子化する並列量子化手段
と、この並列量子化手段の出力に応じて前記参照電圧を
スイッチし前期並列量子化手段の量子化値に対応したア
ナログ電圧を得るＤ／Ａ変換手段と、このＤ／Ａ変換手
段の出力を前記減算増幅器の入力側に与え量子化減算を
行ない、次に減算増幅器の利得を切り換える動作を行い
、これを所定回数繰り返す回路手段とを備えたＡ／Ｄ変
換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20333484A JPS6181030A (ja) | 1984-09-28 | 1984-09-28 | Ａ／ｄ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20333484A JPS6181030A (ja) | 1984-09-28 | 1984-09-28 | Ａ／ｄ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6181030A true JPS6181030A (ja) | 1986-04-24 |
| JPH0511445B2 JPH0511445B2 (ja) | 1993-02-15 |
Family
ID=16472290
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20333484A Granted JPS6181030A (ja) | 1984-09-28 | 1984-09-28 | Ａ／ｄ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6181030A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6457824A (en) * | 1987-08-28 | 1989-03-06 | Hitachi Ltd | Serial/parallel ad converter |
| JPH01202927A (ja) * | 1988-02-09 | 1989-08-15 | Nec Corp | アナログ／デジタル変換器 |
| JPH0690172A (ja) * | 1992-09-09 | 1994-03-29 | Seiko Instr Inc | アナログデジタル変換回路装置およびアナログデジタル変換方法 |
| JPH11274928A (ja) * | 1999-02-15 | 1999-10-08 | Seiko Instruments Inc | アナログデジタル変換回路装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58206228A (ja) * | 1982-05-27 | 1983-12-01 | Nippon Denso Co Ltd | アナログーディジタル変換方法 |
-
1984
- 1984-09-28 JP JP20333484A patent/JPS6181030A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58206228A (ja) * | 1982-05-27 | 1983-12-01 | Nippon Denso Co Ltd | アナログーディジタル変換方法 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6457824A (en) * | 1987-08-28 | 1989-03-06 | Hitachi Ltd | Serial/parallel ad converter |
| JPH01202927A (ja) * | 1988-02-09 | 1989-08-15 | Nec Corp | アナログ／デジタル変換器 |
| JPH0690172A (ja) * | 1992-09-09 | 1994-03-29 | Seiko Instr Inc | アナログデジタル変換回路装置およびアナログデジタル変換方法 |
| JPH11274928A (ja) * | 1999-02-15 | 1999-10-08 | Seiko Instruments Inc | アナログデジタル変換回路装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0511445B2 (ja) | 1993-02-15 |
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