JPH01133422A - 全並列逐次比較形アナログ‐デジタル変換器 - Google Patents

全並列逐次比較形アナログ‐デジタル変換器

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JPH01133422A
JPH01133422A JP63182764A JP18276488A JPH01133422A JP H01133422 A JPH01133422 A JP H01133422A JP 63182764 A JP63182764 A JP 63182764A JP 18276488 A JP18276488 A JP 18276488A JP H01133422 A JPH01133422 A JP H01133422A
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converter
signal
analog
bit
signals
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JP63182764A
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Lee Yun-Tae
リー，ユン　タエ
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Samsung Semiconductor and Telecomunications Co Ltd
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Samsung Semiconductor and Telecomunications Co Ltd
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、全並列逐次比較形アナログ−デジタル変換器
に係り、特に、逐次比較形変換方式と全並列変換方式を
利用して、変換速度を一層向上したアナログ−デジタル
変換器に関する。
（従来の技術〕 従来、アナログ−デジタル変換器（以下Ａ−Ｄ変換器と
略称する）の市場の約７０％を占める逐次比較形Ａ−Ｄ
変換器は、製造技術の向上とともに変換速度を改善して
いった。
ところで、逐次比較形変換方式には、低速度、＾解像度
の積分形方式と、高速度、低解像度の全並列方式と、こ
れらの両名の中間レベルの変換方式とがある。
逐次比較形変換方式を説明するためのＡ−Ｄ変換器は、
第２図へに示すようにサンプルホールド回路２、比較器
３、ｎ−ｂｉｔ逐次比較形レジスタ４　（ＳＡＲ）およ
びｎ−ｂｉｔ７ジタルー７ナログ変換器５（以下Ｄ−Ａ
変換器と略称する）により構成されており、この逐次比
較形Ａ−Ｄ変換器の動作の原理は下記のようである。
入力端子１を通じて入力されるアナログ信号は、サンプ
ルホールド回路２によってサンプリングされた後、ｎ−
ｂｉｔＤ−Ａ変換器５が出力した信号と、比較器３にお
いて比較され、この比較信号がｎ−ｂｉｔ逐次比較形レ
ジスタ４に入力される。
そして、この逐次比較形レジスタ４から出力されるｎ−
ｂｉｔ信号は、ｎ−ｂｉｔＤ−Ａ変換器５に入力されて
アナログ信号に変換される。
このような構成によれば、サンプルホールド回路２にお
いてサンプリングされた信号が逐次比較形レジスタ４に
入力されると、この逐次比較形レジスタ４において基準
電圧に対応するデジタルデータを順次出力して、ｎ−ｂ
ｉｔＤ−Ａ変換器５においてアナログ信号に変換する。
たとえば逐次比較形レジスタ４において“１００．、、
Ｏ″というデータが出力されるとｎ−ｂｉｔＤ−Ａ変換
器５においてはＶｒｅｆ／２　（ここｒｖｒｅ’ｒは基
準電圧）のアナログ信号が出力されてサンプリングされ
た入力アナログ信号と比較器３において比較される。
たとえば入力アナログ信号がＶｒｅｆ／２より大きい場
合には逐次比較形レジスタ４の出力データの最上位ｂ　
ｉ　ｔ　（ＭＳＢ＞が“１”とセツティングされ、この
逆の場合は０”とセツティングされる。
そして、逐次比較形レジスタ４の出力データ中最上位ｂ
ｉｔのつぎのｂｉｔを決定するために逐次比較形レジス
タ４においては“×１０００．。
０”（ここではＸは決定された最上位ｂｉｔで“１″ま
たは“０″）が出力され、このときｎ−ｂｉｔＤ−Ａ変
換器５においては最上位ｂｉｔが“１”の時、３／４Ｖ
ｒｅｆを出力し、最上位ｂｉｔが“０”の時、１／４Ｖ
ｒｅｆを出力して比較器３において入力アナログ信号と
再度比較される。
このように比較器３を通じて入力信号と逐次比較形レジ
スタ４から出力するアナログ信号を比較した結果を、セ
ツティングされたデータに基いて前記最上位ｂｉｔを決
定するのと同一の方法で逐次比較形レジスタ４に貯蔵す
る。
以上の過程を最下位ｂ　ｉ　ｔ　（ＬＳＢ）まで繰返す
と変換が終り、逐次比較形レジスタ４からは入力アナロ
グ信号に対応するｎ−ｂｉｔデジタルデータが出力され
る。
前述したｂｉｔは解像度を区分する単位で、ｂｉｔ数が
多いほど入力アナログ信号に対する変換デジタルデータ
は精密に出力される。
このような逐次比較形変換方式は変換誤差は少ないが、
変換速度が多少遅いという欠点がある。
一方、第２図Ｂは半並列変換方式のＡ−Ｄ変換器の概略
回路図で、サンプルホールド回路７、ｎ／２　ｂ　ｉ　
を全並列Ａ−Ｄ変換器８、ラッチ９、ｎ／２ｂｉｔＤ−
Ａ変換器１０、減算器１１およびｎ／２　ｂ　ｔ　を全
並列Ａ−Ｄ変換器１２により構成されている。
まず、入力端子６を通じて入力されるアナログ信号はサ
ンプルホールド回路７によってサンプリングされ、この
サンプリングされた入力アナログ信号は２°７２個の比
較器とエンコーダとからなるｎ／２　ｂ　ｉ　を全並列
Ａ−Ｄ変換器８に入力されて上位のｎ／２　ｂ　ｉ　ｔ
が決定され、このように決定された上位のｎ／２　ｂ　
ｉ　ｔは、ラッチ９およびｎ／２ｂｉｔＤ−Ａ変換器１
０を通じて減算器１１に入力され、この減算器１１にお
いて入カアナログ信号を減算する。
この減算された信号はもうひとつのｎ／２　ｂ　ｉ　を
全並列変換器１２に入力されて残った下位ｎ／２ｂｉｔ
を決定する。
〔発明が解決しようとする課題〕
しかしながら、前述した逐次比較形変換方式は、変換誤
差は少ないが、変換速度が多少遅いという問題点がある
。また、前述した手並列変換方式は、変換速度は速いが
、下位の２　ｂｉｔ決定時に変換誤差が発生するという
問題点がある。
前述した逐次比較形Ａ−Ｄ変換器と手並列Ａ−Ｄ変換器
との変換時間を比較してみると、前者の場合はｂａｔ数
が増加しても（すなわち、解像度を高くしても）変換時
間は１単位ずつ増加し、優者の場合は内部的に比較器の
数とエンコーダとが増加するだけで変換時間はあまり増
加しない。
また、変換誤差の場合は変換速度とは逆比例関係にあり
、逐次比較形変換方式の方が手並列変換方式より変換誤
差が少ない。
本発明は、前述した逐次比較形変換方式と手並列変換方
式の長所だけを採用して、逐次比較形変換方式より変換
速度が向上され、また、変換誤差を安定化することがで
きる全並列逐次比較形アナログ−デジタル変換器を提供
することを目的とする。
〔課題を解決するための手段〕
本発明は、アナログ入力信号をデジタル信号に変換させ
るｎ−ｂｉｔＡ−［］変換器において、アナログ入力信
号をサンプリングするサンプルホールド回路と、このサ
ンプルホールトロ路のサンプリング信号を入力され２°
７２個のステップに区分された基準信号と同時に比較し
たうえでエンコーディングし対応するデジタル信号の上
位のｎ／２　ｂ　ｉ　を信号を出力するｎ／２　ｂ　ｉ
　を全並列変換器と、前記上位のｎ／２　ｂ　ｉ　を信
号を保持するラッチと、このラッチの出力信号を入力さ
れ、この出力信号に対応するアナログ信号に変換するｎ
／２　ｂ　ｉ　ｔ　Ｄ　−Ａ変換器と、このｎ／２　ｂ
　ｉ　ｔＤ−Ａ変換器のアナログ信号とサンプルホール
トロ路のサンプリング信号の一方から他方を減算する減
算器と、この減算器の出力信号と逐次比較形方式のｎ／
２ｂｉｔＱ−Ａ変換器の出力信号とを比較する比較器と
、この比較器の比較信号を入力され逐次比較形方式で下
位のｎ／２　ｂ　ｉ　ｔを決定するように変換するｎ／
２　ｂ　ｉ　を逐次変換器と、このｎ／２　ｂ　ｉ　を
逐次変換器の下位のｎ／２　ｂ　ｉ　を信号を入力され
てアナログ信号に変換するｎ／２　ｂ　ｉ　ｔＤ−Ａ変
換器とからなることを特徴とする。
〔作　用〕 前述した構成の本発明によれば、まず、サンプルホール
ド回路がアナログ入力信号をサンプリングし、このサン
プリング信号をｎ／２　ｂ　ｉ　を全並列変換器におい
て２°７２個のステップに区分された基準信号と同時に
比較したうえでエンコーディングして対応するデジタル
信号の上位のｎ／２　ｂ　ｉ　を信号を出力し、この上
位のｎ／２　ｂ　ｉ　を信号をラッチにより保持したう
えでこのラッチの出力信号をｎ／２ｂｉｔＤ−Ａ変換器
においてアナログ信号に変換する。その後、このアナロ
グ信号を減算器に入力してこのアナログ信号と前記サン
プルホールド回路のサンプリング信号の一方から他方を
減算し、この減算器の出力信号と逐次比較形方式のｎ／
２ｂｉｔＤ−Ａ変換器の出力信号とを比較器において比
較し、この比較器の比較信号をｎ／２　ｂ　ｉ　を逐次
変換器において逐次比較形方式で下位のｎ／２　ｂ　ｉ
　ｔを決定するように変換することによりｎｂｉｔを高
速にしかも正確に変換することができる。
〔実施例〕
以下、本発明を図面に示す実施例により説明する。
第１図は本発明による全並列逐次比較形Ａ−Ｄ変換器の
回路図で、この全並列逐次比較形Ａ−Ｄ変換器が有して
いるサンプルホールド回路２１、ｎ／２　ｂ　ｉ　を全
並列変換器２２、ラッチ２３、ｎ／２ｂｉｔＤ−Ａ変換
器２４および減算器２５は、前述した第２図Ｂの手並列
変換方式と同様に接触連結され、上位のｎ／２　ｂ　ｉ
　ｔを決定するようになっており、前記減算器２５の出
力信号はもうひとつのｎ／２ｂｉｔＤ−Ａ変換器２８か
ら出力されるアナログ信号と比較１２６において比較さ
れてその結果値がｎ／２　ｂ　ｉ　を逐次変換器２７に
出力され、このｎ／２　ｂ　ｉ　を逐次変換器２７にお
いて下位のｎ／２　ｂ　ｉ　ｔが決定され、この下位の
ｎ／２　ｂ　ｉ　を信号がｎ／２ｂｉｔＤ−Ａ変換器２
８に出力されるように接触連結されている。
つぎに、前述した構成からなる本実施例の動作について
説明する。
入力端子２０を通じて入力されるアナログ信号はサンプ
ルホールド回路２１によってサンプリングされ、このサ
ンプリングされた信号が入力されるｎ／２　ｂ　ｉ　を
全並列変換器２２においては上位のｎ／２　ｂ　ｉ　を
信号を決定し出力する。
すなわち、前記ｎ／２　ｂ　ｉ　を全並列変換器２２は
２ｎ／２ｇの比較器とエンコーダにより構成されており
、サンプリングされた信号が、２ｎ″個のステップ別に
区分されて印加される基準電圧と同時に比較され、出力
された信号がエンコーダに入力されることによって上位
のｎ／２　ｂ　ｉ　ｔのデジタルデータが出力される。
この上位ｎ／２　ｂ　Ｉ　を信号はラッチ２３を通じて
Ｄ−Ａ変換器２４に入力されて、このＡ−Ｄ変換器２４
においてこれに準するアナログ信号が出力される。
前記ｎ／２ｂｉｔＤ−Ａ変ｉＩｋ器２４のアナログ信号
は、サンプリングされた信号を減算器２５において減算
したうえでこの減算信号が比較器２６に入力され、比較
器２６の異なる入力端子には、もうひとつのｎ／２ｂｉ
ｔＤ−Ａ変換器２８から出力された信号が入力されて比
較され、この比較器２６から出力された比較信号はｎ／
２　ｂ　ｉ　を逐次変換器２７に入力される。
このとき、ｎ／２　ｂ　ｉ　を逐次変換器２７において
は逐次比較形変換方式の第２図Ａで図示した逐次比較形
Ａ−Ｄ変換器の逐次比較形しンスタ４と同様にして下位
のｎ／２　ｂ　ｉ　ｔを最上位ｂｉｔから最下位ｂｉｔ
まで順次決定して出力し、このｎ／２　ｂ　ｉ　を逐次
変換器２７のデジタルデータは、ｎ／２ｂｉｔＤ−Ａ変
換器２８に入力されてアナログ信号に変換されたうえで
比較器２６に入力される。
〔発明の効果〕
以上のように本発明によれば、まず、半並列麦換方式を
利用するから逐次比較形ｂＪｔＡ−Ｄ変換器の変換速度
より早い変換速度が轡られるし、また、下位のｎ／２　
ｂ　ｉ　ｔの決定を逐次比較形変換方式で処理するから
変換速度を遅くして逐次比較形水準において変換を正確
に行なうことができる。
【図面の簡単な説明】
第１図は本発明による全並列逐次比較形アナログ−デジ
タル変換器の実施例を示す回路図、第２図Ａは従来の逐
次比較形アナログ−デジタル変換器の回路図、第２図Ｂ
は従来の半金並列アナログ−デジタル変換器の回路図で
ある。 １．６．２０−・・入力端子、２，７．２１・・・サン
プルホールトロ路、３．２６・・・比較器、４・・・ｎ
／２　ｂ　ｉ　を逐次変換器、５−ｎ　−ｂ　ｉ　ｔ　
Ｄ　−Ａ変換器、８．　１２．　２２・”ｎ／２　ｂ　
ｉ　を全並列変換器、９．２３・・・ラッチ、１０．２
４．２８・・・ｎ／２ｂｉｔＤ−Ａ変換器、１１．２５
・・・減算器、２７・・・ｎ／２　ｂ　ｉ　を逐次変換
器。

Claims (1)

    【特許請求の範囲】
  1. アナログ入力信号をデジタル信号に変換させるｎ−ｂｉ
    ｔアナログ−デジタル変換器において、アナログ入力信
    号をサンプリングするサンプルホールド回路（２１）と
    、このサンプルホールド回路（２１）のサンプリング信
    号を入力され２＾ｎ＾／＾２個のステップに区分された
    基準信号と同時に比較したうえでエンコーディングし対
    応するデジタル信号の上位のｎ／２ｂｉｔ信号を出力す
    るｎ／２ｂｉｔ全並列変換器（２２）と、前記上位のｎ
    ／２ｂｉｔ信号を保持するラッチ（２３）と、このラッ
    チ（２３）の出力信号を入力され、この出力信号に対応
    するアナログ信号に変換するｎ／２ｂｉｔデジタル−ア
    ナログ変換器（２４）と、このｎ／２ｂｉｔデジタル−
    アナログ変換器のアナログ信号とサンプルホールド回路
    （２１）のサンプリング信号の一方から他方を減算する
    減算器（２５）と、この減算器（２５）の出力信号と逐
    次比較形方式のｎ／２ｂｉｔデジタル−アナログ変換器
    （２８）の出力信号とを比較する比較器（２６）と、こ
    の比較器（２６）の比較信号を入力され逐次比較形方式
    で下位のｎ／２ｂｉｔを決定するように変換するｎ／２
    ｂｉｔ逐次変換器（２７）と、このｎ／２ｂｉｔ逐次変
    換器（２７）の下位のｎ／２ｂｉｔ信号を入力されアナ
    ログ信号に変換するｎ／２ｂｉｔデジタル−アナログ変
    換器（２８）とからなることを特徴とする全並列逐次比
    較形アナログ−デジタル変換器。
JP63182764A 1987-07-22 1988-07-21 全並列逐次比較形アナログ‐デジタル変換器 Pending JPH01133422A (ja)

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