JPS5928294B2 - Ａｄ変換器 - Google Patents
Ａｄ変換器Info
- Publication number
- JPS5928294B2 JPS5928294B2 JP10701377A JP10701377A JPS5928294B2 JP S5928294 B2 JPS5928294 B2 JP S5928294B2 JP 10701377 A JP10701377 A JP 10701377A JP 10701377 A JP10701377 A JP 10701377A JP S5928294 B2 JPS5928294 B2 JP S5928294B2
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- JP
- Japan
- Prior art keywords
- converter
- circuit
- output
- overflow
- signal
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Description
【発明の詳細な説明】
本発明は逐次比較方式のＡＤ変換器、特に過入力アナロ
グ信号のオーバーフロー検出を可能としたＡＤ変換器に
関するものである。
グ信号のオーバーフロー検出を可能としたＡＤ変換器に
関するものである。
従来、逐次比較方式のＡＤ変換器においてアナログ入力
値がその定格入力値を越えて入力された場合、オーバー
フロー信号ＯＦを発生させている。
値がその定格入力値を越えて入力された場合、オーバー
フロー信号ＯＦを発生させている。
オーバーフロー信号ＯＦは、例えば純２進出力符号を有
するＡＤ変、換器においては最上位ビットＭＳＢの２倍
のＤＡ変換出力を有するオーバーフロー検出回路により
発生されている。
するＡＤ変、換器においては最上位ビットＭＳＢの２倍
のＤＡ変換出力を有するオーバーフロー検出回路により
発生されている。
これはＡＤ変換器の最大の純２進出力符号は最上位ビッ
トＭＳＢより最下位ビットＬＳＢのすべてのビット出力
がすべてｆｌ １ ｎになった状態である。
トＭＳＢより最下位ビットＬＳＢのすべてのビット出力
がすべてｆｌ １ ｎになった状態である。
このとさのアナログ入力値にさらに最下位ビットＬＳＢ
に相当するアナログ入力値以上が付加されて入力された
場合、オーバーフロー検出回路が動作してオーバーフロ
ー信号ＯＦを出力する場合が一般的である。
に相当するアナログ入力値以上が付加されて入力された
場合、オーバーフロー検出回路が動作してオーバーフロ
ー信号ＯＦを出力する場合が一般的である。
このオーバーフロー検出回路の動作について更に第１図
にしたがって説明すると、オーバーフロー検出回路１も
通常の逐次比較方式の各ビットを構成する回路の動作と
同様に動作する。
にしたがって説明すると、オーバーフロー検出回路１も
通常の逐次比較方式の各ビットを構成する回路の動作と
同様に動作する。
即ち、先ずシフトレジスタＳＲからの始めの順序信号”
０”はレジスタ回路ＦＦｏのセットパルスＳ。
０”はレジスタ回路ＦＦｏのセットパルスＳ。
となりＦＦｏをセットし、オーバーフロー検出用Ｄ−Ａ
変換器ＤＡｏを駆動してアナログ出力信号Ｅｏを発生す
る。
変換器ＤＡｏを駆動してアナログ出力信号Ｅｏを発生す
る。
一方、アナログ入力は入力増幅器ＡＭＰにて位相反転さ
れ、入力アナログ信号−Ｅｉｎとなる。
れ、入力アナログ信号−Ｅｉｎとなる。
この両アナログ信号はＥ。−Ｅｉｎとして比較器ＣＯＭ
Ｐに入力される。
Ｐに入力される。
比較器ＣＯＭＰはＥｏ−Ｅｉｎ〉０のときレジスタ回路
ＦＦｏをリセットするリセットパルスＲを出力する。
ＦＦｏをリセットするリセットパルスＲを出力する。
Ｅｏ−Ｅ ｉ ｎ ＜ ＯのときはリセットパルスＲを
出力しない。
出力しない。
すべてのＡＤ変換動作が完了したときレジスタ回路ＦＦ
ｏかリセットされない状態でオーバーフロー信号ＯＦと
して出力される。
ｏかリセットされない状態でオーバーフロー信号ＯＦと
して出力される。
引き続いて正規のＡＤ変換動作が完了したときオーバー
フロー信号ＯＦが出力された状態第２図ａにおけるディ
ジタル出力符号は、第２図すに示すととく“０″より折
り返した符号構成となる。
フロー信号ＯＦが出力された状態第２図ａにおけるディ
ジタル出力符号は、第２図すに示すととく“０″より折
り返した符号構成となる。
しかし、データ処理の必要性よりオーバーフロー信号Ｏ
Ｆが出力されたときのディジタル出力符号をそのＡＤ変
換器のフルスケール値を示すディジタル出力符号として
出力する要求がある。
Ｆが出力されたときのディジタル出力符号をそのＡＤ変
換器のフルスケール値を示すディジタル出力符号として
出力する要求がある。
従ってこの場合、出力符号を”１１・・・・・・ｌ（オ
ール１）と、付加回路により符号変換する必要がある。
ール１）と、付加回路により符号変換する必要がある。
従来のＡＤ変換器のオーバーフロー検出回路は出力ディ
ジタル符号のフルスケール値＋ＬＬＳＢのアナログ信号
を出力するＤＡ変換回路であるため、その変換精度を高
める必要があり、変換抵抗としても精密抵抗を使用しな
ければならず、又、オーバーフロー信号が発生したとき
出力ディジタル符号をフルスケール値１こ符号変換する
付加回路を必要とした。
ジタル符号のフルスケール値＋ＬＬＳＢのアナログ信号
を出力するＤＡ変換回路であるため、その変換精度を高
める必要があり、変換抵抗としても精密抵抗を使用しな
ければならず、又、オーバーフロー信号が発生したとき
出力ディジタル符号をフルスケール値１こ符号変換する
付加回路を必要とした。
本発明の目的は上述の問題点を解決した、即ち、入力ア
ナログ信号がオーバーフロー信号ＯＦを出力する状態に
おいてもディジタル出力信号はフルスケール値を示すデ
ィジタル出力符号となり何ら特別な符号変換回路を必要
とせず、通常のＡＤ変換動作および、オーバーフロー検
出動作１こよって、その目的を達成できるＡＤ変換器を
提供することにある。
ナログ信号がオーバーフロー信号ＯＦを出力する状態に
おいてもディジタル出力信号はフルスケール値を示すデ
ィジタル出力符号となり何ら特別な符号変換回路を必要
とせず、通常のＡＤ変換動作および、オーバーフロー検
出動作１こよって、その目的を達成できるＡＤ変換器を
提供することにある。
本発明においては通常のＡＤ変変換動後後１オーバーフ
ロー検出動作をおこなうものである。
ロー検出動作をおこなうものである。
したがって、入力アナログ信号がオーバーフロー値であ
るとき、ＡＤ変換動作をおこなえば、出力ディジタル符
号はフルスケール値を示すこと１こなる。
るとき、ＡＤ変換動作をおこなえば、出力ディジタル符
号はフルスケール値を示すこと１こなる。
この出力ディジタル符号が正規のフルスケール値を示す
ものか、オーバーフロー値を示すかの区別は、次Ｉこ動
作するオーバーフロー検出回路のオーバーフロー信号の
有無によって判定する。
ものか、オーバーフロー値を示すかの区別は、次Ｉこ動
作するオーバーフロー検出回路のオーバーフロー信号の
有無によって判定する。
すなわち、ＡＤ変換器のＬＳＢを出力するＤＡ変換回路
と同一のＤＡ変換回路をさらに付加し、このＤＡ変換回
路をオーバーフロー検出回路として動作させる。
と同一のＤＡ変換回路をさらに付加し、このＤＡ変換回
路をオーバーフロー検出回路として動作させる。
このオーバーフロー検出用ＤＡ変換器を通常のＡＤ変換
動作終了後セットして、このＤＡ変換器の出力アナログ
信号を比較器の入力に加え、比較器よりのリセットパル
スの有無１こよりオーバーフロー検出用ＤＡ変換器のセ
ット・リセット状態によりオーバーフローか否かを検出
している。
動作終了後セットして、このＤＡ変換器の出力アナログ
信号を比較器の入力に加え、比較器よりのリセットパル
スの有無１こよりオーバーフロー検出用ＤＡ変換器のセ
ット・リセット状態によりオーバーフローか否かを検出
している。
即ち、本発明１こよれば予め設定された標準値を示すデ
ィジタル信号をアナログ信号に変換する複数のＤＡ変換
器の出力とアナログ入力を逐次比較してアナログ信号を
ディジタル信号に変換するＡＤ変換器１こおいて、前記
ＡＤ変換終了後に前記アナログ入力のオーバーフローを
検出する検出回路を設けたことを特徴とするＡＤ変換器
が得られる。
ィジタル信号をアナログ信号に変換する複数のＤＡ変換
器の出力とアナログ入力を逐次比較してアナログ信号を
ディジタル信号に変換するＡＤ変換器１こおいて、前記
ＡＤ変換終了後に前記アナログ入力のオーバーフローを
検出する検出回路を設けたことを特徴とするＡＤ変換器
が得られる。
以下、図面を参照して本発明の一実施例を説明する。
第３図において、入力アナログ信号ＩＮは入力増幅器Ａ
ＭＰＩこて位相反転され、−Ｅｉｎが出力される。
ＭＰＩこて位相反転され、−Ｅｉｎが出力される。
ＡＤ変換器としての動作は、順序信号発生回路ＳＲにク
ロックパルスＣＰを印加することにより開始される。
ロックパルスＣＰを印加することにより開始される。
ＳＲ回路よりの第１パルスはフリップフロップ回路ＦＦ
１のセットパルスＳ１として動作する。
１のセットパルスＳ１として動作する。
このＦＦ１回路のセットによりＤＡ変換器ＤＡ１が動作
して、出力アナログ信号Ｅ１が発生する。
して、出力アナログ信号Ｅ１が発生する。
次１こ比較器ＣＯＭＰにて、入力信号ＥＩ Ｅｔｎ
の正負を判定する。
の正負を判定する。
Ｅｌ−Ｅｉｎ＞０のとき、比較器ＣＯＭＰはリセットパ
ルスＲを発生し、ＳＲ回路の第２パルスのタイミングで
アントゲ゛−ト回路Ｇ、をとおして、リセットパルスＲ
１となりＦＦ１回路をリセットする。
ルスＲを発生し、ＳＲ回路の第２パルスのタイミングで
アントゲ゛−ト回路Ｇ、をとおして、リセットパルスＲ
１となりＦＦ１回路をリセットする。
このときＤＡ１回路の出力アナログ信号Ｅ１ は零とな
る。
る。
また、Ｅｌ Ｅ＋ｎ＜Ｏのとき、比較器ＣＯＭＰはリセ
ットパルスＲを発生せず、ＦＦ１回路はそのままの状態
が保持される。
ットパルスＲを発生せず、ＦＦ１回路はそのままの状態
が保持される。
上述した事項と同様な動作がＦＦ２．ＦＦ３・・・ＦＦ
ｎ回路においてもおこなわれＤＡ２．ＤＡ３．・・・Ｄ
Ａｎ回路の出力アナログ信号Ｅ２．Ｅ３・・・Ｅｎが比
較器ＣＯＭＰに加えられ、入力アナログ信号−Ｅｉｎと
比較され、リセットパルスＲがＳＲ回路の第３パルスよ
り第ｎ ＋ １パルスのタイミングのときの有無によっ
て、ＦＦ２．ＦＦ３・・・、ＦＦｎ回路の保持、リセッ
トが決定される。
ｎ回路においてもおこなわれＤＡ２．ＤＡ３．・・・Ｄ
Ａｎ回路の出力アナログ信号Ｅ２．Ｅ３・・・Ｅｎが比
較器ＣＯＭＰに加えられ、入力アナログ信号−Ｅｉｎと
比較され、リセットパルスＲがＳＲ回路の第３パルスよ
り第ｎ ＋ １パルスのタイミングのときの有無によっ
て、ＦＦ２．ＦＦ３・・・、ＦＦｎ回路の保持、リセッ
トが決定される。
もちろん、リセットパルスＲが発生せず、保持されたま
まのフリップフロップ回路に接続されているＤＡ変換器
の出力アナログ信号は、以下のフリップフロップ回路の
動作時においても出力されたままで比較器ＣＯＭＰの入
力端における入力アナログ信号−Ｅｉｎとの大小比較時
にＤＡ変換器の出力アナログ信号として加算されて比較
される。
まのフリップフロップ回路に接続されているＤＡ変換器
の出力アナログ信号は、以下のフリップフロップ回路の
動作時においても出力されたままで比較器ＣＯＭＰの入
力端における入力アナログ信号−Ｅｉｎとの大小比較時
にＤＡ変換器の出力アナログ信号として加算されて比較
される。
ＦＦ１．ＦＦ２゜ＦＦ３．・・・ＦＦｎ回路のすべての
保持、リセット状態がすべて決定されたとき、各フリツ
プフ田ンプ回路の保持状態がＡＤ変換器の出力ディジタ
ル符号を示している。
保持、リセット状態がすべて決定されたとき、各フリツ
プフ田ンプ回路の保持状態がＡＤ変換器の出力ディジタ
ル符号を示している。
上述のＡＤ変換動作において最終のＦＦｎ回路の状態が
ＳＲ回路よりの第ｎ＋１パルスにより決定されると同時
にオーバーフロー検出回路を構成するＦ Ｆ ｎ ＋１
回路が第ｎ＋１パルスにより、セットされる。
ＳＲ回路よりの第ｎ＋１パルスにより決定されると同時
にオーバーフロー検出回路を構成するＦ Ｆ ｎ ＋１
回路が第ｎ＋１パルスにより、セットされる。
このＦ Ｆ ｎ ＋ １回路に接続されたＤＡｎ＋１回
路が駆動されオーバーフロー検出用アナログ信号Ｅｎ＋
１が出力される。
路が駆動されオーバーフロー検出用アナログ信号Ｅｎ＋
１が出力される。
このアナログ信号Ｅｎ＋’ｌはＬＳＢを示すＦＦｎ回路
に接続されたＤＡｎ回路からの出力アナログ信号Ｅｎと
等しい値である。
に接続されたＤＡｎ回路からの出力アナログ信号Ｅｎと
等しい値である。
ＡＤ変換動作の結果保持されたディジタル符号を出力し
ているフリツプフ口ツプ回路に接続されているＤＡ変換
器の出力アナログ信号の総和をΣＥｉとすれば、オーバ
ーフロー検出回路がセットされたときの比較器ＣＯＭＰ
の入力端におけるアナログ信号の総和はΣＥｉ−Ｅｉｎ
＋Ｅｎ＋１となる。
ているフリツプフ口ツプ回路に接続されているＤＡ変換
器の出力アナログ信号の総和をΣＥｉとすれば、オーバ
ーフロー検出回路がセットされたときの比較器ＣＯＭＰ
の入力端におけるアナログ信号の総和はΣＥｉ−Ｅｉｎ
＋Ｅｎ＋１となる。
通常のＡＤ変換器の測定範囲内の入力アナログ信号のと
きは、ΣＥｉ Ｅｉｎキ０であるためΣＥｉ−Ｅｉｎ
＋Ｅｎ＋１＞Ｏとなり比較器ＣＯＭＰはリセットパルス
Ｒを発生し、ＳＲ回路の第ｎ ＋ ２パルスのタイミン
グにてＦ Ｆ ｎ ＋１回路はリセットされオーバーフ
ロー信号は発生しない。
きは、ΣＥｉ Ｅｉｎキ０であるためΣＥｉ−Ｅｉｎ
＋Ｅｎ＋１＞Ｏとなり比較器ＣＯＭＰはリセットパルス
Ｒを発生し、ＳＲ回路の第ｎ ＋ ２パルスのタイミン
グにてＦ Ｆ ｎ ＋１回路はリセットされオーバーフ
ロー信号は発生しない。
入力アナログ信号の測定範囲を越えているときはΣＥ
ｉ −Ｅ ｉ ｎ＜−Ｅ ｎ ＋ １ ＜ Ｏであるた
め、ΣＥｊ−Ｅｉ ｎ＋Ｅｎ＋１＜−Ｅｎ＋１＋Ｅｎ＋
１＝０となり、比較器ＣＯＭＰはリセットパルスＲを発
生しない。
ｉ −Ｅ ｉ ｎ＜−Ｅ ｎ ＋ １ ＜ Ｏであるた
め、ΣＥｊ−Ｅｉ ｎ＋Ｅｎ＋１＜−Ｅｎ＋１＋Ｅｎ＋
１＝０となり、比較器ＣＯＭＰはリセットパルスＲを発
生しない。
したがってＦ Ｆ ｎ ＋ １回路は保持されたままと
なりオーバーフロー信号を出力する。
なりオーバーフロー信号を出力する。
本発明によるＡＤ変換器におけるオーバーフロー信号Ｏ
Ｆとディジタル出力とアナログ入力との関係を第４図ａ
、ｂに示す。
Ｆとディジタル出力とアナログ入力との関係を第４図ａ
、ｂに示す。
上述したごとく本発明によるＡＤ変換器においては、入
力アナログ信号が正規の入力スケール範囲を越えたとき
、ＡＤ変換器の出力ディジタル符号はフルスケール値を
示しオーバーフロー信号を出力することｔこなり、以後
のデータ処理を便ならしめている。
力アナログ信号が正規の入力スケール範囲を越えたとき
、ＡＤ変換器の出力ディジタル符号はフルスケール値を
示しオーバーフロー信号を出力することｔこなり、以後
のデータ処理を便ならしめている。
又、本発明）こよればオーバーフロー検出用ＤＡ変換器
はＬＳＢ用ＤＡ変換回路と同じく、変換抵抗の高精度は
必要とせず、更に出力ディジタル符号に変換する付加回
路を必要としない利点があり、経済的なＡＤ変換器を提
供できる。
はＬＳＢ用ＤＡ変換回路と同じく、変換抵抗の高精度は
必要とせず、更に出力ディジタル符号に変換する付加回
路を必要としない利点があり、経済的なＡＤ変換器を提
供できる。
向合までの説明において、ＡＤ変換器の出力ディジタル
符号を純２進符号を用いたが、これはＢＣＤ符号等であ
ってもその効果は同一である。
符号を純２進符号を用いたが、これはＢＣＤ符号等であ
ってもその効果は同一である。
第１図は従来のＡＤ変換器の一例を示す構成図、第２図
ａ、ｂは第１図に示したＡＤ変換器の入力アナログ信号
と出力ディジタル符号およびオーバーフロー信号との関
連を示す図、第３図は本発明１こよるＡＤ変換器の一実
施例を示す構成図、第４図ａ、ｂは第３図１こ示したＡ
Ｄ変換器の入力アナログ信号と出力ディジタル符号およ
びオーバーフロー信号との関連を示す図である。 １・・・・・・オーバーフロー検出回路。
ａ、ｂは第１図に示したＡＤ変換器の入力アナログ信号
と出力ディジタル符号およびオーバーフロー信号との関
連を示す図、第３図は本発明１こよるＡＤ変換器の一実
施例を示す構成図、第４図ａ、ｂは第３図１こ示したＡ
Ｄ変換器の入力アナログ信号と出力ディジタル符号およ
びオーバーフロー信号との関連を示す図である。 １・・・・・・オーバーフロー検出回路。
Claims (1)
- １ 予め設定された標準値を示すディジタル信号をアナ
ログ信号に変換する複数のＤＡ変換器の出力とアナログ
入力を逐次、比較器にて比較してアナログ信号をディジ
タル信号に変換するＡＤ−変換器において、前記ＡＤ変
換器動作終了後に駆動されて所定の信号を前記比較器に
入力せしめるとともに前記比較器からのリセットパルス
出力によりリセットされ、オーバーフローであるか否か
の出力を供給するオーバーフロー検出回路を備えること
を特徴とするＡＤ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10701377A JPS5928294B2 (ja) | 1977-09-05 | 1977-09-05 | Ａｄ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10701377A JPS5928294B2 (ja) | 1977-09-05 | 1977-09-05 | Ａｄ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5440069A JPS5440069A (en) | 1979-03-28 |
| JPS5928294B2 true JPS5928294B2 (ja) | 1984-07-12 |
Family
ID=14448280
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10701377A Expired JPS5928294B2 (ja) | 1977-09-05 | 1977-09-05 | Ａｄ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5928294B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61289012A (ja) * | 1985-06-15 | 1986-12-19 | Nonogawa Shoji:Kk | 化粧料 |
| JP2617484B2 (ja) * | 1987-09-25 | 1997-06-04 | 日本電気株式会社 | 逐次比較型ａ−ｄ変換器 |
| JPS6486619A (en) * | 1987-09-28 | 1989-03-31 | Nec Corp | Digital signal processing circuit |
| JP2008122108A (ja) * | 2006-11-08 | 2008-05-29 | Anritsu Corp | 光パルス試験装置 |
-
1977
- 1977-09-05 JP JP10701377A patent/JPS5928294B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5440069A (en) | 1979-03-28 |
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