JPS59160317A - アナログ・デイジタル変換器 - Google Patents
アナログ・デイジタル変換器Info
- Publication number
- JPS59160317A JPS59160317A JP3411883A JP3411883A JPS59160317A JP S59160317 A JPS59160317 A JP S59160317A JP 3411883 A JP3411883 A JP 3411883A JP 3411883 A JP3411883 A JP 3411883A JP S59160317 A JPS59160317 A JP S59160317A
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- JP
- Japan
- Prior art keywords
- differential amplifier
- output
- switches
- conversion
- converter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/10—Calibration or testing
- H03M1/1009—Calibration
- H03M1/1028—Calibration at two points of the transfer characteristic, i.e. by adjusting two reference values, e.g. offset and gain error
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/34—Analogue value compared with reference values
- H03M1/38—Analogue value compared with reference values sequentially only, e.g. successive approximation type
- H03M1/40—Analogue value compared with reference values sequentially only, e.g. successive approximation type recirculation type
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、アナログ・ディジタル変換器（以下Ａ／ｐ変
換器と略す）に関する。
換器と略す）に関する。
従来より、Ａ／Ｄ変換の方式の１つに逐次比較型がある
。この方式は、第１図に示すように、クロック発生器Ｃ
Ｇからのクロックを逐次比較レジスタＬで計数し、その
結果をディジタル・アナログ変換器（以下Ｄ／Ａ変換器
と略す） ＤＡ如与えてアナログ信号に変換し、比較器
ＣＭＰにてＤ／Ａ変換器の出力とアナログ入力電圧ｅ１
とを比較し両者が一致したときレジスタＬでのクロック
計数動作を停止させるようにして、アナログ入力ｅｉに
対応するディジタル値をレジスタＬより得るようにした
ものである。
。この方式は、第１図に示すように、クロック発生器Ｃ
Ｇからのクロックを逐次比較レジスタＬで計数し、その
結果をディジタル・アナログ変換器（以下Ｄ／Ａ変換器
と略す） ＤＡ如与えてアナログ信号に変換し、比較器
ＣＭＰにてＤ／Ａ変換器の出力とアナログ入力電圧ｅ１
とを比較し両者が一致したときレジスタＬでのクロック
計数動作を停止させるようにして、アナログ入力ｅｉに
対応するディジタル値をレジスタＬより得るようにした
ものである。
しかしながら、この逐次比較型Ａ／Ｄ変換器においては
、下記の問題点がある。
、下記の問題点がある。
■ Ａ／Ｄ変換器の分解能を高くするにつれて、ビット
数の大きなり／Ａ変換器を使う必要があるため、それだ
け高価になる。
数の大きなり／Ａ変換器を使う必要があるため、それだ
け高価になる。
■ Ａ／Ｄ変換時間は、分解能ビット数に比例するが、
分解能ビット数が固定であるため、分解能ビット数が少
な（てよい時に、Ａ／Ｄ変換時間を短縮することができ
ない。
分解能ビット数が固定であるため、分解能ビット数が少
な（てよい時に、Ａ／Ｄ変換時間を短縮することができ
ない。
■ 扱い得るアナログ入力電圧が本来圧または負の単極
性であり、両極性の入力電圧を扱えるようにするには、
それ相応の付加回路が必要である。
性であり、両極性の入力電圧を扱えるようにするには、
それ相応の付加回路が必要である。
本発明は、このような点に鑑み、その目的とするところ
は、逐次比較型Ａ／Ｄ変換器と類似のタイプであるが、
Ｄ／Ａ変換器を必要とすることなく、簡単な構成で、分
解能ビット数が任意に設定できると共に、両極性のアナ
ログ入力電圧を扱い得るよりなＡ／Ｄ変換器を実現する
ことにある。
は、逐次比較型Ａ／Ｄ変換器と類似のタイプであるが、
Ｄ／Ａ変換器を必要とすることなく、簡単な構成で、分
解能ビット数が任意に設定できると共に、両極性のアナ
ログ入力電圧を扱い得るよりなＡ／Ｄ変換器を実現する
ことにある。
以下図面を用いて本発明を詳説する。第２図は本発明に
係るＡ／Ｄ変換器の一実施例を示す要部構成図である。
係るＡ／Ｄ変換器の一実施例を示す要部構成図である。
同図において、Ｖｒｅｆは基準電圧で、アナログ入力電
圧の絶対値ｌｅｔ ｌを最上位ビット（以下ＭＳＢとい
う）より逐次比較するために使用されるものであり、２
Ｖｒｅｆ≧ｌｅｉ １ｍａｘの関係に定められている
。Ａは差動増幅器で、スイッチ８１〜Ｓ８の選択により
与えられる２つの入力０１〜ｅ２の差をとって増幅する
ものであり、スイッチ８９〜Ｓ１２の適宜の選択によっ
て次のような出力ｅｏが得られる。
圧の絶対値ｌｅｔ ｌを最上位ビット（以下ＭＳＢとい
う）より逐次比較するために使用されるものであり、２
Ｖｒｅｆ≧ｌｅｉ １ｍａｘの関係に定められている
。Ａは差動増幅器で、スイッチ８１〜Ｓ８の選択により
与えられる２つの入力０１〜ｅ２の差をとって増幅する
ものであり、スイッチ８９〜Ｓ１２の適宜の選択によっ
て次のような出力ｅｏが得られる。
ｅｏ ＝ １１２ ６＋ （８９，８１１がＯＮ 、
８１０．８１２が０ＦＦ）ｅｏ＝ ２（ｅｙ １１１
）（Ｓ９．ＳｉｉがＯＦＦ 、 ’８１０．８１２がＯ
Ｎ ）ＳＨｌ、２は差動増幅器Ａの出力ｃｏをサンプル
・ホールドするための第１及び第２のサンプル・ホール
ド回路、ＣＭＰｉは比較器で、差動増幅器Ａの出力ｅＱ
とスイッチ８１５． Ｓ１６を介して与えられるＶｒｅ
ｆ又はＧＮＤ電圧（Ｏｖ）とを比較し、その出力ｅ。は
ここでは５ｖ系のロジックと結合できるように０１５ｖ
でｎＯｕ、″１″信号として出力されるようになって℃
・る。
８１０．８１２が０ＦＦ）ｅｏ＝ ２（ｅｙ １１１
）（Ｓ９．ＳｉｉがＯＦＦ 、 ’８１０．８１２がＯ
Ｎ ）ＳＨｌ、２は差動増幅器Ａの出力ｃｏをサンプル
・ホールドするための第１及び第２のサンプル・ホール
ド回路、ＣＭＰｉは比較器で、差動増幅器Ａの出力ｅＱ
とスイッチ８１５． Ｓ１６を介して与えられるＶｒｅ
ｆ又はＧＮＤ電圧（Ｏｖ）とを比較し、その出力ｅ。は
ここでは５ｖ系のロジックと結合できるように０１５ｖ
でｎＯｕ、″１″信号として出力されるようになって℃
・る。
すなわち、
ｅ＋≧ｅ−のとき ｅｃ＝“１″′
ｅ＋＜ ｅ−のとき ｅｃ−”°０″
となり、ｅｃよりアナログ入力電圧の符号ビット（ｅｉ
≧０のときｅｃ＝ ＋Ｊ”、 ｅ＋ ＜ ０のときｅｃ
＝″０″）とその絶対値ビットがシリアル出力として得
られる（ Ａ／Ｄ変換が行われる）ことになる。
≧０のときｅｃ＝ ＋Ｊ”、 ｅ＋ ＜ ０のときｅｃ
＝″０″）とその絶対値ビットがシリアル出力として得
られる（ Ａ／Ｄ変換が行われる）ことになる。
Ｃ０ＮＴは比較器ＣＭＰの出力状態（ｅｏ）を加味して
各スイッチを制御するに必要な信号を発生するための制
御回路で、上記Ａ／Ｄ変換の起動は外部からのスタート
信号５ＴＲＴにより行われ、Ａ／Ｄ変換の終了は変換ビ
ットレジスタＣＢＬより与えられる分解能ビット数分だ
け変換動作が行われると終了信号ｇＮＤを発生するよう
になっている。この分解能ビット数はアナログ入力電圧
の所望の分解能ビット数（例えば８ビツトとか１０ピツ
ト）であり、Ａ／Ｄ変換を行う前に変換ピットレジスタ
ＣＢＬに設定される。
各スイッチを制御するに必要な信号を発生するための制
御回路で、上記Ａ／Ｄ変換の起動は外部からのスタート
信号５ＴＲＴにより行われ、Ａ／Ｄ変換の終了は変換ビ
ットレジスタＣＢＬより与えられる分解能ビット数分だ
け変換動作が行われると終了信号ｇＮＤを発生するよう
になっている。この分解能ビット数はアナログ入力電圧
の所望の分解能ビット数（例えば８ビツトとか１０ピツ
ト）であり、Ａ／Ｄ変換を行う前に変換ピットレジスタ
ＣＢＬに設定される。
このような構成における動作を次に説明する。
（１） まず、本方式の基本的な動作原理を第３図の
ツー−チャートを参照しつつ以下に示す。
ツー−チャートを参照しつつ以下に示す。
■ まず、アナログ入力電圧の極性を判別する。
くステップ１〉
■ アナログ入力電圧の絶対値をサンプル・ホールドし
、その値が’７２Ｆ８（ＦＳはＡ／Ｄ変換器のフル・ス
ケールでＦＳ ＝ ２ Ｖｒｅｆ とする）より大き
いか、小さいかを比較する。 くステップ２〉■ もし
、その値が１７２ＦＳより大きければその値より１／２
ＦＳを減算し、２倍したものをす／プル−ホールドし、
逆にその値が’／２ ＦＳより小さければ、その値をそ
のまま２倍したものをサンプｌし・ホールドする。
くステップ３〉■ ■においてサンプル・
ホールドした値が１７２ＦＳ より大きいか、小さい
かを比較する。
、その値が’７２Ｆ８（ＦＳはＡ／Ｄ変換器のフル・ス
ケールでＦＳ ＝ ２ Ｖｒｅｆ とする）より大き
いか、小さいかを比較する。 くステップ２〉■ もし
、その値が１７２ＦＳより大きければその値より１／２
ＦＳを減算し、２倍したものをす／プル−ホールドし、
逆にその値が’／２ ＦＳより小さければ、その値をそ
のまま２倍したものをサンプｌし・ホールドする。
くステップ３〉■ ■においてサンプル・
ホールドした値が１７２ＦＳ より大きいか、小さい
かを比較する。
くステップ４〉
■ 以下くステップ３〉〈ステップ４〉を必要な分解能
ビ、）数が得られるまで繰返して行なう。
ビ、）数が得られるまで繰返して行なう。
くステップ５以降〉
分解能ビット数をｎビットに設定した時には、アナログ
入力電圧を符号／、絶対値ビットにＡ／Ｄ変換するのに
は合計（ｎ＋１）ステップ必要である。変換データは各
ステップ毎にコンパレータの出力よりビットシリアル出
力として得られる。
入力電圧を符号／、絶対値ビットにＡ／Ｄ変換するのに
は合計（ｎ＋１）ステップ必要である。変換データは各
ステップ毎にコンパレータの出力よりビットシリアル出
力として得られる。
また変換時間ｔｃは
ｔｅ ＝ （ｎ−４−１）×１クロック時間で与えられ
る。
る。
（２）次に、スイッチ８１〜Ｓｉ６ の分類分けと各
ステップにおけるスイッチの制御方法を示す。
ステップにおけるスイッチの制御方法を示す。
■ グループ１（８１〜８Ｂ）・・・差動増幅器への２
つの入力ｅｌ＋６２を切換えるためのスイッチで各ステ
ップにおいてＯＮとなるスイッチは８１〜Ｓ８の内２つ
である。
つの入力ｅｌ＋６２を切換えるためのスイッチで各ステ
ップにおいてＯＮとなるスイッチは８１〜Ｓ８の内２つ
である。
■ グループ２（８９〜８１２）・・・差動増幅器の出
力ｅ（、を制御するためのスイッチである。
力ｅ（、を制御するためのスイッチである。
■ グループ５ （８１５，８１４） ・・・差動増
幅器の出力ｅ、）を交互にサンプル・ホールドするため
のスイッチである。
幅器の出力ｅ、）を交互にサンプル・ホールドするため
のスイッチである。
■ グループ４ （８１５，５Ｌ６） 用ロンバレーク
への入力ｅ−をＶｒｅ ｆとＧＮＤに切換えるためのス
イッチである。
への入力ｅ−をＶｒｅ ｆとＧＮＤに切換えるためのス
イッチである。
グループ１°〜４の各スイッチは制御回路により次のよ
うに制御される。
うに制御される。
Ｓｌ・・・ステップ１ではイニシャル状態としてＯＦＦ
し、ステップ２では、ステップ１におけるｅｃの極性に
応じてＯＮＩ ＯＦＦする（ｅｃ−００時はＯＮ Ｌ
、 ｅｃ＝ １の時はＱＦＦ ）。またステップ３以降
はＯＦＦである。
し、ステップ２では、ステップ１におけるｅｃの極性に
応じてＯＮＩ ＯＦＦする（ｅｃ−００時はＯＮ Ｌ
、 ｅｃ＝ １の時はＱＦＦ ）。またステップ３以降
はＯＦＦである。
Ｓ２・・・ステップ１ではイニシャル状態としてＯＦＦ
し、ステップ２でもそのままＯＦＦする。ステップ３以
降では１つ前のステップにおけるｅ（の極性に応じてＯ
Ｎ、 ＯＦＦする（ ｅｃ＝Ｑの時はＯＦＦ Ｌ 、
ｅ（”” １０時はＯＮする）。
し、ステップ２でもそのままＯＦＦする。ステップ３以
降では１つ前のステップにおけるｅ（の極性に応じてＯ
Ｎ、 ＯＦＦする（ ｅｃ＝Ｑの時はＯＦＦ Ｌ 、
ｅ（”” １０時はＯＮする）。
Ｓ３・・・ステップ１ではイニシャル状態としてＯＮＬ
、ステップ２ではステップ１におけるｅ。の極性に応じ
てＯＮ、 ＯＦＦする（ｅｃ＝Ｑの時、ＯＦＦ。
、ステップ２ではステップ１におけるｅ。の極性に応じ
てＯＮ、 ＯＦＦする（ｅｃ＝Ｑの時、ＯＦＦ。
ｅｃ＝１の時ＯＮ）。またステップ３以降でも１つ前の
ステップにおけるｅｃの極性に応じてＯＮ、 ＯＦＦす
るが、ｅＣ−０の時ＯＮ Ｈｅｃ ＝ １の時ＯＦＦで
ある。
ステップにおけるｅｃの極性に応じてＯＮ、 ＯＦＦす
るが、ｅＣ−０の時ＯＮ Ｈｅｃ ＝ １の時ＯＦＦで
ある。
Ｓ４・・・ステップ１ではイニシャル状態としてＯＮＬ
。
。
ステップ２ではステップ１におけるｅＣの極性に応じて
ＱＮ、、 ＯＦＦ ｊる（ ６．＝Ｑの時ＯＦＦ 。
ＱＮ、、 ＯＦＦ ｊる（ ６．＝Ｑの時ＯＦＦ 。
ｅ、＝１の時ＯＮ ）。ステップ３以降はＯＦＦである
。
。
Ｓ５・・・ここでは丁べてのステップにおいてＯＦＦで
ある。Ａ／Ｄ変換時に校正用の入力を印加する時（後述
）にＯＮｊる。
ある。Ａ／Ｄ変換時に校正用の入力を印加する時（後述
）にＯＮｊる。
Ｓ６・・・ステップ１ではイニシャル状態としてＯＦＦ
し、ステ灸プ２ではステップ１におけるｅ（の極性に応
じてＱＮ、 ＯＦＦする（ｅｏ＝００時ＱＮ 、 ｅＱ
＝ １の時ＯＦＦ ）。ステップ３以降はＯＦＦであ
る。
し、ステ灸プ２ではステップ１におけるｅ（の極性に応
じてＱＮ、 ＯＦＦする（ｅｏ＝００時ＱＮ 、 ｅＱ
＝ １の時ＯＦＦ ）。ステップ３以降はＯＦＦであ
る。
８７．８８・・・ステップ１，２ではＯＦＦ Ｌ、ステ
ップ３ではＳ７がＱＮ、３ＢがＯＦ’Ｆ 、ステップ４
では８７がＯＦＦ、８８がＯＮ という具合に交互に
ＯＮ。
ップ３ではＳ７がＱＮ、３ＢがＯＦ’Ｆ 、ステップ４
では８７がＯＦＦ、８８がＯＮ という具合に交互に
ＯＮ。
ＯＦＦを繰り返す。
８９〜Ｓｉ２・・・ステップ１，２では８９． Ｓ１１
がＯＮ。
がＯＮ。
Ｓ１０．Ｓ１２がＯＦＦ Ｌ、ステップ５以降ではＳ９
＋ ８１１がＯＦＦ、 ８１０，８１２がＯＮ ｊる。
＋ ８１１がＯＦＦ、 ８１０，８１２がＯＮ ｊる。
ＳＩＲ〜８１４・・・ステップ１ではイニシャル状態と
してＳ１３がＯＦＦ、 ８１４が鉗、ステップ２雪は
８１３がＯＮ、 ８１４がＯＦＦ、ステ、ブ３では８１
３がＯＦＦ、 Ｓｉ４がＯＮという具合にステップ２以
降では交互にＯＮ、 ＯＦＦを繰り返す。
してＳ１３がＯＦＦ、 ８１４が鉗、ステップ２雪は
８１３がＯＮ、 ８１４がＯＦＦ、ステ、ブ３では８１
３がＯＦＦ、 Ｓｉ４がＯＮという具合にステップ２以
降では交互にＯＮ、 ＯＦＦを繰り返す。
Ｓ’１５，８１６・・・ステップ１ではイニシャル状態
としてｓｉｓがＯＮ、８１６がＯＦＦ Ｌ、ステップ２
以降では８１５がＯＦＦ、 ８１６がＱＮする。
としてｓｉｓがＯＮ、８１６がＯＦＦ Ｌ、ステップ２
以降では８１５がＯＦＦ、 ８１６がＱＮする。
ここで、具体例で回路動作を説明子れば次のとおりであ
る。今、説明を簡明にするために、ｌｅｉ １ｍａｘ
＝ １０ Ｖ （アナｐグ入力電圧の絶対値の最大値
）Ｖｒｅｆ ＝ ｓｖ （正の基準電圧）＝１０（分
解能ビット数） とする。
る。今、説明を簡明にするために、ｌｅｉ １ｍａｘ
＝ １０ Ｖ （アナｐグ入力電圧の絶対値の最大値
）Ｖｒｅｆ ＝ ｓｖ （正の基準電圧）＝１０（分
解能ビット数） とする。
ｅｉＯ値として＋８■の値をＡ／Ｄ変換した場合におけ
るＡ／Ｄ変換の動作ステップおよび変換結果を、第１表
に示す。
るＡ／Ｄ変換の動作ステップおよび変換結果を、第１表
に示す。
第 １ 表
３ｙ ｂ り ｂ ５ ５ ５
５ ５ ５１４ テテテ襲テテ更７更チー＞Ｆ
＋＋ ７９９８ｍＶ（３） 次に、校正時の動作につ
いて述べる。
５ ５ ５１４ テテテ襲テテ更７更チー＞Ｆ
＋＋ ７９９８ｍＶ（３） 次に、校正時の動作につ
いて述べる。
本Ａ／Ｄ変換器は内部において校正用の入力を発生でき
る。校正用の入力としては、５種類、丁なわち、 Ｆ
Ｓの０％、２５％、 ｓｏ％、７５％、１００％入力
が用意されている。
る。校正用の入力としては、５種類、丁なわち、 Ｆ
Ｓの０％、２５％、 ｓｏ％、７５％、１００％入力
が用意されている。
したがって周期的にこれらの校正用入力を読込み、その
Ａ／Ｄ変換値に基づき、実際の読込みデータ（Ａ／Ｄ変
換値）に対して適当な補正を行なうことにより、Ａ／Ｄ
変換器のオフセット・エラーおよびゲイン・エラーを軽
減することが可能である。
Ａ／Ｄ変換値に基づき、実際の読込みデータ（Ａ／Ｄ変
換値）に対して適当な補正を行なうことにより、Ａ／Ｄ
変換器のオフセット・エラーおよびゲイン・エラーを軽
減することが可能である。
校正入力の発生手順の一例を第２表に示す。
なお、比較器ＯＭＰ１ は電圧比較型に限らず電流比
較型のものとしてもよい。また、変換出方は付加回路を
設備してパラレル出方とすることも可能である。
較型のものとしてもよい。また、変換出方は付加回路を
設備してパラレル出方とすることも可能である。
以上説明したように、本発明によれば次のような効果が
ある。
ある。
■ アナログ入力電圧と基準電圧との比較な差動増幅器
を中心にサンプルホールド回路を用いて行っているため
、Ｄ／Ａ変換器が不要である。
を中心にサンプルホールド回路を用いて行っているため
、Ｄ／Ａ変換器が不要である。
■ 分解能ビット数を任意に設定できるため、分解能ビ
ット数が少ない場合にはそれだげＡ／Ｄ変換時間を短縮
することができる。すなわち、ステップ１，２がＡ／Ｄ
変換のための前処理でステップ３以降は単なる繰り返し
であり、必要な分解能ｎが得られるまで実行丁ればよく
、Ａ／Ｄ変換に要する時間は（ｎ＋１）×１クロック時
間となる。
ット数が少ない場合にはそれだげＡ／Ｄ変換時間を短縮
することができる。すなわち、ステップ１，２がＡ／Ｄ
変換のための前処理でステップ３以降は単なる繰り返し
であり、必要な分解能ｎが得られるまで実行丁ればよく
、Ａ／Ｄ変換に要する時間は（ｎ＋１）×１クロック時
間となる。
■ 差動増幅器への２つの入力を選択するためのスイッ
チがあるため、正の入力電圧の場合はそのままその値を
サンプルホールド丁ればよく、負の入力電圧の場合は、
その値を反転したものをサンプル・ホールド丁ればよい
から、両極性のアナログ入力電圧を扱うことができる。
チがあるため、正の入力電圧の場合はそのままその値を
サンプルホールド丁ればよく、負の入力電圧の場合は、
その値を反転したものをサンプル・ホールド丁ればよい
から、両極性のアナログ入力電圧を扱うことができる。
■ 内部において基準電圧と差動増幅器（ゲイン可変）
を用いて校正用の基準入力を発生できるため、Ａ／Ｄ変
換器のオフセットエラーおよびゲインエラーを軽減する
ことかできる。
を用いて校正用の基準入力を発生できるため、Ａ／Ｄ変
換器のオフセットエラーおよびゲインエラーを軽減する
ことかできる。
■ 回路構成が比較的簡単でありながらも１両極性のア
ナログ入力電圧を扱うことができると共に１分解能ビッ
トを任意に設定でき、また校正用入力も発生できる。
ナログ入力電圧を扱うことができると共に１分解能ビッ
トを任意に設定でき、また校正用入力も発生できる。
■ アナログ入力を符号と絶対値バイナリ−フードに容
易に変換することかできる。
易に変換することかできる。
第１図は従来の逐次比較型Ａ／Ｄ変換方式を示す構成図
、第２図は本発明に係るＡ／Ｄ変換器の一実施例を示す
要部構成図、第３図は第２図における動作を説明するた
めのフローチャートである。 Ａ・・・差動増幅器、ＳＨｌ、８Ｈ２・・・サンプルホ
ールド回路、ＯＭＰ Ｉ 用比較器、０ＯＮＴ ・・
・制御回路、ＯＢＬ・・・変換ピットレジスタ、 ＣＧ
・・・クロック発生器、 Ｓ＋〜８＋６ ・・・スイッ
チ、Ｖｒｅｆ・・・基準電圧、Ｒ，２Ｒ・・・抵抗。
、第２図は本発明に係るＡ／Ｄ変換器の一実施例を示す
要部構成図、第３図は第２図における動作を説明するた
めのフローチャートである。 Ａ・・・差動増幅器、ＳＨｌ、８Ｈ２・・・サンプルホ
ールド回路、ＯＭＰ Ｉ 用比較器、０ＯＮＴ ・・
・制御回路、ＯＢＬ・・・変換ピットレジスタ、 ＣＧ
・・・クロック発生器、 Ｓ＋〜８＋６ ・・・スイッ
チ、Ｖｒｅｆ・・・基準電圧、Ｒ，２Ｒ・・・抵抗。
Claims (1)
- １組の差動増幅器と２組のサンプル・ホールド回路を中
心に、それらをサイクリックに′制御することにより両
極性のアナログ入力電圧を符号および絶対値バイナリ−
・コードに変換する手段と、オフセットエラーとゲイン
エラーを軽減するための校正用入力を内部で発生する手
段を具備したことを特徴とするアナログ・ディジタル変
換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3411883A JPS59160317A (ja) | 1983-03-02 | 1983-03-02 | アナログ・デイジタル変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3411883A JPS59160317A (ja) | 1983-03-02 | 1983-03-02 | アナログ・デイジタル変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59160317A true JPS59160317A (ja) | 1984-09-11 |
| JPS649773B2 JPS649773B2 (ja) | 1989-02-20 |
Family
ID=12405339
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3411883A Granted JPS59160317A (ja) | 1983-03-02 | 1983-03-02 | アナログ・デイジタル変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59160317A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1619515A3 (de) * | 2000-02-04 | 2006-02-15 | Infineon Technologies AG | Vorrichtung und Verfahren zur Kompensation von Fehlern in einer Referenzspannung |
| JP2008515359A (ja) * | 2004-10-01 | 2008-05-08 | ジーイー・アビエイション・システムズ・エルエルシー | 統一アナログ入力フロントエンド装置および方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5624825A (en) * | 1979-08-08 | 1981-03-10 | Sanyo Electric Co Ltd | Analog-digital converting circuit |
| JPS56150133U (ja) * | 1980-04-11 | 1981-11-11 |
-
1983
- 1983-03-02 JP JP3411883A patent/JPS59160317A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5624825A (en) * | 1979-08-08 | 1981-03-10 | Sanyo Electric Co Ltd | Analog-digital converting circuit |
| JPS56150133U (ja) * | 1980-04-11 | 1981-11-11 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1619515A3 (de) * | 2000-02-04 | 2006-02-15 | Infineon Technologies AG | Vorrichtung und Verfahren zur Kompensation von Fehlern in einer Referenzspannung |
| JP2008515359A (ja) * | 2004-10-01 | 2008-05-08 | ジーイー・アビエイション・システムズ・エルエルシー | 統一アナログ入力フロントエンド装置および方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS649773B2 (ja) | 1989-02-20 |
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