JPS649773B2 - - Google Patents
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- JPS649773B2 JPS649773B2 JP3411883A JP3411883A JPS649773B2 JP S649773 B2 JPS649773 B2 JP S649773B2 JP 3411883 A JP3411883 A JP 3411883A JP 3411883 A JP3411883 A JP 3411883A JP S649773 B2 JPS649773 B2 JP S649773B2
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- JP
- Japan
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- hold
- differential amplifier
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- held
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- 238000006243 chemical reaction Methods 0.000 claims description 16
- 238000000034 method Methods 0.000 claims description 5
- 230000000295 complement effect Effects 0.000 claims 1
- 238000005070 sampling Methods 0.000 description 2
- 101100464779 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) CNA1 gene Proteins 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/10—Calibration or testing
- H03M1/1009—Calibration
- H03M1/1028—Calibration at two points of the transfer characteristic, i.e. by adjusting two reference values, e.g. offset and gain error
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/34—Analogue value compared with reference values
- H03M1/38—Analogue value compared with reference values sequentially only, e.g. successive approximation type
- H03M1/40—Analogue value compared with reference values sequentially only, e.g. successive approximation type recirculation type
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Description
本発明は、アナログ・デイジタル変換器（以下
Ａ／Ｄ変換器と略す）に関する。 従来より、Ａ／Ｄ変換の方式の１つに逐次比較
型がある。この方式は、第１図に示すように、ク
ロツク発生器CGからのクロツクを逐次比較レジ
スタＬで計数し、その結果をデイジタル・アナロ
グ変換器（以下Ｄ／Ａ変換器と略す）DAに与え
てアナログ信号に変換し、比較器CMPにてＤ／
Ａ変換器の出力とアナログ入力電圧eiとを比較し
両者が一致したときレジスタＬでのクロツク計数
動作を停止させるようにして、アナログ入力eiに
対応するデイジタル値をレジスタＬより得るよう
にしたものである。 しかしながら、この逐次比較型Ａ／Ｄ変換器に
おいては、下記の問題点がある。 Ａ／Ｄ変換器の分解能を高くするにつれて、
ビツト数の大きなＤ／Ａ変換器を使う必要があ
るため、それだけ高価になる。 Ａ／Ｄ変換時間は、分解能ビツト数に比例す
るが、分解能ビツト数が固定であるため、分解
能ビツト数が少なくてよい時に、Ａ／Ｄ変換時
間を短縮することができない。 扱い得るアナログ入力電圧が本来正または負
の単極性であり、両極性の入力電圧を扱えるよ
うにするには、それ相応の付加回路が必要であ
る。 本発明は、このような点に鑑み、その目的とす
るところは、逐次比較型Ａ／Ｄ変換器と類似のタ
イプであるが、Ｄ／Ａ変換器を必要とすることな
く、簡単な構成で、分解能ビツト数が任意に設定
できると共に、両極性のアナログ入力電圧を扱い
得るようなＡ／Ｄ変換器を実現することにある。 以下図面を用いて本発明を詳説する。第２図は
本発明に係るＡ／Ｄ変換器の一実施例を示す要部
構成図である。同図において、Vrefは基準電圧
で、アナログ入力電圧の絶対値｜ei｜を最上位ビ
ツト（以下MSBという）より逐次比較するため
に使用されるものであり、2Vret≧｜ei｜maxの
関係に定められている。Ａは差動増幅器で、スイ
ツチＳ１〜Ｓ８の選択により与えられる２つの入
力e1〜e2の差をとつて増幅するものであり、スイ
ツチＳ９〜Ｓ１２の適宜の選択によつて次のよう
な出力e0が得られる。 e0＝e2−e1 （Ｓ９，Ｓ１１がON，Ｓ１０，Ｓ１２が
OFF） e0＝２（e2−e1） （Ｓ９，Ｓ１１がOFF，Ｓ１０，Ｓ１２が
ON） SH１，２は差動増幅器Ａの出力e0をサンプ
ル・ホールドするための第１及び第２のサンプ
ル・ホールド回路、CMP１は比較器で、差動増
幅器Ａの出力e0とスイツチＳ１５，Ｓ１６を介し
て与えられるVref又はGND電圧（OV）とを比
較し、その出力ecはここでは5V系のロジツクと
結合できるように0/5Ｖで“０”，“１”信号とし
て出力されるようになつている。すなわち、 e+≧e-のときec＝“１” e+＜e-のときec＝“０” となり、ecよりアナログ入力電圧の符号ビツト
（ei≧０のときec＝“１”，ei＜０のときec＝“０”）
とその絶対値ビツトがシリアル出力として得られ
る（Ａ／Ｄ変換が行われる）ことになる。 CONTは比較器CMPの出力状態（ec）を加味
して各スイツチを制御するに必要な信号を発生す
るための制御回路で、上記Ａ／Ｄ変換の起動は外
部からのスタート信号STRTにより行われ、
Ａ／Ｄ変換の終了は変換ビツトレジスタCBLよ
り与えられる分解能ビツト数分だけ変換動作が行
われると終了信号ENDを発生するようになつて
いる。この分解能ビツト数はアナログ入力電圧の
所望の分解能ビツト数（例えば８ビツトとか10ビ
ツト）であり、Ａ／Ｄ変換を行う前に変換ビツト
レジスタCBLに設定される。 このような構成における動作を次に説明する。 (1) まず、本方式の基本的な動作原理を第３図の
フローチヤートを参照しつつ以下に示す。 まず、アナログ入力電圧の極性を判別す
る。 〈ステツプ１〉 アナログ入力電圧の絶対値をサンプル・ホ
ールドし、その値が1/2FS（FSはＡ／Ｄ変換
器のフル・スケールでFS＝2Vrefとする）よ
り大きいか、小さいかを比較する。 〈ステツプ２〉 もし、その値が1/2FSより大きければその
値より1/2FSを減算し、２倍したものをサン
プル・ホールドし、逆にその値が1/2FSより
小さければ、その値をそのまま２倍したもの
をサンプル・ホールドする。 〈ステツプ３〉 においてサンプル・ホールドした値が1/
２FSより大きいか、小さいかを比較する。 〈ステツプ４〉 以下〈ステツプ３〉〈ステツプ４〉を必要
な分解能ビツト数が得られるまで繰返して行
なう。 〈ステツプ５以降〉 分解能ビツト数をｎビツトに設定した時に
は、アナログ入力電圧を符号／絶対値ビツトに
Ａ／Ｄ変換するのに合計（ｎ＋１）ステツプ必
要である。変換データは各ステツプ毎にコンパ
レータの出力よりビツトシリアル出力として得
られる。 また変換時間tcは tc＝（ｎ＋１）×１クロツク時間 で与えられる。 (2) 次に、スイツチＳ１〜Ｓ１６の分類分けと各
ステツプにおけるスイツチの制御方法を示す。 グループ１（Ｓ１〜Ｓ８）…差動増幅器へ
の２つの入力e1，e2を切換えるためのスイツ
チで各ステツプにおいてONとなるスイツチ
はＳ１〜Ｓ８の内２つである。 グループ２（Ｓ９〜Ｓ１２）…差動増幅器
の出力e0を制御するためのスイツチである。 グループ３（Ｓ１３，Ｓ１４）…差動増幅
器の出力e0を交互にサンプル・ホールドする
ためのスイツチである。 グループ４（Ｓ１５，Ｓ１６）…コンパレ
ータへの入力e-をVrefとGNDに切換えるた
めのスイツチである。 グループ１〜４の各スイツチは制御回路によ
り次のように制御される。 Ｓ１…ステツプ１ではイニシヤル状態として
OFFし、ステツプ２では、ステツプ１に
おけるecの極性に応じてON，OFFする
（ec＝０の時はONし、ec＝１の時はOFF）。
またステツプ３以降はOFFである。 Ｓ２…ステツプ１ではイニシヤル状態として
OFFし、ステツプ２でもそのままOFFす
る。ステツプ３以降では１つ前のステツプ
におけるecの極性に応じてON，OFFする
（ec＝０の時はOFFし、ec＝１の時はONす
る）。 Ｓ３…ステツプ１ではイニシヤル状態として
ONし、ステツプ２ではステツプ１におけ
るecの極性に応じてON，OFFする（ec＝
０の時、OFF，ec＝１の時ON）。またス
テツプ３以降でも１つ前のステツプにおけ
るecの極性に応じてON，OFFするが、ec
＝０の時ON，ec＝１の時OFFである。 Ｓ４…ステツプ１ではイニシヤル状態として
ONし、ステツプ２ではステツプ１におけ
るecの極性に応じてON，OFFする（ec＝
０の時OFF，ec＝１の時ON）。ステツプ
３以降はOFFである。 Ｓ５…ここではすべてのステツプにおいて
OFFである。Ａ／Ｄ変換時に校正用の入
力を印加する時（後述）にONする。 Ｓ６…ステツプ１ではイニシヤル状態として
OFFし、ステツプ２ではステツプ１にお
けるecの極性に応じてON，OFFする（ec
＝０の時ON，ec＝１の時OFF）。ステツ
プ３以降はOFFである。 Ｓ７，Ｓ８…ステツプ１，２ではOFFし、ス
テツプ３ではＳ７がON，Ｓ８がOFF，ス
テツプ４ではＳ７がOFF，Ｓ８がONとい
う具合に交互にON，OFFを繰り返す。 Ｓ９〜Ｓ１２…ステツプ１，２ではＳ９，Ｓ１
１がON，Ｓ１０，Ｓ１２がOFFし、ステ
ツプ３以降ではＳ９，Ｓ１１がOFF，Ｓ
１０，Ｓ１２がONする。 Ｓ１３〜Ｓ１４…ステツプ１ではイニシヤル状
態としてＳ１３がOFF，Ｓ１４がON，ス
テツプ２ではＳ１３がON，Ｓ１４が
OFF，ステツプ３ではＳ１３がOFF，Ｓ
１４がONという具合にステツプ２以降で
は交互にON，OFFを繰り返す。 Ｓ１５，Ｓ１６…ステツプ１ではイニシヤル状
態としてＳ１５がON，Ｓ１６がOFFし、
ステツプ２以降ではＳ１５がOFF，Ｓ１
６がONする。 ここで、具体例で回路動作を説明すれば次の
とおりである。今、説明を簡明にするために、 1ei1max＝10V
（アナログ入力電圧の絶対値の最大値） Vref＝5V（正の基準電圧） ｎ＝10（分解能ビツト数） とする。 eiの値として＋8Vの値をＡ／Ｄ変換した場
合におけるＡ／Ｄ変換の動作ステツプおよび変
換結果を、第１表に示す。
Ａ／Ｄ変換器と略す）に関する。 従来より、Ａ／Ｄ変換の方式の１つに逐次比較
型がある。この方式は、第１図に示すように、ク
ロツク発生器CGからのクロツクを逐次比較レジ
スタＬで計数し、その結果をデイジタル・アナロ
グ変換器（以下Ｄ／Ａ変換器と略す）DAに与え
てアナログ信号に変換し、比較器CMPにてＤ／
Ａ変換器の出力とアナログ入力電圧eiとを比較し
両者が一致したときレジスタＬでのクロツク計数
動作を停止させるようにして、アナログ入力eiに
対応するデイジタル値をレジスタＬより得るよう
にしたものである。 しかしながら、この逐次比較型Ａ／Ｄ変換器に
おいては、下記の問題点がある。 Ａ／Ｄ変換器の分解能を高くするにつれて、
ビツト数の大きなＤ／Ａ変換器を使う必要があ
るため、それだけ高価になる。 Ａ／Ｄ変換時間は、分解能ビツト数に比例す
るが、分解能ビツト数が固定であるため、分解
能ビツト数が少なくてよい時に、Ａ／Ｄ変換時
間を短縮することができない。 扱い得るアナログ入力電圧が本来正または負
の単極性であり、両極性の入力電圧を扱えるよ
うにするには、それ相応の付加回路が必要であ
る。 本発明は、このような点に鑑み、その目的とす
るところは、逐次比較型Ａ／Ｄ変換器と類似のタ
イプであるが、Ｄ／Ａ変換器を必要とすることな
く、簡単な構成で、分解能ビツト数が任意に設定
できると共に、両極性のアナログ入力電圧を扱い
得るようなＡ／Ｄ変換器を実現することにある。 以下図面を用いて本発明を詳説する。第２図は
本発明に係るＡ／Ｄ変換器の一実施例を示す要部
構成図である。同図において、Vrefは基準電圧
で、アナログ入力電圧の絶対値｜ei｜を最上位ビ
ツト（以下MSBという）より逐次比較するため
に使用されるものであり、2Vret≧｜ei｜maxの
関係に定められている。Ａは差動増幅器で、スイ
ツチＳ１〜Ｓ８の選択により与えられる２つの入
力e1〜e2の差をとつて増幅するものであり、スイ
ツチＳ９〜Ｓ１２の適宜の選択によつて次のよう
な出力e0が得られる。 e0＝e2−e1 （Ｓ９，Ｓ１１がON，Ｓ１０，Ｓ１２が
OFF） e0＝２（e2−e1） （Ｓ９，Ｓ１１がOFF，Ｓ１０，Ｓ１２が
ON） SH１，２は差動増幅器Ａの出力e0をサンプ
ル・ホールドするための第１及び第２のサンプ
ル・ホールド回路、CMP１は比較器で、差動増
幅器Ａの出力e0とスイツチＳ１５，Ｓ１６を介し
て与えられるVref又はGND電圧（OV）とを比
較し、その出力ecはここでは5V系のロジツクと
結合できるように0/5Ｖで“０”，“１”信号とし
て出力されるようになつている。すなわち、 e+≧e-のときec＝“１” e+＜e-のときec＝“０” となり、ecよりアナログ入力電圧の符号ビツト
（ei≧０のときec＝“１”，ei＜０のときec＝“０”）
とその絶対値ビツトがシリアル出力として得られ
る（Ａ／Ｄ変換が行われる）ことになる。 CONTは比較器CMPの出力状態（ec）を加味
して各スイツチを制御するに必要な信号を発生す
るための制御回路で、上記Ａ／Ｄ変換の起動は外
部からのスタート信号STRTにより行われ、
Ａ／Ｄ変換の終了は変換ビツトレジスタCBLよ
り与えられる分解能ビツト数分だけ変換動作が行
われると終了信号ENDを発生するようになつて
いる。この分解能ビツト数はアナログ入力電圧の
所望の分解能ビツト数（例えば８ビツトとか10ビ
ツト）であり、Ａ／Ｄ変換を行う前に変換ビツト
レジスタCBLに設定される。 このような構成における動作を次に説明する。 (1) まず、本方式の基本的な動作原理を第３図の
フローチヤートを参照しつつ以下に示す。 まず、アナログ入力電圧の極性を判別す
る。 〈ステツプ１〉 アナログ入力電圧の絶対値をサンプル・ホ
ールドし、その値が1/2FS（FSはＡ／Ｄ変換
器のフル・スケールでFS＝2Vrefとする）よ
り大きいか、小さいかを比較する。 〈ステツプ２〉 もし、その値が1/2FSより大きければその
値より1/2FSを減算し、２倍したものをサン
プル・ホールドし、逆にその値が1/2FSより
小さければ、その値をそのまま２倍したもの
をサンプル・ホールドする。 〈ステツプ３〉 においてサンプル・ホールドした値が1/
２FSより大きいか、小さいかを比較する。 〈ステツプ４〉 以下〈ステツプ３〉〈ステツプ４〉を必要
な分解能ビツト数が得られるまで繰返して行
なう。 〈ステツプ５以降〉 分解能ビツト数をｎビツトに設定した時に
は、アナログ入力電圧を符号／絶対値ビツトに
Ａ／Ｄ変換するのに合計（ｎ＋１）ステツプ必
要である。変換データは各ステツプ毎にコンパ
レータの出力よりビツトシリアル出力として得
られる。 また変換時間tcは tc＝（ｎ＋１）×１クロツク時間 で与えられる。 (2) 次に、スイツチＳ１〜Ｓ１６の分類分けと各
ステツプにおけるスイツチの制御方法を示す。 グループ１（Ｓ１〜Ｓ８）…差動増幅器へ
の２つの入力e1，e2を切換えるためのスイツ
チで各ステツプにおいてONとなるスイツチ
はＳ１〜Ｓ８の内２つである。 グループ２（Ｓ９〜Ｓ１２）…差動増幅器
の出力e0を制御するためのスイツチである。 グループ３（Ｓ１３，Ｓ１４）…差動増幅
器の出力e0を交互にサンプル・ホールドする
ためのスイツチである。 グループ４（Ｓ１５，Ｓ１６）…コンパレ
ータへの入力e-をVrefとGNDに切換えるた
めのスイツチである。 グループ１〜４の各スイツチは制御回路によ
り次のように制御される。 Ｓ１…ステツプ１ではイニシヤル状態として
OFFし、ステツプ２では、ステツプ１に
おけるecの極性に応じてON，OFFする
（ec＝０の時はONし、ec＝１の時はOFF）。
またステツプ３以降はOFFである。 Ｓ２…ステツプ１ではイニシヤル状態として
OFFし、ステツプ２でもそのままOFFす
る。ステツプ３以降では１つ前のステツプ
におけるecの極性に応じてON，OFFする
（ec＝０の時はOFFし、ec＝１の時はONす
る）。 Ｓ３…ステツプ１ではイニシヤル状態として
ONし、ステツプ２ではステツプ１におけ
るecの極性に応じてON，OFFする（ec＝
０の時、OFF，ec＝１の時ON）。またス
テツプ３以降でも１つ前のステツプにおけ
るecの極性に応じてON，OFFするが、ec
＝０の時ON，ec＝１の時OFFである。 Ｓ４…ステツプ１ではイニシヤル状態として
ONし、ステツプ２ではステツプ１におけ
るecの極性に応じてON，OFFする（ec＝
０の時OFF，ec＝１の時ON）。ステツプ
３以降はOFFである。 Ｓ５…ここではすべてのステツプにおいて
OFFである。Ａ／Ｄ変換時に校正用の入
力を印加する時（後述）にONする。 Ｓ６…ステツプ１ではイニシヤル状態として
OFFし、ステツプ２ではステツプ１にお
けるecの極性に応じてON，OFFする（ec
＝０の時ON，ec＝１の時OFF）。ステツ
プ３以降はOFFである。 Ｓ７，Ｓ８…ステツプ１，２ではOFFし、ス
テツプ３ではＳ７がON，Ｓ８がOFF，ス
テツプ４ではＳ７がOFF，Ｓ８がONとい
う具合に交互にON，OFFを繰り返す。 Ｓ９〜Ｓ１２…ステツプ１，２ではＳ９，Ｓ１
１がON，Ｓ１０，Ｓ１２がOFFし、ステ
ツプ３以降ではＳ９，Ｓ１１がOFF，Ｓ
１０，Ｓ１２がONする。 Ｓ１３〜Ｓ１４…ステツプ１ではイニシヤル状
態としてＳ１３がOFF，Ｓ１４がON，ス
テツプ２ではＳ１３がON，Ｓ１４が
OFF，ステツプ３ではＳ１３がOFF，Ｓ
１４がONという具合にステツプ２以降で
は交互にON，OFFを繰り返す。 Ｓ１５，Ｓ１６…ステツプ１ではイニシヤル状
態としてＳ１５がON，Ｓ１６がOFFし、
ステツプ２以降ではＳ１５がOFF，Ｓ１
６がONする。 ここで、具体例で回路動作を説明すれば次の
とおりである。今、説明を簡明にするために、 1ei1max＝10V
（アナログ入力電圧の絶対値の最大値） Vref＝5V（正の基準電圧） ｎ＝10（分解能ビツト数） とする。 eiの値として＋8Vの値をＡ／Ｄ変換した場
合におけるＡ／Ｄ変換の動作ステツプおよび変
換結果を、第１表に示す。
【表】
… … … … …
… … … … …
5V 5 5 5
5 5 5 5 5 5
重み
… … … … …
5V 5 5 5
5 5 5 5 5 5
重み
Claims (1)
- 【特許請求の範囲】 １ アナログ入力信号、基準電圧および零電圧を
それぞれ適宜に選択して出力するスイツチ手段
と、 １倍と２倍のゲインに切り換えが可能な差動増
幅器と、 この差動増幅器の出力をサンプル・ホールドす
ると共にホールド出力が差動増幅器に入力され、
サンプル・ホールド動作および出力動作が互いに
相補的に行われる２組のサンプル・ホールド回路
と、 前記差動増幅器の出力とスイツチ手段を通して
与えられる信号の大小を比較する比較器と、 下記の手順に従つて各部を制御し、入力信号に
対応したデイジタル信号に変換する機能を有する
制御回路と、 この制御回路に与える分解能ビツト数を設定す
る変換ビツトレジスタと、 前記制御回路へ与えるクロツクを発生するクロ
ツク発生器 を具備し、前記比較器から、入力信号に対応した
デイジタル・データが、極性に続いて分解能ビツ
ト数分について最上位ビツトより最下位ビツトま
でシリアルに出力されるようにしたアナログ・デ
イジタル変換器。 ［手順］ スイツチ手段および差動増幅器経由で与えら
れるアナログ入力電圧とスイツチ手段により選
択し与えられる零電圧と比較した比較器出力に
基づきアナログ入力電圧の極性を判別する。 スイツチ手段および差動増幅器経由で与えら
れるアナログ入力電圧の絶対値を一方のサンプ
ル・ホールド回路にホールドすると共に、比較
器においてそのホールド値を1/2フルスケール
値と比較する。 前記比較において、ホールド値が1/2フルス
ケール値より大きい場合は、そのホールド値を
差動増幅器へ入力してそのホールド値から1/2
フルスケール値を減算すると同時にそれを２倍
し、サンプル・ホールド回路でこれをホールド
する。 前記ホールド値が1/2フルスケール値より小
さい場合は、前記ホールド値を差動増幅器へ入
力してそのまま２倍しこれをサンプル・ホール
ド回路にホールドする。 前記項においてサンプル・ホールドした値
が1/2フルスケールよりも大きいかあるいは小
さいかを比較する。 設定された分解能ビツト数が得られるまで前
記およびの動作を繰返して行う。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3411883A JPS59160317A (ja) | 1983-03-02 | 1983-03-02 | アナログ・デイジタル変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3411883A JPS59160317A (ja) | 1983-03-02 | 1983-03-02 | アナログ・デイジタル変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59160317A JPS59160317A (ja) | 1984-09-11 |
| JPS649773B2 true JPS649773B2 (ja) | 1989-02-20 |
Family
ID=12405339
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3411883A Granted JPS59160317A (ja) | 1983-03-02 | 1983-03-02 | アナログ・デイジタル変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59160317A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10004996C2 (de) * | 2000-02-04 | 2002-09-26 | Infineon Technologies Ag | Vorrichtung und Verfahren zur Selbstkalibrierung von Faltungs-Analog/Digitalwandlern |
| US7049989B2 (en) * | 2004-10-01 | 2006-05-23 | Smiths Aerospace Llc | Unified analog input front end apparatus and method |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5624825A (en) * | 1979-08-08 | 1981-03-10 | Sanyo Electric Co Ltd | Analog-digital converting circuit |
| JPS56150133U (ja) * | 1980-04-11 | 1981-11-11 |
-
1983
- 1983-03-02 JP JP3411883A patent/JPS59160317A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59160317A (ja) | 1984-09-11 |
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