JP2677171B2 - テスト機能付並列型ａ／ｄ変換装置 - Google Patents
テスト機能付並列型ａ／ｄ変換装置Info
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Description
【０００１】
【産業上の利用分野】本発明はテスト機能付き並列型Ａ
／Ｄ変換装置に関し、特に、テスト対象のＡ／Ｄ変換器
にテスト用の電圧を発生するテスト電圧発生機能を付加
した並列型Ａ／Ｄ変換装置に関するものである。
／Ｄ変換装置に関し、特に、テスト対象のＡ／Ｄ変換器
にテスト用の電圧を発生するテスト電圧発生機能を付加
した並列型Ａ／Ｄ変換装置に関するものである。
【０００２】
【従来の技術】図４は、画像信号処理等に用いられてい
る並列型Ａ／Ｄ変換器のテストの機能を有する従来技術
の並列型Ａ／Ｄ変換装置一例を示すブロック図である。
ここでは、説明を単純にするために、３ビットの並列型
Ａ／Ｄ変換器を例として説明する。
る並列型Ａ／Ｄ変換器のテストの機能を有する従来技術
の並列型Ａ／Ｄ変換装置一例を示すブロック図である。
ここでは、説明を単純にするために、３ビットの並列型
Ａ／Ｄ変換器を例として説明する。
【０００３】この並列型Ａ／Ｄ変換装置は、テスト対象
の並列型Ａ／Ｄ変換器３と、出力が並列型Ａ／Ｄ変換器
３のアナログ入力端子８に接続される電源１８と、入力
が並列型Ａ／Ｄ変換器３のディジタル出力端子９、１０
および１１に接続されたバッファ・メモリ２０とから構
成される。
の並列型Ａ／Ｄ変換器３と、出力が並列型Ａ／Ｄ変換器
３のアナログ入力端子８に接続される電源１８と、入力
が並列型Ａ／Ｄ変換器３のディジタル出力端子９、１０
および１１に接続されたバッファ・メモリ２０とから構
成される。
【０００４】さらに、図４に示すテスト対象の並列型Ａ
／Ｄ変換器３は、高電位側基準電源電圧Ｖref1が供給さ
れる基準電圧端子５および低電位側基準電源電圧Ｖref2
が供給される基準電圧端子６を両端とした抵抗ラダー
（Ｒ１〜Ｒ９）と、アナログ入力電圧Ｖｉｎが供給され
るアナログ入力端子８を一方の入力端子に接続し、所定
の基準電圧を供給する抵抗ラダー（Ｒ１〜Ｒ９）の分割
端（ＴＰ１〜ＴＰ８）を他方の入力端子に接続し、アナ
ログ入力電圧Ｖｉｎと分割端（ＴＰ１〜ＴＰ８）に発生
する分割電圧とを比較して出力信号を出力する出力端
（ＣＯ１〜ＣＯ８）とを有する比較器（ＣＰ１〜ＣＰ
８）と、入力が比較器（ＣＰ１〜ＣＰ８）の出力端子
（ＣＯ１〜ＣＯ８）に接続され出力が並列型Ａ／Ｄ変換
器３のディジタル出力端子９、１０および１１に接続さ
れるエンコーダ１９とにより構成される。また、抵抗ラ
ダー（Ｒ１〜Ｒ９）は、Ｒ２＝Ｒ３＝Ｒ４＝Ｒ５＝Ｒ６
＝Ｒ７＝Ｒ８、Ｒ１＝Ｒ９＝Ｒ２／２の関係を満たして
いる。
／Ｄ変換器３は、高電位側基準電源電圧Ｖref1が供給さ
れる基準電圧端子５および低電位側基準電源電圧Ｖref2
が供給される基準電圧端子６を両端とした抵抗ラダー
（Ｒ１〜Ｒ９）と、アナログ入力電圧Ｖｉｎが供給され
るアナログ入力端子８を一方の入力端子に接続し、所定
の基準電圧を供給する抵抗ラダー（Ｒ１〜Ｒ９）の分割
端（ＴＰ１〜ＴＰ８）を他方の入力端子に接続し、アナ
ログ入力電圧Ｖｉｎと分割端（ＴＰ１〜ＴＰ８）に発生
する分割電圧とを比較して出力信号を出力する出力端
（ＣＯ１〜ＣＯ８）とを有する比較器（ＣＰ１〜ＣＰ
８）と、入力が比較器（ＣＰ１〜ＣＰ８）の出力端子
（ＣＯ１〜ＣＯ８）に接続され出力が並列型Ａ／Ｄ変換
器３のディジタル出力端子９、１０および１１に接続さ
れるエンコーダ１９とにより構成される。また、抵抗ラ
ダー（Ｒ１〜Ｒ９）は、Ｒ２＝Ｒ３＝Ｒ４＝Ｒ５＝Ｒ６
＝Ｒ７＝Ｒ８、Ｒ１＝Ｒ９＝Ｒ２／２の関係を満たして
いる。
【０００５】次に、並列型Ａ／Ｄ変換器３の動作につい
て説明する。
て説明する。
【０００６】この並列型Ａ／Ｄ変換器３は、アナログ入
力端子８よりアナログ入力電圧Ｖｉｎが入力され、アナ
ログ入力電圧Ｖｉｎと基準電圧Ｖref1およびＶref2を抵
抗ラダー（Ｒ１〜Ｒ９）によって分圧される端子（ＴＰ
１〜ＴＰ８）の電圧とが比較（ＣＰ１〜ＣＰ８）により
比較される。比較器（ＣＰ１〜ＣＰ８）の各出力（ＣＯ
１〜ＣＯ８）がエンコーダ１９に入力され、エンコーダ
１９により２進コードの出力（Ｄ１〜Ｄ３）に変換され
て、ディジタル出力（Ｄ１〜Ｄ３）をディジタル出力端
子（９〜１１）に出力する。
力端子８よりアナログ入力電圧Ｖｉｎが入力され、アナ
ログ入力電圧Ｖｉｎと基準電圧Ｖref1およびＶref2を抵
抗ラダー（Ｒ１〜Ｒ９）によって分圧される端子（ＴＰ
１〜ＴＰ８）の電圧とが比較（ＣＰ１〜ＣＰ８）により
比較される。比較器（ＣＰ１〜ＣＰ８）の各出力（ＣＯ
１〜ＣＯ８）がエンコーダ１９に入力され、エンコーダ
１９により２進コードの出力（Ｄ１〜Ｄ３）に変換され
て、ディジタル出力（Ｄ１〜Ｄ３）をディジタル出力端
子（９〜１１）に出力する。
【０００７】例えば、アナログ入力電圧Ｖｉｎが、抵抗
ラダー（Ｒ１〜Ｒ９）の分割端（ＴＰ５とＴＰ６）の中
間の電圧である場合、テスト対象の並列型Ａ／Ｄ変換器
３に故障が無ければ、比較器（ＣＰ６〜ＣＰ８）の出力
（ＣＯ６〜ＣＯ８）はハイレベル（以下、Ｈとする）と
なり、比較器（ＣＰ１〜ＣＰ５）の出力（ＣＯ１〜ＣＯ
５）はローレベル（以下、Ｌとする）となり、比較器の
出力（ＣＯ１〜ＣＯ８）に対応するディジタル出力（Ｄ
１、Ｄ２、Ｄ３）＝（０、１、１）を出力する。
ラダー（Ｒ１〜Ｒ９）の分割端（ＴＰ５とＴＰ６）の中
間の電圧である場合、テスト対象の並列型Ａ／Ｄ変換器
３に故障が無ければ、比較器（ＣＰ６〜ＣＰ８）の出力
（ＣＯ６〜ＣＯ８）はハイレベル（以下、Ｈとする）と
なり、比較器（ＣＰ１〜ＣＰ５）の出力（ＣＯ１〜ＣＯ
５）はローレベル（以下、Ｌとする）となり、比較器の
出力（ＣＯ１〜ＣＯ８）に対応するディジタル出力（Ｄ
１、Ｄ２、Ｄ３）＝（０、１、１）を出力する。
【０００８】次に、図４に示す並列型Ａ／Ｄ変換器３の
テスト機能を有する並列型Ａ／Ｄ変換装置の動作につい
て説明する。
テスト機能を有する並列型Ａ／Ｄ変換装置の動作につい
て説明する。
【０００９】この並列型Ａ／Ｄ変換装置は、テスト対象
並列型Ａ／Ｄ変換器３に、並列型Ａ／Ｄ変換器３の変換
速度に対して非常に速度の緩やかなテスト用のランプ電
圧２１が電源１８より印加され、入力されるランプ電圧
２１の各電圧が並列型Ａ／Ｄ変換器３の抵抗ラダー（Ｒ
１〜Ｒ９）の各隣あう分割端、例えば、分割端（ＴＰ３
またはＴＰ４）の中間電圧におけるときの並列型Ａ／Ｄ
変換器３のディジタル出力Ｄ（１〜Ｄ３）をバッファ・
メモリ２０に記憶保持する。
並列型Ａ／Ｄ変換器３に、並列型Ａ／Ｄ変換器３の変換
速度に対して非常に速度の緩やかなテスト用のランプ電
圧２１が電源１８より印加され、入力されるランプ電圧
２１の各電圧が並列型Ａ／Ｄ変換器３の抵抗ラダー（Ｒ
１〜Ｒ９）の各隣あう分割端、例えば、分割端（ＴＰ３
またはＴＰ４）の中間電圧におけるときの並列型Ａ／Ｄ
変換器３のディジタル出力Ｄ（１〜Ｄ３）をバッファ・
メモリ２０に記憶保持する。
【００１０】テスト対象の並列型Ａ／Ｄ変換器３は、抵
抗（Ｒ１〜Ｒ９）のばらつきまたは比較器（ＣＰ１〜Ｃ
Ｐ９）のオフセット等により、アナログ入力電圧Ｖｉｎ
に対して本来期待されるディジタル出力が出力されない
という故障を有する場合があり、バッファ・メモリ２０
に記憶保持された各ディジタル出力が、電源１８により
与えられた各入力電圧に対して並列型Ａ／Ｄ変換器が故
障が無いとき本来期待されるディジタル出力と一致する
か否かにより、テスト対象の並列型Ａ／Ｄが故障を有す
るか否かを判断する。
抗（Ｒ１〜Ｒ９）のばらつきまたは比較器（ＣＰ１〜Ｃ
Ｐ９）のオフセット等により、アナログ入力電圧Ｖｉｎ
に対して本来期待されるディジタル出力が出力されない
という故障を有する場合があり、バッファ・メモリ２０
に記憶保持された各ディジタル出力が、電源１８により
与えられた各入力電圧に対して並列型Ａ／Ｄ変換器が故
障が無いとき本来期待されるディジタル出力と一致する
か否かにより、テスト対象の並列型Ａ／Ｄが故障を有す
るか否かを判断する。
【００１１】
【発明が解決しようとする課題】しかしながら、上述し
た従来の並列型Ａ／Ｄ変換装置のテスト動作において
は、テスト対象の並列型Ａ／Ｄ変換器にテスト用の高精
度のランプ電圧を与えるための高性能な電源およびディ
ジタル出力を取り込むための高速なバッファ・メモリを
必要とし、この並列型Ａ／Ｄ変換装置の集積化ために
は、回路構成が複雑になり、そのコストが非常に高くな
るという問題点があった。
た従来の並列型Ａ／Ｄ変換装置のテスト動作において
は、テスト対象の並列型Ａ／Ｄ変換器にテスト用の高精
度のランプ電圧を与えるための高性能な電源およびディ
ジタル出力を取り込むための高速なバッファ・メモリを
必要とし、この並列型Ａ／Ｄ変換装置の集積化ために
は、回路構成が複雑になり、そのコストが非常に高くな
るという問題点があった。
【００１２】
【課題を解決するための手段】本発明のテスト機能付並
列型Ａ／Ｄ変換装置は、高電位側基準電圧および低電位
側基準電圧の供給を受けアナログ信号をＮビット（Ｎは
整数）のディジタル信号に変換する並列型Ａ／Ｄ変換器
と、外部制御端子により前記アナログ信号と前記並列型
Ａ／Ｄ変換器の機能をテストするテスト信号とを切換え
て前記並列型Ａ／Ｄ変換器へ供給する第１の切換えスイ
ッチ回路と、前記高電位側基準電圧よりこの高電位側基
準電圧と前記低電電位側基準電圧の差電圧を２N で除し
た量子化電圧のｎ倍（ｎは１〜２N の整数）の電圧分降
下した階段状電圧を前記テスト信号として発生するテス
ト電圧発生回路とを有する構成である。
列型Ａ／Ｄ変換装置は、高電位側基準電圧および低電位
側基準電圧の供給を受けアナログ信号をＮビット（Ｎは
整数）のディジタル信号に変換する並列型Ａ／Ｄ変換器
と、外部制御端子により前記アナログ信号と前記並列型
Ａ／Ｄ変換器の機能をテストするテスト信号とを切換え
て前記並列型Ａ／Ｄ変換器へ供給する第１の切換えスイ
ッチ回路と、前記高電位側基準電圧よりこの高電位側基
準電圧と前記低電電位側基準電圧の差電圧を２N で除し
た量子化電圧のｎ倍（ｎは１〜２N の整数）の電圧分降
下した階段状電圧を前記テスト信号として発生するテス
ト電圧発生回路とを有する構成である。
【００１３】また、本発明のテスト機能付並列型Ａ／Ｄ
変換装置は、前記テスト電圧発生回路を制御する２N 個
のクロック信号を生成するクロック信号生成回路を有す
る構成とすることもできる。
変換装置は、前記テスト電圧発生回路を制御する２N 個
のクロック信号を生成するクロック信号生成回路を有す
る構成とすることもできる。
【００１４】さらにまた、本発明のテスト機能付き並列
型Ａ／Ｄ変換装置のテスト電圧発生回路は、前記高電位
側基準電圧端子を電圧基準端子とし、前記高電位側基準
電圧より前記量子化電圧分降下した電圧端子を第１の入
力端子とするアナログ減算器と、このアナログ減算器の
第２の入力端子に出力端子が接続された電圧利得１倍の
増幅器と、第１の出力端子が前記アナログ減算器の出力
端子に接続され、第２の出力端子が前記電圧利得１倍の
増幅器の入力端子に接続され、前記第１の出力端子は第
１の入力端子あるいは第２の入力端子のどちらかに接続
され、前記第２の出力端子は前記第１の入力端子あるい
は第２の入力端子の残る端子に接続され、前記第１およ
び第２の入力端子それぞれ交互に前記電圧利得１倍の増
幅器の入力端子または前記アナログ減算器の出力端子に
接続される第２の切り換えスイッチ回路と、一端がこの
第２の切り換えスイッチ回路の第１の入力端子に接続さ
れ、他端が前記電圧基準端子に接続される第１の電圧保
持容量と、一端が前記第２の切り換えスイッチ回路の第
２の入力端子に接続され、他端が前記電圧基準端子に接
続される第２の電圧保持容量と、入力端が前記第２の切
り換えスイッチ回路の第１の入力端子に接続され出力端
が前記電圧基準端子に接続される第１のスイッチ回路
と、入力端が前記第２の切り換えスイッチ回路の第２の
入力端子に接続され他端が前記電圧基準端子に接続され
る第２のスイッチ回路と、を有する構成とすることもで
きる。
型Ａ／Ｄ変換装置のテスト電圧発生回路は、前記高電位
側基準電圧端子を電圧基準端子とし、前記高電位側基準
電圧より前記量子化電圧分降下した電圧端子を第１の入
力端子とするアナログ減算器と、このアナログ減算器の
第２の入力端子に出力端子が接続された電圧利得１倍の
増幅器と、第１の出力端子が前記アナログ減算器の出力
端子に接続され、第２の出力端子が前記電圧利得１倍の
増幅器の入力端子に接続され、前記第１の出力端子は第
１の入力端子あるいは第２の入力端子のどちらかに接続
され、前記第２の出力端子は前記第１の入力端子あるい
は第２の入力端子の残る端子に接続され、前記第１およ
び第２の入力端子それぞれ交互に前記電圧利得１倍の増
幅器の入力端子または前記アナログ減算器の出力端子に
接続される第２の切り換えスイッチ回路と、一端がこの
第２の切り換えスイッチ回路の第１の入力端子に接続さ
れ、他端が前記電圧基準端子に接続される第１の電圧保
持容量と、一端が前記第２の切り換えスイッチ回路の第
２の入力端子に接続され、他端が前記電圧基準端子に接
続される第２の電圧保持容量と、入力端が前記第２の切
り換えスイッチ回路の第１の入力端子に接続され出力端
が前記電圧基準端子に接続される第１のスイッチ回路
と、入力端が前記第２の切り換えスイッチ回路の第２の
入力端子に接続され他端が前記電圧基準端子に接続され
る第２のスイッチ回路と、を有する構成とすることもで
きる。
【００１５】またさらに、本発明のテスト機能付並列型
Ａ／Ｄ変換装置のアナログ減算器は、反転入力が第１の
抵抗の一端および第２の抵抗の一端に接続され非反転入
力が第３の抵抗の一端および第４の抵抗の一端に接続さ
れ出力が前記第１の抵抗の他端に接続される演算増幅器
を有し、前記第２の抵抗の他端は前記第１の入力端子に
接続され前記第３の抵抗の他端は前記第２の入力端子に
接続され前記第４の抵抗の他端は前記電圧基準端子に接
続される構成とすることもできる。
Ａ／Ｄ変換装置のアナログ減算器は、反転入力が第１の
抵抗の一端および第２の抵抗の一端に接続され非反転入
力が第３の抵抗の一端および第４の抵抗の一端に接続さ
れ出力が前記第１の抵抗の他端に接続される演算増幅器
を有し、前記第２の抵抗の他端は前記第１の入力端子に
接続され前記第３の抵抗の他端は前記第２の入力端子に
接続され前記第４の抵抗の他端は前記電圧基準端子に接
続される構成とすることもできる。
【００１６】
【実施例】次に、図面を参照しながら本発明について説
明する。
明する。
【００１７】図１は、本発明の一実施例のテスト機能付
Ａ／Ｄ機能付Ａ／Ｄ変換装置のブロック図である。本発
明の一実施例のテスト機能付Ａ／Ｄ変換装置は、従来技
術の並列型Ａ／Ｄ変換器と同じ構成の３ビットのＡ／Ｄ
変換器３を有し、この並列型Ａ／Ｄ変換器３は、基準電
圧端子５および６のそれぞれを両端とした抵抗ラダー
（Ｒ１〜Ｒ９）を有し、アナログ入力端子８が切り換え
スイッチ回路２の出力端子２９に接続され、出力端子
（９〜１１）をディジタル出力（Ｄ１〜Ｄ３）が出力さ
れるディジタル出力端子（９〜１１）を有する。
Ａ／Ｄ機能付Ａ／Ｄ変換装置のブロック図である。本発
明の一実施例のテスト機能付Ａ／Ｄ変換装置は、従来技
術の並列型Ａ／Ｄ変換器と同じ構成の３ビットのＡ／Ｄ
変換器３を有し、この並列型Ａ／Ｄ変換器３は、基準電
圧端子５および６のそれぞれを両端とした抵抗ラダー
（Ｒ１〜Ｒ９）を有し、アナログ入力端子８が切り換え
スイッチ回路２の出力端子２９に接続され、出力端子
（９〜１１）をディジタル出力（Ｄ１〜Ｄ３）が出力さ
れるディジタル出力端子（９〜１１）を有する。
【００１８】Ｖ０＝ｑ＝（Ｖref1−Ｖref2）／８ なる量子化幅基準電圧Ｖ０が並列型Ａ／Ｄ変換器から供
給され、クロック信号生成回路４からの制御信号（ＣＬ
Ｋ１〜ＣＬＫ３）により制御され、出力端子３１が切り
換えスイッチ回路２の一方の入力端に接続されたテスト
電圧発生回路１と、テスト制御端子２７から印加される
テスト制御信号ＴＥＳＴにより、アナログ入力端子２８
とテスト電圧発生回路１の出力端子３１のどちらか一方
の端子が入力となるよう制御され、出力２９が並列型Ａ
／Ｄ変換器３の入力端子８に接続された切り換スイッチ
回路２と、出力が並列型Ａ／Ｄ変換器３とテスト電圧発
生回路１に接続されたクロック信号生成回路４とから構
成される。
給され、クロック信号生成回路４からの制御信号（ＣＬ
Ｋ１〜ＣＬＫ３）により制御され、出力端子３１が切り
換えスイッチ回路２の一方の入力端に接続されたテスト
電圧発生回路１と、テスト制御端子２７から印加される
テスト制御信号ＴＥＳＴにより、アナログ入力端子２８
とテスト電圧発生回路１の出力端子３１のどちらか一方
の端子が入力となるよう制御され、出力２９が並列型Ａ
／Ｄ変換器３の入力端子８に接続された切り換スイッチ
回路２と、出力が並列型Ａ／Ｄ変換器３とテスト電圧発
生回路１に接続されたクロック信号生成回路４とから構
成される。
【００１９】次に、この実施例のテスト機能付Ａ／Ｄ変
換装置の各ブロックの動作について説明する。
換装置の各ブロックの動作について説明する。
【００２０】テスト制御信号ＴＥＳＴにより制御された
切り換えスイッチ回路２により、並列型Ａ／Ｄ変換器３
をテストする状態とアナログ入力電圧ＶｉｎをＡ／Ｄ変
換する状態とに切り換える。
切り換えスイッチ回路２により、並列型Ａ／Ｄ変換器３
をテストする状態とアナログ入力電圧ＶｉｎをＡ／Ｄ変
換する状態とに切り換える。
【００２１】アナログ入力電圧ＶｉｎをＡ／Ｄ変換する
状態においては、切り換えスイッチ回路２によりアナロ
グ入力端子２８と並列型Ａ／Ｄ変換器の入力端子８とが
接続され、アナログ入力電圧Ｖｉｎが３ビットのディジ
タル出力（Ｄ１〜Ｄ３）に変換される。
状態においては、切り換えスイッチ回路２によりアナロ
グ入力端子２８と並列型Ａ／Ｄ変換器の入力端子８とが
接続され、アナログ入力電圧Ｖｉｎが３ビットのディジ
タル出力（Ｄ１〜Ｄ３）に変換される。
【００２２】並列型Ａ／Ｄ変換器３をテストする状態に
おいては、始めに、切り換えスイッチ回路２によりテス
ト電圧発生回路１の出力端子３１とテスト対象の並列型
Ａ／Ｄ変換器３の入力端子８が接続される。次いで、ク
ロック信号生成回路４からの制御信号ＣＬＫ１により、
テスト電圧発生回路１がテスト電圧を生成するための初
期状態となる。
おいては、始めに、切り換えスイッチ回路２によりテス
ト電圧発生回路１の出力端子３１とテスト対象の並列型
Ａ／Ｄ変換器３の入力端子８が接続される。次いで、ク
ロック信号生成回路４からの制御信号ＣＬＫ１により、
テスト電圧発生回路１がテスト電圧を生成するための初
期状態となる。
【００２３】さらに、クロック信号生成回路４からの制
御信号ＣＬＫ２およびＣＬＫ３により、並列型Ａ／Ｄ変
換器３をテストするためのテスト電圧Ｖtestn が Ｖtestn ＝−ｎ・ｑ＋Ｖref1（ｎ＝１〜８） として生成され、テスト対象の並列型Ａ／Ｄ変換器３に
入力される。
御信号ＣＬＫ２およびＣＬＫ３により、並列型Ａ／Ｄ変
換器３をテストするためのテスト電圧Ｖtestn が Ｖtestn ＝−ｎ・ｑ＋Ｖref1（ｎ＝１〜８） として生成され、テスト対象の並列型Ａ／Ｄ変換器３に
入力される。
【００２４】すなわち、本発明においては、従来の技術
で述べた高性能な電源より外部から供給されるランプ電
圧に相当するステップ幅ｑの階段状電圧を内部で生成し
て供給し、テスト対象の並列型Ａ／Ｄ変換器の全ディジ
タル出力をテストすることが出来る。
で述べた高性能な電源より外部から供給されるランプ電
圧に相当するステップ幅ｑの階段状電圧を内部で生成し
て供給し、テスト対象の並列型Ａ／Ｄ変換器の全ディジ
タル出力をテストすることが出来る。
【００２５】同様に、今回一例として示した３ビット並
列型Ａ／Ｄ変換器より高分解能の並列型Ａ／Ｄ変換器に
おいても、テスト電圧発生回路よりテスト対象の並列型
Ａ／Ｄ変換器に印加されるテスト電圧Ｖtestn は、テス
ト対象の並列型Ａ／Ｄ変換器３の全ディジタル出力をテ
ストすることができるテスト電圧となる。
列型Ａ／Ｄ変換器より高分解能の並列型Ａ／Ｄ変換器に
おいても、テスト電圧発生回路よりテスト対象の並列型
Ａ／Ｄ変換器に印加されるテスト電圧Ｖtestn は、テス
ト対象の並列型Ａ／Ｄ変換器３の全ディジタル出力をテ
ストすることができるテスト電圧となる。
【００２６】テスト電圧発生回路１の構成例を示す図２
およびその動作を示すタイムチャートである図３を参照
すると、このテスト電圧発生回路１のアナログ減算器１
２は、反転入力が抵抗ｒ１およびｒ２のそれぞれの一端
に接続され、非反転入力が抵抗ｒ３およびｒ４のそれぞ
れの一端に接続され、出力３６が切り換えスイッチ回路
２の一方の入力端と抵抗ｒ１の他端と切り換えスイッチ
回路１３の入力の一方の出力端子Ｏ１に接続された演算
増幅器１６と、演算増幅器１６の反転入力と出力間に接
続された抵抗ｒ１と、一端が演算増幅器１６の反転入力
に接続され他端が並列型Ａ／Ｄ変換器３の基準電圧Ｖ
ref1より量子化幅ｑの電圧が降下した電位（Ｖref1−
ｑ）を有する基準電圧端子３２に接続された抵抗ｒ２
と、非反転入力と電圧利得１倍の増幅器１７の出力間に
接続された抵抗ｒ３と、非反転入力と基準電圧端子３５
との間に接続された抵抗ｒ４とから構成される。
およびその動作を示すタイムチャートである図３を参照
すると、このテスト電圧発生回路１のアナログ減算器１
２は、反転入力が抵抗ｒ１およびｒ２のそれぞれの一端
に接続され、非反転入力が抵抗ｒ３およびｒ４のそれぞ
れの一端に接続され、出力３６が切り換えスイッチ回路
２の一方の入力端と抵抗ｒ１の他端と切り換えスイッチ
回路１３の入力の一方の出力端子Ｏ１に接続された演算
増幅器１６と、演算増幅器１６の反転入力と出力間に接
続された抵抗ｒ１と、一端が演算増幅器１６の反転入力
に接続され他端が並列型Ａ／Ｄ変換器３の基準電圧Ｖ
ref1より量子化幅ｑの電圧が降下した電位（Ｖref1−
ｑ）を有する基準電圧端子３２に接続された抵抗ｒ２
と、非反転入力と電圧利得１倍の増幅器１７の出力間に
接続された抵抗ｒ３と、非反転入力と基準電圧端子３５
との間に接続された抵抗ｒ４とから構成される。
【００２７】また、電圧利得１倍の増幅器１７は、入力
が切り換えスイッチ回路１３の他方の出力端Ｏ２に接続
され、出力がアナログ減算器１２の一方の入力端３４で
ある抵抗ｒ３の一端に接続されている。また、切り換え
スイッチ回路１３は、入力端子Ｉ１が電圧保持容量Ｃ１
の一端およびスイッチ回路１５の入力端４０に接続さ
れ、出力端子Ｏ１が演算増幅器１６の出力端子３６およ
び切り換えスイッチ回路２の一方の入力端に接続され、
制御信号ＣＬＫ２により、出力端子Ｏ１が入力端子Ｉ１
またはＩ２のどちらか一端に接続されるスイッチと、入
力端子Ｉ２が電圧保持容量Ｃ２の一端およびスイッチ回
路１４の入力端に接続され、出力端子Ｏ２が電圧利得１
倍の増幅器１７の入力端子に接続され、制御信号ＣＬＫ
３により、出力端子Ｏ２が入力端子Ｉ１またはＩ２のど
ちらか一端に接続されるスイッチとから構成される。
が切り換えスイッチ回路１３の他方の出力端Ｏ２に接続
され、出力がアナログ減算器１２の一方の入力端３４で
ある抵抗ｒ３の一端に接続されている。また、切り換え
スイッチ回路１３は、入力端子Ｉ１が電圧保持容量Ｃ１
の一端およびスイッチ回路１５の入力端４０に接続さ
れ、出力端子Ｏ１が演算増幅器１６の出力端子３６およ
び切り換えスイッチ回路２の一方の入力端に接続され、
制御信号ＣＬＫ２により、出力端子Ｏ１が入力端子Ｉ１
またはＩ２のどちらか一端に接続されるスイッチと、入
力端子Ｉ２が電圧保持容量Ｃ２の一端およびスイッチ回
路１４の入力端に接続され、出力端子Ｏ２が電圧利得１
倍の増幅器１７の入力端子に接続され、制御信号ＣＬＫ
３により、出力端子Ｏ２が入力端子Ｉ１またはＩ２のど
ちらか一端に接続されるスイッチとから構成される。
【００２８】また、スイッチ回路１４は、制御信号ＣＬ
Ｋ１に制御されて、出力が基準電圧端子３３に接続さ
れ、入力が前記切り換えスイッチ回路１３の一方の入力
端子Ｉ２に接続されており、また、スイッチ回路１５
は、制御信号ＣＬＫ１に制御されて、出力が基準電圧端
子３３に接続され、入力が切り換えスイッチ回路１３の
他方の入力端子Ｉ１に接続されている。
Ｋ１に制御されて、出力が基準電圧端子３３に接続さ
れ、入力が前記切り換えスイッチ回路１３の一方の入力
端子Ｉ２に接続されており、また、スイッチ回路１５
は、制御信号ＣＬＫ１に制御されて、出力が基準電圧端
子３３に接続され、入力が切り換えスイッチ回路１３の
他方の入力端子Ｉ１に接続されている。
【００２９】また、電圧保持容量Ｃ１は切り換えスイッ
チ回路１３の一方の入力端子Ｉ１と基準電圧端子３３間
に接続されており、電圧保持容量Ｃ２は切り換えスイッ
チ回路１３の一方の入力端子Ｉ２と基準電圧端子３３間
にそれぞれ接続されている。また、図２において、電圧
Ｖ１およびＶ２は、それぞれ電圧保持容量Ｃ１およびＣ
２に保持される電圧であり、電圧Ｖoutn（ｎ＝１〜８）
は、基準電圧端子３３の電圧である基準電圧Ｖref1に対
するアナログ減算器１２の出力電圧である。また、抵抗
ｒ１，ｒ２，ｒ３およびｒ４のそれぞれの抵抗値の関係
ならびに電圧保持容量Ｃ１およびＣ２のそれぞれの容量
値の関係は、ｒ１＝ｒ２＝ｒ３＝ｒ４、Ｃ１＝Ｃ２とす
る。
チ回路１３の一方の入力端子Ｉ１と基準電圧端子３３間
に接続されており、電圧保持容量Ｃ２は切り換えスイッ
チ回路１３の一方の入力端子Ｉ２と基準電圧端子３３間
にそれぞれ接続されている。また、図２において、電圧
Ｖ１およびＶ２は、それぞれ電圧保持容量Ｃ１およびＣ
２に保持される電圧であり、電圧Ｖoutn（ｎ＝１〜８）
は、基準電圧端子３３の電圧である基準電圧Ｖref1に対
するアナログ減算器１２の出力電圧である。また、抵抗
ｒ１，ｒ２，ｒ３およびｒ４のそれぞれの抵抗値の関係
ならびに電圧保持容量Ｃ１およびＣ２のそれぞれの容量
値の関係は、ｒ１＝ｒ２＝ｒ３＝ｒ４、Ｃ１＝Ｃ２とす
る。
【００３０】次に、テスト電圧発生回路１の動作につい
て、図３に示す各信号を参照して説明する。
て、図３に示す各信号を参照して説明する。
【００３１】始めに、テスト制御信号ＴＥＳＴがＨにな
り、テスト機能付きＡ／Ｄ変換装置は自己のテスト対象
のＡ／Ｄ変換器３をテストする状態となる。次いで、制
御信号ＣＬＫ１がＨとなり、図２に示すスイッチ回路１
４およびスイッチ回路１５が導通し、電圧保持容量Ｃ１
およびＣ２のそれぞれの両端の電圧Ｖ１およびＶ２のそ
れぞれが Ｖ１＝Ｖ２＝０ となり、テスト電圧発生回路１がテスト電圧Ｖtestn を
発生するためのテスト初期状態となる。
り、テスト機能付きＡ／Ｄ変換装置は自己のテスト対象
のＡ／Ｄ変換器３をテストする状態となる。次いで、制
御信号ＣＬＫ１がＨとなり、図２に示すスイッチ回路１
４およびスイッチ回路１５が導通し、電圧保持容量Ｃ１
およびＣ２のそれぞれの両端の電圧Ｖ１およびＶ２のそ
れぞれが Ｖ１＝Ｖ２＝０ となり、テスト電圧発生回路１がテスト電圧Ｖtestn を
発生するためのテスト初期状態となる。
【００３２】次に、制御信号ＣＬＫ２がＨとなり、アナ
ログ減算器１２の出力端子が電圧保持容量Ｃ１に接続さ
れ、同時に、制御信号ＣＬＫ３がＬとなり、電圧利得１
倍の増幅器１７の入力端子が電圧保持容量Ｃ２に接続さ
れ、電圧Ｖ１は Ｖ１＝Ｖout1＝−ｑ となり、テスト電圧Ｖtest1 は Ｖtest1 ＝−ｑ＋Ｖref1 となり、テスト対象の並列型Ａ／Ｄ変換器３に入力され
る。
ログ減算器１２の出力端子が電圧保持容量Ｃ１に接続さ
れ、同時に、制御信号ＣＬＫ３がＬとなり、電圧利得１
倍の増幅器１７の入力端子が電圧保持容量Ｃ２に接続さ
れ、電圧Ｖ１は Ｖ１＝Ｖout1＝−ｑ となり、テスト電圧Ｖtest1 は Ｖtest1 ＝−ｑ＋Ｖref1 となり、テスト対象の並列型Ａ／Ｄ変換器３に入力され
る。
【００３３】次に、制御信号ＣＬＫ２がＬとなり、アナ
ログ減算器１２の出力端子が電圧保持容量Ｃ２に接続さ
れ、同時に、制御信号ＣＬＫ３がＨとなり、電圧利得１
倍の増幅器１７の入力端子が電圧保持容量Ｃ１に接続さ
れ、電圧Ｖ２は Ｖ２＝Ｖout2＝−２ｑ となり、テスト電圧Ｖtest2 は Ｖtest2 ＝−２ｑ＋Ｖref1 となり、テスト対象の並列型Ａ／Ｄ変換器３に入力され
る。
ログ減算器１２の出力端子が電圧保持容量Ｃ２に接続さ
れ、同時に、制御信号ＣＬＫ３がＨとなり、電圧利得１
倍の増幅器１７の入力端子が電圧保持容量Ｃ１に接続さ
れ、電圧Ｖ２は Ｖ２＝Ｖout2＝−２ｑ となり、テスト電圧Ｖtest2 は Ｖtest2 ＝−２ｑ＋Ｖref1 となり、テスト対象の並列型Ａ／Ｄ変換器３に入力され
る。
【００３４】次に、制御信号ＣＬＫ２がＨとなり、アナ
ログ減算器１２の出力端子が電圧保持容量Ｃ１に接続さ
れ、同時に、制御信号ＣＬＫ３がＬとなり、電圧利得１
倍の増幅器１７の入力端子が電圧保持容量Ｃ２に接続さ
れ、電圧Ｖ２は Ｖ２＝Ｖout3＝−３ｑ となり、テスト電圧Ｖtest3 は Ｖtest3 ＝−３ｑ＋Ｖref1 となり、テスト対象の並列型Ａ／Ｄ変換器３に入力され
る。
ログ減算器１２の出力端子が電圧保持容量Ｃ１に接続さ
れ、同時に、制御信号ＣＬＫ３がＬとなり、電圧利得１
倍の増幅器１７の入力端子が電圧保持容量Ｃ２に接続さ
れ、電圧Ｖ２は Ｖ２＝Ｖout3＝−３ｑ となり、テスト電圧Ｖtest3 は Ｖtest3 ＝−３ｑ＋Ｖref1 となり、テスト対象の並列型Ａ／Ｄ変換器３に入力され
る。
【００３５】以下同様に、制御信号ＣＬＫ２およびＣＬ
Ｋ３それぞれの切り換えにより、テスト電圧Ｖtestn は Ｖtestn ＝−ｎｑ＋Ｖref1（ｎ＝４〜８） となりテスト対象の並列型Ａ／Ｄ変換器３に入力され
る。
Ｋ３それぞれの切り換えにより、テスト電圧Ｖtestn は Ｖtestn ＝−ｎｑ＋Ｖref1（ｎ＝４〜８） となりテスト対象の並列型Ａ／Ｄ変換器３に入力され
る。
【００３６】その後、テスト制御信号ＴＥＳＴがＬにな
り、テスト機能付き並列型Ａ／Ｄ変換器装置はアナログ
入力電圧ＶｉｎをＡ／Ｄ変換する状態に戻る。
り、テスト機能付き並列型Ａ／Ｄ変換器装置はアナログ
入力電圧ＶｉｎをＡ／Ｄ変換する状態に戻る。
【００３７】本発明のテスト機能付き並列型Ａ／Ｄ変換
装置を構成するテスト電圧発生回路１を用いれば、制御
信号ＣＬＫ２およびＣＬＫ３の８クロックで、テスト対
象の３ビット並列型Ａ／Ｄ変換器３をテストするための
テスト電圧が生成でき、これは、より高分解能の並列型
Ａ／Ｄ変換器にも適用でき、ｎビットの並列型Ａ／Ｄ変
換器に対して、２のｎ乗のクロックの制御信号でテスト
電圧を内部で発生し、並列型Ａ／Ｄ変換器に入力して並
列型Ａ／Ｄ変換器の全てのディジタル出力をテストする
ことが可能である。
装置を構成するテスト電圧発生回路１を用いれば、制御
信号ＣＬＫ２およびＣＬＫ３の８クロックで、テスト対
象の３ビット並列型Ａ／Ｄ変換器３をテストするための
テスト電圧が生成でき、これは、より高分解能の並列型
Ａ／Ｄ変換器にも適用でき、ｎビットの並列型Ａ／Ｄ変
換器に対して、２のｎ乗のクロックの制御信号でテスト
電圧を内部で発生し、並列型Ａ／Ｄ変換器に入力して並
列型Ａ／Ｄ変換器の全てのディジタル出力をテストする
ことが可能である。
【００３８】
【発明の効果】以上説明したように、本発明によるテス
ト機能付き並列型Ａ／Ｄ変換装置は、テスト対象の並列
型Ａ／Ｄ変換器にテスト用の電圧を発生するテスト電圧
発生回路を付加し、自己でテストすることを可能として
いる。このため、従来、並列型Ａ／Ｄ変換器をテストす
るのに要した高性能な電源が不要となり、テストに有す
るコストを低減するという効果がある。また、本テスト
機能付き並列型Ａ／Ｄ変換装置のテストに要する回路
は、集積回路化を考慮した場合、素子数が約５０個程度
で構成でき、テスト対象の並列型Ａ／Ｄ変換器が分解能
１０ビットである場合の素子数が約１００００個に対
し、テスト回路を付加したことでその集積回路のチップ
面積の増加する面積はさほど大きくない。
ト機能付き並列型Ａ／Ｄ変換装置は、テスト対象の並列
型Ａ／Ｄ変換器にテスト用の電圧を発生するテスト電圧
発生回路を付加し、自己でテストすることを可能として
いる。このため、従来、並列型Ａ／Ｄ変換器をテストす
るのに要した高性能な電源が不要となり、テストに有す
るコストを低減するという効果がある。また、本テスト
機能付き並列型Ａ／Ｄ変換装置のテストに要する回路
は、集積回路化を考慮した場合、素子数が約５０個程度
で構成でき、テスト対象の並列型Ａ／Ｄ変換器が分解能
１０ビットである場合の素子数が約１００００個に対
し、テスト回路を付加したことでその集積回路のチップ
面積の増加する面積はさほど大きくない。
【図１】本発明の一実施例のテスト機能付並列型Ａ／Ｄ
変換装置のブロック図である。
変換装置のブロック図である。
【図２】図１に示すテスト電圧発生回路の回路図であ
る。
る。
【図３】図２に示す回路の各部における信号波形および
電圧変化を示す図である。
電圧変化を示す図である。
【図４】従来の並列型Ａ／Ｄ変換装置のブロック図であ
る。
る。
１ テスト電圧発生回路 ２ 切り換えスイッチ回路 ３ 並列型Ａ／Ｄ変換器 ４ クロック信号生成回路 ５，６，３２，３３，３５ 基準電圧端子 ８ アナログ入力端子 ９，１０，１１ ディジタル出力端子 １２ アナログ減算器 １３ 切り換えスイッチ回路 １４，１５ スイッチ回路 １６ 演算増幅器 １７ 電圧利得１倍の増幅器 １８ 電源 １９ エンコーダ ２０ バッファ・メモリ ２１ ランプ電圧 ２７，２８，２９，３１，３４，３６，３７，３８，３
９，４０，４１，Ｉ１，Ｉ２，Ｏ１，Ｏ２ 端子 Ｃ１，Ｃ２ 電圧保持容量 ＣＬＫ１，ＣＬＫ２，ＣＬＫ３ 制御信号 ｒ１，ｒ２，ｒ３，ｒ４，Ｒ１〜Ｒ９ 抵抗 ＴＰ１〜ＴＰ８ 分割端 Ｖ１，Ｖ２ 容量端子電圧
９，４０，４１，Ｉ１，Ｉ２，Ｏ１，Ｏ２ 端子 Ｃ１，Ｃ２ 電圧保持容量 ＣＬＫ１，ＣＬＫ２，ＣＬＫ３ 制御信号 ｒ１，ｒ２，ｒ３，ｒ４，Ｒ１〜Ｒ９ 抵抗 ＴＰ１〜ＴＰ８ 分割端 Ｖ１，Ｖ２ 容量端子電圧
Claims (4)
- 【請求項１】高電位側基準電圧および低電位側基準電圧
の供給を受けアナログ信号をＮビット（Ｎは整数）のデ
ィジタル信号に変換する並列型Ａ／Ｄ変換器と、外部制
御端子により前記アナログ信号と前記並列型Ａ／Ｄ変換
器の機能をテストするテスト信号とを切換えて前記並列
型Ａ／Ｄ変換器へ供給する第１の切換えスイッチ回路
と、前記高電位側基準電圧よりこの高電位側基準電圧と
前記低電電位側基準電圧の差電圧を２Nで除した量子化
電圧のｎ倍（ｎは１〜２Nの整数）の電圧分降下した階
段状電圧を前記テスト信号として発生するテスト電圧発
生回路とを備え、前記テスト電圧発生回路は、前記高電
位側基準電圧端子を電圧基準端子とし、前記高電位側基
準電圧より前記量子化電圧分降下した電圧端子を第１の
入力端子とするアナログ減算器と、このアナログ減算器
の第２の入力端子に出力端子が接続された電圧利得１倍
の増幅器と、第１の出力端子が前記アナログ減算器の出
力端子に接続され、第２の出力端子が前記電圧利得１倍
の増幅器の入力端子に接続され、前記第１の出力端子は
第１の入力端子あるいは第２の入力端子のどちらかに接
続され、前記第２の出力端子は前記第１の入力端子ある
いは第２の入力端子の残る端子に接続され、前記第１お
よび第２の入力端子がそれぞれ交互に前記電圧利得１倍
の増幅器の入力端子または前記アナログ減算器の出力端
子に接続される第２の切り換えスイッチ回路と、一端が
この第２の切り換えスイッチ回路の第１の入力端子に接
続され、他端が前記電圧基準端子に接続され、テスト時
に初期化される第１の電圧保持容量と、一端が前記第２
の切り換えスイッチ回路の第２の入力端子に接続され、
他端が前記電圧基準端子に接続され、テスト時に初期化
される第２の電圧保持容量と、を有することを特徴とす
るテスト機能付き並列型Ａ／Ｄ変換装置。 - 【請求項２】前記テスト電圧発生回路を制御する２N個
のクロック信号を生成するクロック信号生成回路を有す
ることを特徴とする請求項１に記載のテスト機能付き並
列型Ａ／Ｄ変換装置。 - 【請求項３】前記初期化手段として、入力端が前記第２
の切り換えスイッチ回路の第１の入力端子に接続され出
力端が前記電圧基準端子に接続される第１のスイ ッチ回
路と、入力端が前記第２の切り換えスイッチ回路の第２
の入力端子に接続され他端が前記電圧基準端子に接続さ
れる第２のスイッチ回路と、を有することを特徴とする
請求項１または２に記載のテスト機能付き並列型Ａ／Ｄ
変換装置。 - 【請求項４】前記アナログ減算器は、反転入力が第１の
抵抗の一端および第２の抵抗の一端に接続され非反転入
力が第３の抵抗の一端および第４の抵抗の一端に接続さ
れ出力が前記第１の抵抗の他端に接続される演算増幅器
を有し、前記第２の抵抗の他端は前記第１の入力端子に
接続され前記第３の抵抗の他端は前記第２の入力端子に
接続され前記第４の抵抗の他端は前記電圧基準端子に接
続されることを特徴とする請求項１、２または３に記載
のテスト機能付並列型Ａ／Ｄ変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5253869A JP2677171B2 (ja) | 1993-10-12 | 1993-10-12 | テスト機能付並列型ａ／ｄ変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5253869A JP2677171B2 (ja) | 1993-10-12 | 1993-10-12 | テスト機能付並列型ａ／ｄ変換装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07111455A JPH07111455A (ja) | 1995-04-25 |
| JP2677171B2 true JP2677171B2 (ja) | 1997-11-17 |
Family
ID=17257268
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5253869A Expired - Lifetime JP2677171B2 (ja) | 1993-10-12 | 1993-10-12 | テスト機能付並列型ａ／ｄ変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2677171B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100320434B1 (ko) * | 1999-11-04 | 2002-01-16 | 박종섭 | 아날로그 디지탈 컨버터 |
| JP2008004242A (ja) | 2006-06-26 | 2008-01-10 | Elpida Memory Inc | 半導体装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62219820A (ja) * | 1986-03-20 | 1987-09-28 | Hitachi Medical Corp | Ａｄコンバ−タ用テスタ− |
| JPS63301625A (ja) * | 1987-06-01 | 1988-12-08 | Nippon Denso Co Ltd | Ａ／ｄ変換装置 |
| JPH0575458A (ja) * | 1991-09-11 | 1993-03-26 | Matsushita Electric Ind Co Ltd | アナログ−デイジタル変換器 |
-
1993
- 1993-10-12 JP JP5253869A patent/JP2677171B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07111455A (ja) | 1995-04-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970212 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19970624 |