JP2626481B2 - テスト機能付き並列型ａ／ｄ変換器 - Google Patents
テスト機能付き並列型ａ／ｄ変換器Info
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Description
【０００１】
【産業上の利用分野】本発明はテスト機能付き並列型Ａ
／Ｄ変換器に関し、テスト対象のＡ／Ｄ変換器にテスト
用の電圧を発生するテスト電圧発生機能を付加した並列
型Ａ／Ｄ変換回路に関するものである。
／Ｄ変換器に関し、テスト対象のＡ／Ｄ変換器にテスト
用の電圧を発生するテスト電圧発生機能を付加した並列
型Ａ／Ｄ変換回路に関するものである。
【０００２】
【従来の技術】図４は、従来、画像信号処理等に用いら
れる並列型Ａ／Ｄ変換回路のテスト・システムの一例を
示すブロック図である。ここでは、説明を単純にするた
めに、３ビットの並列型Ａ／Ｄ変換回路を例として説明
する。
れる並列型Ａ／Ｄ変換回路のテスト・システムの一例を
示すブロック図である。ここでは、説明を単純にするた
めに、３ビットの並列型Ａ／Ｄ変換回路を例として説明
する。
【０００３】図４におけるテスト・システムは、テスト
対象の並列型Ａ／Ｄ変換回路３と、出力が並列型Ａ／Ｄ
変換回路３のアナログ入力端子８に接続される電源16
と、入力端子が並列型Ａ／Ｄ変換回路３のディジタル出
力端子９、10、11に接続されたバッファ・メモリ18とか
ら構成される。
対象の並列型Ａ／Ｄ変換回路３と、出力が並列型Ａ／Ｄ
変換回路３のアナログ入力端子８に接続される電源16
と、入力端子が並列型Ａ／Ｄ変換回路３のディジタル出
力端子９、10、11に接続されたバッファ・メモリ18とか
ら構成される。
【０００４】図４におけるテスト対象の並列型Ａ／Ｄ変
換回路３は、基準電源電圧Ｖref+、Ｖref-が供給される
基準電圧端子５、６を両端とした抵抗ラダーＲ1〜Ｒ9
と、アナログ入力電圧Ｖinが供給されるアナログ入力端
子８を一方の入力端子に接続し、所定の基準電圧を供給
する抵抗ラダーＲ1〜Ｒ9の分割端ＴＰ1〜ＴＰ8を他方の
入力端子に接続し、エンコーダの入力端子に接続される
ＣＯ1〜ＣＯ8を出力端子とする比較器ＣＰ1〜ＣＰ8と、
入力端子が比較器ＣＰ1〜ＣＰ8の出力端子ＣＯ1〜ＣＯ8
に接続され、出力が並列型Ａ／Ｄ変換回路３のディジタ
ル出力端子９、10、11に接続されるエンコーダ17により
構成される。また、抵抗ラダーＲ1〜Ｒ9は、 Ｒ2＝Ｒ3＝Ｒ4＝Ｒ5＝Ｒ6＝Ｒ7＝Ｒ8、Ｒ1＝Ｒ9＝Ｒ2／
２ の関係式を満たすものとする。
換回路３は、基準電源電圧Ｖref+、Ｖref-が供給される
基準電圧端子５、６を両端とした抵抗ラダーＲ1〜Ｒ9
と、アナログ入力電圧Ｖinが供給されるアナログ入力端
子８を一方の入力端子に接続し、所定の基準電圧を供給
する抵抗ラダーＲ1〜Ｒ9の分割端ＴＰ1〜ＴＰ8を他方の
入力端子に接続し、エンコーダの入力端子に接続される
ＣＯ1〜ＣＯ8を出力端子とする比較器ＣＰ1〜ＣＰ8と、
入力端子が比較器ＣＰ1〜ＣＰ8の出力端子ＣＯ1〜ＣＯ8
に接続され、出力が並列型Ａ／Ｄ変換回路３のディジタ
ル出力端子９、10、11に接続されるエンコーダ17により
構成される。また、抵抗ラダーＲ1〜Ｒ9は、 Ｒ2＝Ｒ3＝Ｒ4＝Ｒ5＝Ｒ6＝Ｒ7＝Ｒ8、Ｒ1＝Ｒ9＝Ｒ2／
２ の関係式を満たすものとする。
【０００５】次に、図４における並列型Ａ／Ｄ変換回路
３の動作について説明する。図４における並列型Ａ／Ｄ
変換回路３は、アナログ入力端子８よりアナログ入力電
圧Ｖinが入力され、アナログ入力電圧Ｖinと基準電圧Ｖ
ref+、Ｖref-を抵抗ラダーＲ1〜Ｒ9によって分圧される
端子ＴＰ1〜ＴＰ8の電圧とが比較器ＣＰ1〜ＣＰ8により
比較され、比較器の各出力ＣＯ1〜ＣＯ8がエンコーダ17
に入力され、エンコーダ17により２進コードＤ1〜Ｄ3に
変換され、前記ディジタル出力Ｄ1〜Ｄ3をディジタル出
力端子９〜11に出力する。
３の動作について説明する。図４における並列型Ａ／Ｄ
変換回路３は、アナログ入力端子８よりアナログ入力電
圧Ｖinが入力され、アナログ入力電圧Ｖinと基準電圧Ｖ
ref+、Ｖref-を抵抗ラダーＲ1〜Ｒ9によって分圧される
端子ＴＰ1〜ＴＰ8の電圧とが比較器ＣＰ1〜ＣＰ8により
比較され、比較器の各出力ＣＯ1〜ＣＯ8がエンコーダ17
に入力され、エンコーダ17により２進コードＤ1〜Ｄ3に
変換され、前記ディジタル出力Ｄ1〜Ｄ3をディジタル出
力端子９〜11に出力する。
【０００６】例えば、アナログ入力電圧Ｖinが、抵抗ラ
ダーＲ1〜Ｒ9の分割端ＴＰ5とＴＰ６の中間の電圧であ
る場合、テスト対象の並列型Ａ／Ｄ変換回路３に故障が
無ければ、比較器ＣＰ１〜ＣＰ5の出力ＣＯ1〜ＣＯ5は
ハイレベル（以下、Ｈとする）となり、比較器ＣＰ6〜
ＣＰ8の出力ＣＯ6〜ＣＯ8はローレベル（以下、Ｌとす
る）となり、比較器の出力ＣＯ1〜ＣＯ8に対応するディ
ジタル出力 （Ｄ1、Ｄ2、Ｄ3）＝（１、０、１）を出
力する。
ダーＲ1〜Ｒ9の分割端ＴＰ5とＴＰ６の中間の電圧であ
る場合、テスト対象の並列型Ａ／Ｄ変換回路３に故障が
無ければ、比較器ＣＰ１〜ＣＰ5の出力ＣＯ1〜ＣＯ5は
ハイレベル（以下、Ｈとする）となり、比較器ＣＰ6〜
ＣＰ8の出力ＣＯ6〜ＣＯ8はローレベル（以下、Ｌとす
る）となり、比較器の出力ＣＯ1〜ＣＯ8に対応するディ
ジタル出力 （Ｄ1、Ｄ2、Ｄ3）＝（１、０、１）を出
力する。
【０００７】次に、図４におけるテスト・システム全体
の動作について説明する。図４において、テスト対象並
列型Ａ／Ｄ変換回路３に、並列型Ａ／Ｄ変換回路３の変
換速度に対して非常に速度の緩やかなテスト用のランプ
電圧19が電源16より印加され、入力されるランプ電圧19
の各電圧が並列型Ａ／Ｄ変換回路３の抵抗ラダーＲ1〜
Ｒ9の各隣あう分割端（例えば、ＴＰ3、ＴＰ4）の中間
電圧におけるときの並列型Ａ／Ｄ変換回路３のディジタ
ル出力Ｄ1〜Ｄ3をバッファ・メモリ18に記憶保持する。
の動作について説明する。図４において、テスト対象並
列型Ａ／Ｄ変換回路３に、並列型Ａ／Ｄ変換回路３の変
換速度に対して非常に速度の緩やかなテスト用のランプ
電圧19が電源16より印加され、入力されるランプ電圧19
の各電圧が並列型Ａ／Ｄ変換回路３の抵抗ラダーＲ1〜
Ｒ9の各隣あう分割端（例えば、ＴＰ3、ＴＰ4）の中間
電圧におけるときの並列型Ａ／Ｄ変換回路３のディジタ
ル出力Ｄ1〜Ｄ3をバッファ・メモリ18に記憶保持する。
【０００８】図４に示すようなテスト対象の並列型Ａ／
Ｄ変換回路３において、抵抗Ｒ1〜Ｒ9のばらつきや比較
器ＣＰo1〜ＣＰ9のオフセット等により、アナログ入力
電圧Ｖinに対して本来期待されるディジタル出力が出力
されないという故障を有する場合があり、バッファ・メ
モリ18に記憶保持された各ディジタル出力が、電源16に
より与えられた各入力電圧に対して並列型Ａ／Ｄ変換回
路が故障が無いとき本来期待されるディジタル出力と一
致するか否かにより、テスト対象の並列型Ａ／Ｄが故障
を有するか否かを判断する。
Ｄ変換回路３において、抵抗Ｒ1〜Ｒ9のばらつきや比較
器ＣＰo1〜ＣＰ9のオフセット等により、アナログ入力
電圧Ｖinに対して本来期待されるディジタル出力が出力
されないという故障を有する場合があり、バッファ・メ
モリ18に記憶保持された各ディジタル出力が、電源16に
より与えられた各入力電圧に対して並列型Ａ／Ｄ変換回
路が故障が無いとき本来期待されるディジタル出力と一
致するか否かにより、テスト対象の並列型Ａ／Ｄが故障
を有するか否かを判断する。
【０００９】
【発明が解決しようとする課題】従来の並列型Ａ／Ｄ変
換回路のテスト・システムにおいては、テスト対象の並
列型Ａ／Ｄ変換回路にテスト用のランプ電圧を与えるた
めに高性能な電源やディジタル出力を取り込むための高
速なバッファ・メモリが必要とされ、コストが非常に高
くなるという課題があった。
換回路のテスト・システムにおいては、テスト対象の並
列型Ａ／Ｄ変換回路にテスト用のランプ電圧を与えるた
めに高性能な電源やディジタル出力を取り込むための高
速なバッファ・メモリが必要とされ、コストが非常に高
くなるという課題があった。
【００１０】さらに、並列型Ａ／Ｄ変換回路を全出力コ
ードにわたってテストをすると、テストに要する時間が
非常に大きいという課題もある。
ードにわたってテストをすると、テストに要する時間が
非常に大きいという課題もある。
【００１１】
【課題を解決するための手段】かかる課題を解決するた
めの手段の要旨を以下に述べる。
めの手段の要旨を以下に述べる。
【００１２】［１］ 本発明のテスト機能付き並列型Ａ
／Ｄ変換器においては、第１の切り換えスイッチ回路と
並列型Ａ／Ｄ変換回路とクロック信号生成回路とテスト
電圧発生回路とから構成されるテスト機能付き並列型Ａ
／Ｄ変換器において、前記第１の切り換えスイッチ回路
は、第１及び第２の入力端子並びに出力端子を有し、該
第１入力端子はアナログ入力端子に接続され、該第２入
力端子は前器テスト電圧発生回路の出力端子に接続さ
れ、該出力端子が前記並列型Ａ／Ｄ変換器の入力端子に
接続され、機能のテストをする状態とアナログ入力信号
のＡ／Ｄ変換をする状態とのうちいづれか一方に前記並
列型Ａ／Ｄ変換回路の動作状態をテスト制御信号に応じ
て切り換え、前記並列型Ａ／Ｄ変換回路は、入力端子よ
り入力される信号を前記クロック信号生成回路より供給
されるクロックに制御され、ディジタル信号に変換し、
前記クロック信号生成回路は前記テスト電圧発生回路と
前記Ａ／Ｄ変換回路に制御クロック信号を与え、前記テ
スト電圧発生回路は、スイッチ回路と第１電圧保持容量
と第２電圧保持容量と電圧利得２倍の増幅器と第２の切
り換えスイッチ回路とから成り、前記テスト状態におい
て前記並列型Ａ／Ｄ変換回路に入力されるテスト電圧を
発生し、前記スイッチ回路は、入力端子と出力端子を持
ち、前記並列型Ａ／Ｄ変換回路の抵抗ラダーの中の低電
位側の基準電圧端子に接続される第１抵抗素子の他端に
入力端子が接続され、前記第１電圧保持容量は、一端が
前記スイッチ回路の前記出力端子及び前記第２の切り換
えスイッチ回路の第１入力端子に接続され、他端が前記
並列型Ａ／Ｄ変換回路の前記第１基準電圧端子に接続さ
れ、前記第２電圧保持容量は、一端が前記第２の切り換
えスイッチ回路の第２入力端子に接続され、他端が前記
並列型Ａ／Ｄ変換回路の前記第１基準電圧端子に接続さ
れ、前記電圧利得２倍の増幅器は、前記並列型Ａ／Ｄ変
換回路の前記第１基準電圧端子を基準入力端子とし、前
記第２の切り換えスイッチ回路は第１及び第２の入力端
子並びに第１及び第２の出力端子を有し、該第１入力端
子は、前記スイッチ回路の前記出力端子に接続され、該
第２入力端子は前記第２電圧保持容量に接続され、該第
１出力端子は前記電圧利得２倍の増幅器の出力端子に接
続され、該第１入力端子又は該第２入力端子のどちらか
一方に前記制御クロック信号に応じて切り替えられ、該
第２出力端子は、前記電圧利得２倍の増幅器の入力端子
に接続され、該第１入力端子又は該第２入力端子に前記
制御クロック信号に応じて切り替えられることを特徴と
したテスト機能付き並列型Ａ／Ｄ変換器。
／Ｄ変換器においては、第１の切り換えスイッチ回路と
並列型Ａ／Ｄ変換回路とクロック信号生成回路とテスト
電圧発生回路とから構成されるテスト機能付き並列型Ａ
／Ｄ変換器において、前記第１の切り換えスイッチ回路
は、第１及び第２の入力端子並びに出力端子を有し、該
第１入力端子はアナログ入力端子に接続され、該第２入
力端子は前器テスト電圧発生回路の出力端子に接続さ
れ、該出力端子が前記並列型Ａ／Ｄ変換器の入力端子に
接続され、機能のテストをする状態とアナログ入力信号
のＡ／Ｄ変換をする状態とのうちいづれか一方に前記並
列型Ａ／Ｄ変換回路の動作状態をテスト制御信号に応じ
て切り換え、前記並列型Ａ／Ｄ変換回路は、入力端子よ
り入力される信号を前記クロック信号生成回路より供給
されるクロックに制御され、ディジタル信号に変換し、
前記クロック信号生成回路は前記テスト電圧発生回路と
前記Ａ／Ｄ変換回路に制御クロック信号を与え、前記テ
スト電圧発生回路は、スイッチ回路と第１電圧保持容量
と第２電圧保持容量と電圧利得２倍の増幅器と第２の切
り換えスイッチ回路とから成り、前記テスト状態におい
て前記並列型Ａ／Ｄ変換回路に入力されるテスト電圧を
発生し、前記スイッチ回路は、入力端子と出力端子を持
ち、前記並列型Ａ／Ｄ変換回路の抵抗ラダーの中の低電
位側の基準電圧端子に接続される第１抵抗素子の他端に
入力端子が接続され、前記第１電圧保持容量は、一端が
前記スイッチ回路の前記出力端子及び前記第２の切り換
えスイッチ回路の第１入力端子に接続され、他端が前記
並列型Ａ／Ｄ変換回路の前記第１基準電圧端子に接続さ
れ、前記第２電圧保持容量は、一端が前記第２の切り換
えスイッチ回路の第２入力端子に接続され、他端が前記
並列型Ａ／Ｄ変換回路の前記第１基準電圧端子に接続さ
れ、前記電圧利得２倍の増幅器は、前記並列型Ａ／Ｄ変
換回路の前記第１基準電圧端子を基準入力端子とし、前
記第２の切り換えスイッチ回路は第１及び第２の入力端
子並びに第１及び第２の出力端子を有し、該第１入力端
子は、前記スイッチ回路の前記出力端子に接続され、該
第２入力端子は前記第２電圧保持容量に接続され、該第
１出力端子は前記電圧利得２倍の増幅器の出力端子に接
続され、該第１入力端子又は該第２入力端子のどちらか
一方に前記制御クロック信号に応じて切り替えられ、該
第２出力端子は、前記電圧利得２倍の増幅器の入力端子
に接続され、該第１入力端子又は該第２入力端子に前記
制御クロック信号に応じて切り替えられることを特徴と
したテスト機能付き並列型Ａ／Ｄ変換器。
【００１３】［２］ 前記電圧利得２倍の増幅器は演算
増幅器と利得抵抗ｒ1、ｒ2より構成され、前記演算増幅
器は、非反転入力端子と反転入力端子と出力端子とを具
備し、該反転入力と該出力端子との間に利得抵抗ｒ1が
接続され、該反転入力と第１基準電圧端子との間には利
得抵抗ｒ2が接続され、前記非反転入力端子は前記第２
の切り換えスイッチ回路の前記第２の出力端子に接続さ
れ、前記出力端子は前記第１の切り換えスイッチ回路の
前記一方の入力端子及び前記第２の切り換えスイッチ回
路の前記第１の出力端子に接続され、前記利得抵抗ｒ1
及びｒ2の値を等しくすることにより２倍の電圧利得を
持つことを特徴とした前記［１］記載のテスト機能付き
並列型Ａ／Ｄ変換器。
増幅器と利得抵抗ｒ1、ｒ2より構成され、前記演算増幅
器は、非反転入力端子と反転入力端子と出力端子とを具
備し、該反転入力と該出力端子との間に利得抵抗ｒ1が
接続され、該反転入力と第１基準電圧端子との間には利
得抵抗ｒ2が接続され、前記非反転入力端子は前記第２
の切り換えスイッチ回路の前記第２の出力端子に接続さ
れ、前記出力端子は前記第１の切り換えスイッチ回路の
前記一方の入力端子及び前記第２の切り換えスイッチ回
路の前記第１の出力端子に接続され、前記利得抵抗ｒ1
及びｒ2の値を等しくすることにより２倍の電圧利得を
持つことを特徴とした前記［１］記載のテスト機能付き
並列型Ａ／Ｄ変換器。
【００１４】
【実施例】図１は、本発明の一実施例のブロック図であ
る。図１における並列型Ａ／Ｄ変換回路は、例えば図４
における並列型Ａ／Ｄ変換回路と同じ３ビットの構成の
ものを用いてもよい。
る。図１における並列型Ａ／Ｄ変換回路は、例えば図４
における並列型Ａ／Ｄ変換回路と同じ３ビットの構成の
ものを用いてもよい。
【００１５】図１における本発明の並列型Ａ／Ｄ変換回
路は、基準電圧端子５、６を両端とした抵抗ラダーＲ1
〜Ｒ9を有する。
路は、基準電圧端子５、６を両端とした抵抗ラダーＲ1
〜Ｒ9を有する。
【００１６】アナログ入力端子が第１の切り換えスイッ
チ回路２の出力端子に接続され、９〜11をディジタル出
力Ｄ1〜Ｄ3が出力されるディジタル出力端子とする並列
型Ａ／Ｄ変換回路３と、並列型Ａ／Ｄ変換回路からの基
準電圧Ｖ0が供給され、クロック信号生成回路４からの制御
クロック信号ｃｌ1〜ｃｌ3により制御され、出力が第１
の切り換えスイッチ回路２の一方の入力端子に接続され
たテスト電圧発生回路１とを具備する。
チ回路２の出力端子に接続され、９〜11をディジタル出
力Ｄ1〜Ｄ3が出力されるディジタル出力端子とする並列
型Ａ／Ｄ変換回路３と、並列型Ａ／Ｄ変換回路からの基
準電圧Ｖ0が供給され、クロック信号生成回路４からの制御
クロック信号ｃｌ1〜ｃｌ3により制御され、出力が第１
の切り換えスイッチ回路２の一方の入力端子に接続され
たテスト電圧発生回路１とを具備する。
【００１７】更に、テスト制御端子７から印加されるテ
スト制御信号ＴＥＳＴにより、アナログ入力端子８とテ
スト電圧発生回路１の出力端子のどちらか一方の端子が
入力端子となるよう制御され、出力が並列型Ａ／Ｄ変換
回路３の入力端子に接続された第１の切り換えスイッチ
回路２と、出力が並列型Ａ／Ｄ変換回路３とテスト電圧
発生回路１に接続されたクロック信号生成回路４とから
構成される。
スト制御信号ＴＥＳＴにより、アナログ入力端子８とテ
スト電圧発生回路１の出力端子のどちらか一方の端子が
入力端子となるよう制御され、出力が並列型Ａ／Ｄ変換
回路３の入力端子に接続された第１の切り換えスイッチ
回路２と、出力が並列型Ａ／Ｄ変換回路３とテスト電圧
発生回路１に接続されたクロック信号生成回路４とから
構成される。
【００１８】テスト制御信号ＴＥＳＴにより制御された
第１の切り換えスイッチ回路２により、並列型Ａ／Ｄ変
換回路３をテストをする状態とアナログ入力電圧Ｖinを
Ａ／Ｄ変換する状態とに切り換える。アナログ入力電圧
ＶinをＡ／Ｄ変換する状態においては、第１の切り換え
スイッチ回路２によりアナログ入力端子８と並列型Ａ／
Ｄ変換回路の入力端子が接続され、アナログ入力電圧Ｖ
inが３ビットのディジタル出力Ｄ1〜Ｄ3に変換される。
第１の切り換えスイッチ回路２により、並列型Ａ／Ｄ変
換回路３をテストをする状態とアナログ入力電圧Ｖinを
Ａ／Ｄ変換する状態とに切り換える。アナログ入力電圧
ＶinをＡ／Ｄ変換する状態においては、第１の切り換え
スイッチ回路２によりアナログ入力端子８と並列型Ａ／
Ｄ変換回路の入力端子が接続され、アナログ入力電圧Ｖ
inが３ビットのディジタル出力Ｄ1〜Ｄ3に変換される。
【００１９】並列型Ａ／Ｄ変換回路３をテストをする状
態においては、始めに、第１の切り換えスイッチ回路２
によりテスト電圧発生回路１の出力端子とテスト対象の
並列型Ａ／Ｄ変換回路の入力端子が接続される。
態においては、始めに、第１の切り換えスイッチ回路２
によりテスト電圧発生回路１の出力端子とテスト対象の
並列型Ａ／Ｄ変換回路の入力端子が接続される。
【００２０】次いで、クロック信号生成回路４からの制
御クロック信号ｃｌ1により、テスト電圧発生回路１が
テスト電圧を生成するための初期状態となる。次いで、
クロック信号生成回路４からの制御クロック信号ｃｌ
2、ｃｌ3により、並列型Ａ／Ｄ変換回路３をテストをす
るためのテスト電圧Ｖtestnが生成され、テスト対象の
並列型Ａ／Ｄ変換回路３に入力される。ここでテスト電
圧Ｖtestnは、 Ｖtestn＝２n-1・ｑ＋Ｖref- （ｎ＝１〜３） 但し、 ｑ＝（Ｖref+−Ｖref-）／８ となる。
御クロック信号ｃｌ1により、テスト電圧発生回路１が
テスト電圧を生成するための初期状態となる。次いで、
クロック信号生成回路４からの制御クロック信号ｃｌ
2、ｃｌ3により、並列型Ａ／Ｄ変換回路３をテストをす
るためのテスト電圧Ｖtestnが生成され、テスト対象の
並列型Ａ／Ｄ変換回路３に入力される。ここでテスト電
圧Ｖtestnは、 Ｖtestn＝２n-1・ｑ＋Ｖref- （ｎ＝１〜３） 但し、 ｑ＝（Ｖref+−Ｖref-）／８ となる。
【００２１】テスト電圧Ｖtest1〜Ｖtest3は、テスト対
象の並列型Ａ／Ｄ変換回路３に故障が無い場合、各々、
ＴＰ1、ＴＰ2の中間電圧、ＴＰ2、ＴＰ3の中間電圧、Ｔ
Ｐ4、ＴＰ5の中間電圧であり、ディジタル出力（Ｄ1、
Ｄ2、Ｄ3）がそれぞれ （１、０、０）、（０、１、
０）、（０、０、１）に対応している。
象の並列型Ａ／Ｄ変換回路３に故障が無い場合、各々、
ＴＰ1、ＴＰ2の中間電圧、ＴＰ2、ＴＰ3の中間電圧、Ｔ
Ｐ4、ＴＰ5の中間電圧であり、ディジタル出力（Ｄ1、
Ｄ2、Ｄ3）がそれぞれ （１、０、０）、（０、１、
０）、（０、０、１）に対応している。
【００２２】テスト対象並列型Ａ／Ｄ変換回路３が故障
を有した場合、例えば、テスト電圧Ｖtest3に対して、
ディジタル出力が（０、０、０）や（１、１、１）のよ
うになり、大きなコード・ミスが起こる可能性がある。
Ｖtest2に対しても、（０、０、０）と大きなコード・
ミスが起こる可能性がある。
を有した場合、例えば、テスト電圧Ｖtest3に対して、
ディジタル出力が（０、０、０）や（１、１、１）のよ
うになり、大きなコード・ミスが起こる可能性がある。
Ｖtest2に対しても、（０、０、０）と大きなコード・
ミスが起こる可能性がある。
【００２３】同様に、今回一例として示した３ビット並
列型Ａ／Ｄ変換回路より高分解能の並列型Ａ／Ｄ変換回
路においても、テスト電圧発生回路よりテスト対象の並
列型Ａ／Ｄ変換回路に印加されるテスト電圧Ｖtestn
は、テスト対象の並列型Ａ／Ｄ変換回路のディジタル出
力が大きなコード・ミスが起こる可能性のあるテスト電
圧となる。
列型Ａ／Ｄ変換回路より高分解能の並列型Ａ／Ｄ変換回
路においても、テスト電圧発生回路よりテスト対象の並
列型Ａ／Ｄ変換回路に印加されるテスト電圧Ｖtestn
は、テスト対象の並列型Ａ／Ｄ変換回路のディジタル出
力が大きなコード・ミスが起こる可能性のあるテスト電
圧となる。
【００２４】従って、図１において、テスト対象の並列
型Ａ／Ｄ変換回路３に入力されるそれぞれのテスト電圧
Ｖtest1〜Ｖtest3に対してディジタル出力Ｄ1〜Ｄ3が各
々、１になっているか否かを調べることにより、テスト
対象の並列型Ａ／Ｄ変換回路が故障を有するか否かをテ
スト出来る。
型Ａ／Ｄ変換回路３に入力されるそれぞれのテスト電圧
Ｖtest1〜Ｖtest3に対してディジタル出力Ｄ1〜Ｄ3が各
々、１になっているか否かを調べることにより、テスト
対象の並列型Ａ／Ｄ変換回路が故障を有するか否かをテ
スト出来る。
【００２５】以上のように、本発明においては、簡易的
にテスト対象の並列型Ａ／Ｄ変換回路の各ディジタル出
力をテストをすることが出来る。
にテスト対象の並列型Ａ／Ｄ変換回路の各ディジタル出
力をテストをすることが出来る。
【００２６】図２及び図３は、それぞれ、図１のテスト
電圧発生回路１の構成例を示す回路図及び動作を示すタ
イムチャートである。
電圧発生回路１の構成例を示す回路図及び動作を示すタ
イムチャートである。
【００２７】図２のテスト電圧発生回路１において、電
圧利得２倍の増幅器12は、非反転入力端子が第２の切り
換えスイッチ回路13の一方の出力端子Ｏ2に接続され、
反転入力端子が利得抵抗ｒ1及びｒ2の一端に接続され、
出力が図１における第１の切り換えスイッチ回路２の一
方の入力端子と利得抵抗ｒ1の他端と第２の切り換えス
イッチ回路13の他方の出力端子Ｏ1に接続された演算増
幅器15と、演算増幅器15の反転入力端子と出力間に接続
された利得抵抗ｒ1と、演算増幅器15の反転入力端子と
基準電圧端子６との間に接続された利得抵抗ｒ2とから
構成される。
圧利得２倍の増幅器12は、非反転入力端子が第２の切り
換えスイッチ回路13の一方の出力端子Ｏ2に接続され、
反転入力端子が利得抵抗ｒ1及びｒ2の一端に接続され、
出力が図１における第１の切り換えスイッチ回路２の一
方の入力端子と利得抵抗ｒ1の他端と第２の切り換えス
イッチ回路13の他方の出力端子Ｏ1に接続された演算増
幅器15と、演算増幅器15の反転入力端子と出力間に接続
された利得抵抗ｒ1と、演算増幅器15の反転入力端子と
基準電圧端子６との間に接続された利得抵抗ｒ2とから
構成される。
【００２８】第２の切り換えスイッチ回路13は、入力端
子Ｉ1が電圧保持容量Ｃ1の一端に接続され、出力端子Ｏ
1が演算増幅器15の出力端子に接続され、制御クロック
信号ｃｌ2により、出力端子Ｏ1が入力端子Ｉ1、又はＩ2
のどちらか一端に接続されるスイッチと、入力端子Ｉ2
が電圧保持容量Ｃ2の一端に接続され、出力端子Ｏ2が演
算増幅器15の非反転入力端子に接続され、制御クロック
信号ｃｌ3により、出力端子Ｏ2が入力端子Ｉ1、又はＩ2
の他端に接続されるスイッチとから構成される。
子Ｉ1が電圧保持容量Ｃ1の一端に接続され、出力端子Ｏ
1が演算増幅器15の出力端子に接続され、制御クロック
信号ｃｌ2により、出力端子Ｏ1が入力端子Ｉ1、又はＩ2
のどちらか一端に接続されるスイッチと、入力端子Ｉ2
が電圧保持容量Ｃ2の一端に接続され、出力端子Ｏ2が演
算増幅器15の非反転入力端子に接続され、制御クロック
信号ｃｌ3により、出力端子Ｏ2が入力端子Ｉ1、又はＩ2
の他端に接続されるスイッチとから構成される。
【００２９】スイッチ回路14は、制御クロック信号ｃｌ
1に制御されて、入力が図１における並列型Ａ／Ｄ変換
回路の抵抗ラダーの分割端ＴＰ1に接続され、出力が電
圧保持容量Ｃ1の一端に接続されている。
1に制御されて、入力が図１における並列型Ａ／Ｄ変換
回路の抵抗ラダーの分割端ＴＰ1に接続され、出力が電
圧保持容量Ｃ1の一端に接続されている。
【００３０】電圧保持容量Ｃ1は一端が第２の切り換え
スイッチ回路13の一方の入力端子Ｉ1に接続され、他端
が基準電圧端子６に接続されている。また、電圧保持容
量Ｃ2は一端が第２の切り換えスイッチ回路13の他方の
入力端子Ｉ2に接続され、他端が基準電圧端子６に接続
されている。
スイッチ回路13の一方の入力端子Ｉ1に接続され、他端
が基準電圧端子６に接続されている。また、電圧保持容
量Ｃ2は一端が第２の切り換えスイッチ回路13の他方の
入力端子Ｉ2に接続され、他端が基準電圧端子６に接続
されている。
【００３１】図２において、電圧Ｖ1、Ｖ2は、それぞれ
電圧保持容量Ｃ1、Ｃ2に保持される電圧であり、電圧Ｖ
outnは、基準電圧端子６の電圧である基準電圧Ｖref-に
対する電圧利得２倍の増幅器12の出力電圧である。ここ
では ｒ1＝ｒ2、Ｃ1＝Ｃ2 とする。
電圧保持容量Ｃ1、Ｃ2に保持される電圧であり、電圧Ｖ
outnは、基準電圧端子６の電圧である基準電圧Ｖref-に
対する電圧利得２倍の増幅器12の出力電圧である。ここ
では ｒ1＝ｒ2、Ｃ1＝Ｃ2 とする。
【００３２】次に、図２におけるテスト電圧発生回路１
の動作について、図３の各信号に基づいて説明する。始
めに、テスト制御信号ＴＥＳＴがＨになり、図１に示す
テスト機能付きＡ／Ｄ変換器が自己のテスト対象のＡ／
Ｄ変換器３をテストをする状態となる。
の動作について、図３の各信号に基づいて説明する。始
めに、テスト制御信号ＴＥＳＴがＨになり、図１に示す
テスト機能付きＡ／Ｄ変換器が自己のテスト対象のＡ／
Ｄ変換器３をテストをする状態となる。
【００３３】次いで、制御クロック信号ｃｌ1がＨとな
り、スイッチ回路14が導通し、電圧保持容量Ｃ1に電圧
Ｖ1が充電され、テスト電圧発生回路１がテスト電圧Ｖt
estnを発生するためのテスト初期状態となる。ここで電
圧Ｖ1は、 Ｖ1＝ｑ／２ となる。
り、スイッチ回路14が導通し、電圧保持容量Ｃ1に電圧
Ｖ1が充電され、テスト電圧発生回路１がテスト電圧Ｖt
estnを発生するためのテスト初期状態となる。ここで電
圧Ｖ1は、 Ｖ1＝ｑ／２ となる。
【００３４】次に、ｃｌ2がＨとなり、電圧利得２倍の
増幅器12の出力端子が電圧保持容量Ｃ2に接続され、同
時に、ｃｌ3がＬとなり、電圧利得２倍の増幅器12の入
力端子が電圧保持容量Ｃ1に接続され、電圧保持容量Ｃ1
に発生する電圧Ｖ2は、 Ｖ2＝Ｖout1＝ｑ となる。
増幅器12の出力端子が電圧保持容量Ｃ2に接続され、同
時に、ｃｌ3がＬとなり、電圧利得２倍の増幅器12の入
力端子が電圧保持容量Ｃ1に接続され、電圧保持容量Ｃ1
に発生する電圧Ｖ2は、 Ｖ2＝Ｖout1＝ｑ となる。
【００３５】テスト電圧Ｖtest1は、 Ｖtest1＝ｑ＋Ｖref- となり、図１のテスト対象の並列型Ａ／Ｄ変換回路３に
入力される。
入力される。
【００３６】次に、ｃｌ2がＬとなり、電圧利得２倍の
増幅器12の出力端子が電圧保持容量Ｃ1に接続され、同
時に、ｃｌ3がＨとなり、電圧利得２倍の増幅器12の入
力端子が電圧保持容量Ｃ2に接続され、前記Ｖ2は、 Ｖ2＝Ｖout1＝２ｑ となる。
増幅器12の出力端子が電圧保持容量Ｃ1に接続され、同
時に、ｃｌ3がＨとなり、電圧利得２倍の増幅器12の入
力端子が電圧保持容量Ｃ2に接続され、前記Ｖ2は、 Ｖ2＝Ｖout1＝２ｑ となる。
【００３７】テスト電圧Ｖtest2は、 Ｖtest2＝２ｑ＋Ｖref- となり、図１のテスト対象の並列型Ａ／Ｄ変換回路３に
入力される。
入力される。
【００３８】最後に、ｃｌ2がＨとなり、電圧利得２倍
の増幅器12の出力端子が電圧保持容量Ｃ2に接続され、
同時に、ｃｌ3がＬとなり、電圧利得２倍の増幅器12の
入力端子が電圧保持容量Ｃ1に接続され、前記Ｖ2は、 Ｖ2＝Ｖout1＝４ｑ となり、前記テスト電圧は、 Ｖtest3＝４ｑ＋Ｖref- となり、図１のテスト対象の並列型Ａ／Ｄ変換回路３に
入力される。
の増幅器12の出力端子が電圧保持容量Ｃ2に接続され、
同時に、ｃｌ3がＬとなり、電圧利得２倍の増幅器12の
入力端子が電圧保持容量Ｃ1に接続され、前記Ｖ2は、 Ｖ2＝Ｖout1＝４ｑ となり、前記テスト電圧は、 Ｖtest3＝４ｑ＋Ｖref- となり、図１のテスト対象の並列型Ａ／Ｄ変換回路３に
入力される。
【００３９】その後、テスト制御信号ＴＥＳＴがＬにな
り、図１に示すテスト機能付き並列型Ａ／Ｄ変換回路が
アナログ入力電圧ＶinをＡ／Ｄ変換する状態に戻る。本
発明のテスト機能付き並列型Ａ／Ｄ変換器を構成するテ
スト電圧発生回路１により、制御クロック信号ｃｌ2、
ｃｌ3の３クロックで、テスト対象の３ビット並列型Ａ
／Ｄ変換回路３をテストをするためのテスト電圧が生成
できる。
り、図１に示すテスト機能付き並列型Ａ／Ｄ変換回路が
アナログ入力電圧ＶinをＡ／Ｄ変換する状態に戻る。本
発明のテスト機能付き並列型Ａ／Ｄ変換器を構成するテ
スト電圧発生回路１により、制御クロック信号ｃｌ2、
ｃｌ3の３クロックで、テスト対象の３ビット並列型Ａ
／Ｄ変換回路３をテストをするためのテスト電圧が生成
できる。
【００４０】この結果、より高分解能の並列型Ａ／Ｄ変
換回路にも適用でき、ｎビットの並列型Ａ／Ｄ変換回路
に対しては、ｎクロックの制御クロック信号ｃｌ2、ｃ
ｌ3のみで、テスト電圧を発生、並列型Ａ／Ｄ変換回路
に入力し、非常に高速で、簡易的に並列型Ａ／Ｄ変換回
路をテストをすることが可能となる。
換回路にも適用でき、ｎビットの並列型Ａ／Ｄ変換回路
に対しては、ｎクロックの制御クロック信号ｃｌ2、ｃ
ｌ3のみで、テスト電圧を発生、並列型Ａ／Ｄ変換回路
に入力し、非常に高速で、簡易的に並列型Ａ／Ｄ変換回
路をテストをすることが可能となる。
【００４１】
【発明の効果】本発明によるテスト機能付き並列型Ａ／
Ｄ変換器は、テスト対象の並列型Ａ／Ｄ変換回路にテス
ト用の電圧を発生するテスト電圧発生回路を付加し、高
速に自己でテストをすることを可能としている。
Ｄ変換器は、テスト対象の並列型Ａ／Ｄ変換回路にテス
ト用の電圧を発生するテスト電圧発生回路を付加し、高
速に自己でテストをすることを可能としている。
【００４２】このため、従来、並列型Ａ／Ｄ変換回路を
テストをするのに要した高性能な電圧源が不要となり、
テストに要するコストを低減するという効果がある。
テストをするのに要した高性能な電圧源が不要となり、
テストに要するコストを低減するという効果がある。
【００４３】また、従来要したテスト時間の大幅な削減
が可能になる効果もある。
が可能になる効果もある。
【００４４】例えば、10ビットの並列型Ａ／Ｄ変換回路
をテストをする際、１つのディジタル出力をテストをす
るのに１秒かかるとすれば、各ディジタル出力をそれぞ
れテストをするには約1000秒を要する。
をテストをする際、１つのディジタル出力をテストをす
るのに１秒かかるとすれば、各ディジタル出力をそれぞ
れテストをするには約1000秒を要する。
【００４５】これに対し、本発明によるテスト機能付き
並列型Ａ／Ｄ変換器によれば、約10秒と1/100倍のテス
ト時間しか要さない。なお、本テスト機能付き並列型Ａ
／Ｄ変換器において、テストに要する回路は、集積回路
化を考慮した場合、素子数が約40程度で構成でき、テス
ト対象の並列型Ａ／Ｄ変換回路が素子数約10000に対
し、テスト回路を付加したことで増加する面積はさほど
大きくない。
並列型Ａ／Ｄ変換器によれば、約10秒と1/100倍のテス
ト時間しか要さない。なお、本テスト機能付き並列型Ａ
／Ｄ変換器において、テストに要する回路は、集積回路
化を考慮した場合、素子数が約40程度で構成でき、テス
ト対象の並列型Ａ／Ｄ変換回路が素子数約10000に対
し、テスト回路を付加したことで増加する面積はさほど
大きくない。
【図１】本発明の並列型Ａ／Ｄ変換回路の実施例のブロ
ック図である。
ック図である。
【図２】図１に示したテスト電圧発生回路の回路図であ
る。
る。
【図３】図２に示した回路の各部における信号波形及び
電圧変化図である。
電圧変化図である。
【図４】従来の並列型Ａ／Ｄ変換回路のテストシステム
のブロック図である。
のブロック図である。
１ テスト電圧発生回路 ２ 第１の切り換えスイッチ回路 ３ 並列型Ａ／Ｄ変換回路 ４ クロック信号生成回路 ５ 第２基準電圧端子 ６ 第１基準電圧端子 ７ テスト制御端子 ８ アナログ入力端子 ９，10，11 ディジタル出力端子 12 利得２倍の増幅器 13 第２の切り換えスイッチ回路 14 スイッチ回路 15 演算増幅器 16 電源 17 エンコーダ 18 バッファ・メモリ 19 ランプ電圧 Ｃ１ 第１電圧保持容量 Ｃ2 第２電圧保持容量 Ｒ1 抵抗ラダーの中の第１抵抗素子 Ｒ2 抵抗ラダーの中の第２抵抗素子 Ｒ3 抵抗ラダーの中の第３抵抗素子 Ｒ4 抵抗ラダーの中の第４抵抗素子 Ｒ5 抵抗ラダーの中の第５抵抗素子 Ｒ6 抵抗ラダーの中の第6抵抗素子 Ｒ7 抵抗ラダーの中の第7抵抗素子 Ｒ8 抵抗ラダーの中の第8抵抗素子 Ｒ9 抵抗ラダーの中の第9抵抗素子 Ｉ1 第２の切り換えスイッチ回路の第１入力端
子 Ｉ2 第２の切り換えスイッチ回路の第２入力端
子 Ｏ1 第２の切り換えスイッチ回路の第１出力端
子 Ｏ2 第２の切り換えスイッチ回路の第２出力端
子 ｃｌ１ クロック信号生成回路の制御クロック信
号 ｃｌ２ クロック信号生成回路の制御クロック信
号 ｃｌ３ クロック信号生成回路の制御クロック信
号 r１ 演算増幅器の利得抵抗 r２ 演算増幅器の利得抵抗 Ｖref+ 基準電源電圧 Ｖref- 基準電源電圧
子 Ｉ2 第２の切り換えスイッチ回路の第２入力端
子 Ｏ1 第２の切り換えスイッチ回路の第１出力端
子 Ｏ2 第２の切り換えスイッチ回路の第２出力端
子 ｃｌ１ クロック信号生成回路の制御クロック信
号 ｃｌ２ クロック信号生成回路の制御クロック信
号 ｃｌ３ クロック信号生成回路の制御クロック信
号 r１ 演算増幅器の利得抵抗 r２ 演算増幅器の利得抵抗 Ｖref+ 基準電源電圧 Ｖref- 基準電源電圧
Claims (2)
- 【請求項１】 第１の切り換えスイッチ回路と並列型Ａ
／Ｄ変換回路とクロック信号生成回路とテスト電圧発生
回路とから構成されるテスト機能付き並列型Ａ／Ｄ変換
器において、 前記第１の切り換えスイッチ回路は、第１及び第２の入
力端子並びに出力端子を有し、該第１入力端子はアナロ
グ入力端子に接続され、該第２入力端子は前器テスト電
圧発生回路の出力端子に接続され、該出力端子が前記並
列型Ａ／Ｄ変換器の入力端子に接続され、機能のテスト
をする状態とアナログ入力信号のＡ／Ｄ変換をする状態
とのうちいづれか一方に前記並列型Ａ／Ｄ変換回路の動
作状態をテスト制御信号に応じて切り換え、 前記並列型Ａ／Ｄ変換回路は、入力端子より入力される
信号を前記クロック信号生成回路より供給されるクロッ
クに制御され、ディジタル信号に変換し、 前記クロック信号生成回路は前記テスト電圧発生回路と
前記Ａ／Ｄ変換回路に制御クロック信号を与え、 前記テスト電圧発生回路は、スイッチ回路と第１電圧保
持容量と第２電圧保持容量と電圧利得２倍の増幅器と第
２の切り換えスイッチ回路とから成り、前記テスト状態
において前記並列型Ａ／Ｄ変換回路に入力されるテスト
電圧を発生し、 前記スイッチ回路は、入力端子と出力端子を持ち、前記
並列型Ａ／Ｄ変換回路の抵抗ラダーの中の低電位側の基
準電圧端子に接続される第１抵抗素子の他端に入力端子
が接続され、 前記第１電圧保持容量は、一端が前記スイッチ回路の前
記出力端子及び前記第２の切り換えスイッチ回路の第１
入力端子に接続され、他端が前記並列型Ａ／Ｄ変換回路
の前記第１基準電圧端子に接続され、 前記第２電圧保持容量は、一端が前記第２の切り換えス
イッチ回路の第２入力端子に接続され、他端が前記並列
型Ａ／Ｄ変換回路の前記第１基準電圧端子に接続され、 前記電圧利得２倍の増幅器は、前記並列型Ａ／Ｄ変換回
路の前記第１基準電圧端子を基準入力端子とし、 前記第２の切り換えスイッチ回路は第１及び第２の入力
端子並びに第１及び第２の出力端子を有し、 該第１入力端子は、前記スイッチ回路の前記出力端子に
接続され、 該第２入力端子は前記第２電圧保持容量に接続され、 該第１出力端子は前記電圧利得２倍の増幅器の出力端子
に接続され、該第１入力端子又は該第２入力端子のどち
らか一方に前記制御クロック信号に応じて切り替えら
れ、 該第２出力端子は、前記電圧利得２倍の増幅器の入力端
子に接続され、該第１入力端子又は該第２入力端子に前
記制御クロック信号に応じて切り替えられることを特徴
としたテスト機能付き並列型Ａ／Ｄ変換器。 - 【請求項２】 前記電圧利得２倍の増幅器は演算増幅器
と利得抵抗ｒ1、ｒ2より構成され、前記演算増幅器は、
非反転入力端子と反転入力端子と出力端子とを具備し、 該反転入力と該出力端子との間に利得抵抗ｒ1が接続さ
れ、該反転入力と第１基準電圧端子との間には利得抵抗
ｒ2が接続され、 前記非反転入力端子は前記第２の切り換えスイッチ回路
の前記第２の出力端子に接続され、 前記出力端子は前記第１の切り換えスイッチ回路の前記
一方の入力端子及び前記第２の切り換えスイッチ回路の
前記第１の出力端子に接続され、 前記利得抵抗ｒ1及びｒ2の値を等しくすることにより２
倍の電圧利得を持つことを特徴とした請求項１記載のテ
スト機能付き並列型Ａ／Ｄ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18457993A JP2626481B2 (ja) | 1993-07-27 | 1993-07-27 | テスト機能付き並列型ａ／ｄ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18457993A JP2626481B2 (ja) | 1993-07-27 | 1993-07-27 | テスト機能付き並列型ａ／ｄ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0746127A JPH0746127A (ja) | 1995-02-14 |
| JP2626481B2 true JP2626481B2 (ja) | 1997-07-02 |
Family
ID=16155682
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18457993A Expired - Fee Related JP2626481B2 (ja) | 1993-07-27 | 1993-07-27 | テスト機能付き並列型ａ／ｄ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2626481B2 (ja) |
-
1993
- 1993-07-27 JP JP18457993A patent/JP2626481B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0746127A (ja) | 1995-02-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19970218 |
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