JP2001339303A - Ａ／ｄ変換回路 - Google Patents

Abstract

(57)【要約】 【課題】 変換レート増大のＡ／Ｄ変換回路において、
ゲイン誤差の差異やオフセット誤差の差異に起因するデ
ィジタルデータ相互間の齟齬を防止する。 【解決手段】 入力切換セレクタ２により第１の基準直
流電圧Ｖref1と第２の基準直流電圧Ｖref2とを交互に切
り換え、それぞれ第１のＡ／Ｄ変換器７と第２のＡ／Ｄ
変換器８とでＡ／Ｄ変換したディジタルデータをディジ
タルデータセレクタ１３で切り換えてつなぐ。メモリ回
路１６とＣＰＵ１７によりディジタルゲイン補正データ
Ｄgainとディジタルオフセット補正データＤofを生成す
る。ゲイン補正用Ｄ／Ａ変換器１８で生成したアナログ
ゲイン補正信号Ｖgainを第２のＡ／Ｄ変換器８に供給し
てゲイン補正処理し、オフセット補正用Ｄ／Ａ変換器１
９で生成したアナログオフセット補正信号Ｖofをオフセ
ット補正用加算回路６に供給してオフセット補正処理す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、同じ入力信号に対
して複数のＡ／Ｄ変換器を用いて時分割によりＡ／Ｄ変
換を行うように構成されたＡ／Ｄ変換回路にかかわり、
特には、複数のＡ／Ｄ変換器相互間のゲイン誤差の差異
やオフセット誤差の差異を解消するための技術に関す
る。本発明のＡ／Ｄ変換回路は、ディジタルビデオカメ
ラ等に搭載される場合を好適な使用例とするが、必ずし
もそれに限られるものではなく、広く任意のものを対象
となし得るものとする。

【０００２】

【従来の技術】例えばディジタルビデオカメラにおい
て、ＣＣＤ（電荷結合デバイス）からのアナログ映像信
号をディジタル信号に変換するＡ／Ｄ変換を高分解能で
行う際に、Ａ／Ｄ変換器の変換速度が不足することが多
い。

【０００３】変換レートの高い高速動作のＡ／Ｄ変換器
を採用すればよいのであるが、非常に高価なものにつく
という大きな問題がある。

【０００４】そこで、従来より、変換レートが比較的に
低いＡ／Ｄ変換器を複数用いて、それら複数のＡ／Ｄ変
換器を並列に接続し、それぞれに共通にアナログ入力信
号（映像信号）を入力するとともに、Ａ／Ｄ変換動作は
複数のＡ／Ｄ変換器で時分割に行わせることにより、見
掛け上の変換レートを倍増するという手法がとられてい
る。

【０００５】図１５は、そのような見掛け上の変換レー
トを倍増するように構成された従来の技術におけるＡ／
Ｄ変換回路の概略構成を示す。図１５において、符号の
１はアナログ映像入力端子、７は第１のＡ／Ｄ変換器、
８は第２のＡ／Ｄ変換器、９は第１のＡ／Ｄ変換器７の
クロック入力端子、１０は第２のＡ／Ｄ変換器８のクロ
ック入力端子、１３はディジタルデータセレクタ、１４
はセレクタ制御信号入力端子、２０はディジタル映像出
力端子である。アナログ映像入力端子１に対して第１の
Ａ／Ｄ変換器７と第２のＡ／Ｄ変換器８とが共通に並列
接続されている。第１のＡ／Ｄ変換器７におけるクロッ
ク入力端子９に入力されるクロック信号Φ１と第２のＡ
／Ｄ変換器８におけるクロック入力端子１０に入力され
るクロック信号Φ２とは位相が互いに半周期ずれてお
り、第１のＡ／Ｄ変換器７と第２のＡ／Ｄ変換器８と
は、アナログ映像入力端子１から入力した同じアナログ
映像信号を時間的に交互にずらす状態でサンプリングし
てＡ／Ｄ変換を行うようになっている。第１のＡ／Ｄ変
換器７および第２のＡ／Ｄ変換器８の出力端子は共通の
ディジタルデータセレクタ１３に入力接続されている。
クロック信号Φ１，Φ２と等しい周波数のセレクタ制御
信号がセレクタ制御信号入力端子１４に入力され、これ
によってディジタルデータセレクタ１３は、第１のＡ／
Ｄ変換器７によってＡ／Ｄ変換された映像信号と第２の
Ａ／Ｄ変換器８によってＡ／Ｄ変換された続きの映像信
号とを交互に選択してディジタル映像出力端子２０に出
力するようになっている。

【０００６】以上のように第１のＡ／Ｄ変換器７と第２
のＡ／Ｄ変換器８とを並列接続して、両者を時分割で動
作させれば、個々のＡ／Ｄ変換器がもつ変換レートの２
倍の高速な変換レートでアナログ映像信号をＡ／Ｄ変換
することができる。すなわち、変換レートを見掛け上、
倍増することができる。使用している個々のＡ／Ｄ変換
器は低速変換レートのものであるので、コスト的負担の
増大を抑制することができる。

【０００７】

【発明が解決しようとする課題】しかしながら、通常、
Ａ／Ｄ変換器には図１６に示すようなゲイン誤差や、図
１７に示すようなオフセット誤差を有しており、そのゲ
イン誤差やオフセット誤差はＡ／Ｄ変換器ごとにばらつ
きがある。そのため、第１のＡ／Ｄ変換器７と第２のＡ
／Ｄ変換器８として同じＡ／Ｄ変換器を用いて、第１の
Ａ／Ｄ変換器７および第２のＡ／Ｄ変換器８を並列接続
したとしても、これら両者のＡ／Ｄ変換器７，８どうし
間にゲイン誤差（ゲイン特性）の差異やオフセット誤差
（オフセット特性）の差異が生じることは避けがたいも
のとなる。

【０００８】第１のＡ／Ｄ変換器７と第２のＡ／Ｄ変換
器８との間にゲイン誤差の差異またはオフセット誤差の
差異あるいはその両者が存在すると、交互に切り換えて
行う第１のＡ／Ｄ変換器７によるＡ／Ｄ変換後のディジ
タルデータと第２のＡ／Ｄ変換器８によるＡ／Ｄ変換後
のディジタルデータとの間に、もとの映像信号は同じも
のであるにもかかわらず、齟齬（ずれ）が生じてしま
う。すなわち、ゲイン誤差の差異がある場合には、一方
のディジタルデータに対して他方のディジタルデータが
過剰に大きくなったり、あるいは逆に過剰に小さくなっ
てしまう。すなわち、時分割によって得られるディジタ
ルデータが時系列上で段差を生じた不連続なデータとな
り、データ精度が劣化してしまう。

【０００９】また、オフセット誤差の差異がある場合に
は、一方のディジタルデータに対して他方のディジタル
データが相対的にオフセットをもつことになってしま
う。また、ゲイン誤差の差異とオフセット誤差の差異の
双方がある場合には、双方のディジタルデータどうし間
の齟齬がますます大きなものとなってしまう。

【００１０】本発明は上記した課題の解決を図るべく創
作したものであって、同じ入力信号に対して複数のＡ／
Ｄ変換器を用いて時分割によりＡ／Ｄ変換を行うように
構成されたＡ／Ｄ変換回路において、前記複数のＡ／Ｄ
変換器のゲイン誤差の差異またはオフセット誤差の差異
を補正することにより、複数のＡ／Ｄ変換器のＡ／Ｄ変
換によるディジタルデータ相互間の齟齬を防止すること
を目的としている。

【００１１】

【課題を解決するための手段】同じ入力信号に対して複
数のＡ／Ｄ変換器を用いて時分割によりＡ／Ｄ変換を行
うように構成されたＡ／Ｄ変換回路についての本発明
は、次のような手段を講じることにより、上記の課題を
解決するものである。

【００１２】アナログ入力信号に対して入力切換セレク
タを設けてアナログ入力信号と基準直流電圧のいずれか
を選択するようにする。この基準直流電圧としては、ゲ
イン補正処理については第１および第２の２つの基準直
流電圧とし、オフセット補正処理については１つの基準
直流電圧とする。前記の入力切換セレクタで選択されて
出力された信号を互いに並列接続の複数のＡ／Ｄ変換器
によってＡ／Ｄ変換してディジタルデータとなす。その
複数のＡ／Ｄ変換器としては、レファレンス電圧が１つ
のものと、上限レファレンス電圧と下限レファレンス電
圧との２つのものとの態様がある。ディジタルデータセ
レクタによって複数のＡ／Ｄ変換器からのディジタルデ
ータを交互に選択して出力する。

【００１３】さらに、算出手段を設けて、ディジタルデ
ータセレクタから出力の前記複数のＡ／Ｄ変換器による
基準直流電圧の差分によって補正データを算出する。ゲ
イン補正処理については、第１および第２の２つの基準
直流電圧についてのディジタルデータの差分に基づいて
ディジタルゲイン補正データを算出する。また、オフセ
ット補正処理については、いずれか一方の基準直流電圧
についてのディジタルデータの差分に基づいてディジタ
ルオフセット補正データを算出する。さらに、ゲイン補
正用Ｄ／Ａ変換器を設けて、前記の算出したディジタル
ゲイン補正データをＤ／Ａ変換してアナログゲイン補正
信号を生成し、Ａ／Ｄ変換器に与える。また、オフセッ
ト補正用Ｄ／Ａ変換器を設けて、ディジタルオフセット
補正データをＤ／Ａ変換してアナログオフセット補正信
号を生成し、入力信号に対して加算する。

【００１４】この発明による作用は次のとおりである。
生成したアナログゲイン補正信号をＡ／Ｄ変換器に対し
て供給することにより、複数のＡ／Ｄ変換器のゲイン特
性を互いに等しい状態に調整する。また、アナログオフ
セット補正信号を入力信号に加算することにより、複数
のＡ／Ｄ変換器のオフセット特性を互いに等しい状態に
調整する。このようにゲイン補正処理やオフセット補正
処理を行うと、入力切換セレクタでアナログ入力信号を
選択したときの複数のＡ／Ｄ変換器による時分割のＡ／
Ｄ変換で得たディジタルデータをディジタルデータセレ
クタによってつないだときに、時系列上で段差のない連
続した精度の良いデータとして出力することが可能とな
る。したがって、変換レートが比較的低速な複数のＡ／
Ｄ変換器を用いて見掛け上の変換レートを増加する方式
のＡ／Ｄ変換回路において、そのゲイン特性やオフセッ
ト特性が良好な連続性精度の高い高品質なディジタルデ
ータを取得することができる。

【００１５】

【発明の実施の形態】以下、本発明の実施の形態を総括
的に説明する。

【００１６】本願第１の発明のＡ／Ｄ変換回路は、アナ
ログ入力信号と第１および第２の基準直流電圧のいずれ
かを選択する入力切換セレクタと、前記入力切換セレク
タの出力信号をディジタルデータに変換する複数のＡ／
Ｄ変換器と、前記複数のＡ／Ｄ変換器の出力を交互に選
択するディジタルデータセレクタと、前記ディジタルデ
ータセレクタを介しての前記複数のＡ／Ｄ変換器による
前記第１および第２の基準直流電圧についてのディジタ
ルデータの差分に基づいてディジタルゲイン補正データ
を算出する手段と、前記ディジタルゲイン補正データを
Ｄ／Ａ変換して前記Ａ／Ｄ変換器に対するアナログゲイ
ン補正信号を生成するゲイン補正用Ｄ／Ａ変換器とを備
えていることを特徴としている。

【００１７】この第１の発明による作用は次のとおりで
ある。入力切換セレクタで第１の基準直流電圧を選択し
て複数のＡ／Ｄ変換器で得たディジタルデータをゲイン
補正データの算出手段に入力する。また、入力切換セレ
クタで第２の基準直流電圧を選択して複数のＡ／Ｄ変換
器で得たディジタルデータをゲイン補正データの算出手
段に入力する。ゲイン補正データの算出手段は、入力し
た第１および第２の基準直流電圧についてのディジタル
データの差分を算出し、さらにその差分に基づいてディ
ジタルゲイン補正データを生成する。ゲイン補正用Ｄ／
Ａ変換器はディジタルゲイン補正データをアナログゲイ
ン補正信号に変換し、そのアナログゲイン補正信号をＡ
／Ｄ変換器に対して供給することにより、複数のＡ／Ｄ
変換器のゲイン特性を互いに等しい状態に調整する。こ
のようにゲイン補正処理を行うと、入力切換セレクタで
アナログ入力信号を選択したときの複数のＡ／Ｄ変換器
による時分割のＡ／Ｄ変換で得たディジタルデータをデ
ィジタルデータセレクタによってつないだときに、時系
列上で段差のない連続した精度の良いデータとして出力
することが可能となる。したがって、変換レートが比較
的低速な複数のＡ／Ｄ変換器を用いて見掛け上の変換レ
ートを増加する方式のＡ／Ｄ変換回路において、そのゲ
イン特性が良好な連続性精度の高い高品質なディジタル
データを取得することができる。

【００１８】本願第２の発明のＡ／Ｄ変換回路は、アナ
ログ入力信号と基準直流電圧のいずれかを選択する入力
切換セレクタと、前記入力切換セレクタの出力信号をデ
ィジタルデータに変換する複数のＡ／Ｄ変換器と、前記
複数のＡ／Ｄ変換器の出力を交互に選択するディジタル
データセレクタと、前記ディジタルデータセレクタを介
しての前記複数のＡ／Ｄ変換器による前記基準直流電圧
についてのディジタルデータの差分に基づいてディジタ
ルオフセット補正データを算出する手段と、前記ディジ
タルオフセット補正データをＤ／Ａ変換してアナログオ
フセット補正信号を生成するオフセット補正用Ｄ／Ａ変
換器と、前記Ａ／Ｄ変換器の前段に挿入されて前記アナ
ログ入力信号と前記アナログオフセット補正信号とを加
算するオフセット補正用加算回路とを備えていることを
特徴としている。

【００１９】この第２の発明による作用は次のとおりで
ある。入力切換セレクタで基準直流電圧を選択して複数
のＡ／Ｄ変換器で得たディジタルデータをオフセット補
正データの算出手段に入力する。オフセット補正データ
の算出手段は、入力した基準直流電圧についてのディジ
タルデータの差分を算出し、さらにその差分に基づいて
ディジタルオフセット補正データを生成する。オフセッ
ト補正用Ｄ／Ａ変換器はディジタルオフセット補正デー
タをアナログオフセット補正信号に変換し、そのアナロ
グオフセット補正信号をオフセット補正用加算回路に対
して供給することにより、複数のＡ／Ｄ変換器のオフセ
ット特性を互いに等しい状態に調整する。このようにオ
フセット補正処理を行うと、入力切換セレクタでアナロ
グ入力信号を選択したときの複数のＡ／Ｄ変換器による
時分割のＡ／Ｄ変換で得たディジタルデータをディジタ
ルデータセレクタによってつないだときに、時系列上で
段差のない連続した精度の良いデータとして出力するこ
とが可能となる。したがって、変換レートが比較的低速
な複数のＡ／Ｄ変換器を用いて見掛け上の変換レートを
増加する方式のＡ／Ｄ変換回路において、そのオフセッ
ト特性が良好な連続性精度の高い高品質なディジタルデ
ータを取得することができる。

【００２０】本願第３の発明のＡ／Ｄ変換回路は、アナ
ログ入力信号と第１および第２の基準直流電圧のいずれ
かを選択する入力切換セレクタと、前記入力切換セレク
タの出力信号をディジタルデータに変換する複数のＡ／
Ｄ変換器と、前記複数のＡ／Ｄ変換器の出力を交互に選
択するディジタルデータセレクタと、前記ディジタルデ
ータセレクタを介しての前記複数のＡ／Ｄ変換器による
前記第１および第２の基準直流電圧についてのディジタ
ルデータの差分に基づいてディジタルゲイン補正データ
およびディジタルオフセット補正データを算出する手段
と、前記ディジタルゲイン補正データをＤ／Ａ変換して
前記Ａ／Ｄ変換器に対するアナログゲイン補正信号を生
成するゲイン補正用Ｄ／Ａ変換器と、前記ディジタルオ
フセット補正データをＤ／Ａ変換してアナログオフセッ
ト補正信号を生成するオフセット補正用Ｄ／Ａ変換器
と、前記Ａ／Ｄ変換器の前段に挿入されて前記アナログ
入力信号と前記アナログオフセット補正信号とを加算す
るオフセット補正用加算回路とを備えていることを特徴
としている。

【００２１】この第３の発明による作用は次のとおりで
ある。入力切換セレクタで第１の基準直流電圧を選択し
て複数のＡ／Ｄ変換器で得たディジタルデータを補正デ
ータの算出手段に入力する。また、入力切換セレクタで
第２の基準直流電圧を選択して複数のＡ／Ｄ変換器で得
たディジタルデータを補正データの算出手段に入力す
る。補正データの算出手段は、入力した第１および第２
の基準直流電圧についてのディジタルデータの差分を算
出し、さらにその差分に基づいてディジタルゲイン補正
データおよびディジタルオフセット補正データを生成す
る。ゲイン補正用Ｄ／Ａ変換器はディジタルゲイン補正
データをアナログゲイン補正信号に変換し、そのアナロ
グゲイン補正信号をＡ／Ｄ変換器に対して供給すること
により、複数のＡ／Ｄ変換器のゲイン特性を互いに等し
い状態に調整する。また、オフセット補正用Ｄ／Ａ変換
器はディジタルオフセット補正データをアナログオフセ
ット補正信号に変換し、そのアナログオフセット補正信
号をオフセット補正用加算回路に対して供給することに
より、複数のＡ／Ｄ変換器のオフセット特性を互いに等
しい状態に調整する。このようにゲイン補正処理および
オフセット補正処理を行うと、入力切換セレクタでアナ
ログ入力信号を選択したときの複数のＡ／Ｄ変換器によ
る時分割のＡ／Ｄ変換で得たディジタルデータをディジ
タルデータセレクタによってつないだときに、時系列上
でゲイン特性でもオフセット特性でも段差のない連続し
た精度の良いデータとして出力することが可能となる。
したがって、変換レートが比較的低速な複数のＡ／Ｄ変
換器を用いて見掛け上の変換レートを増加する方式のＡ
／Ｄ変換回路において、そのゲイン特性およびオフセッ
ト特性が良好な連続性精度の高い高品質なディジタルデ
ータを取得することができる。

【００２２】本願第４の発明のＡ／Ｄ変換回路は、上記
の第１・第３の発明において、前記複数のＡ／Ｄ変換器
のうち少なくとも１つのＡ／Ｄ変換器は上限レファレン
ス電圧と下限レファレンス電圧を有するものとして構成
されており、さらに、前記ゲイン補正用Ｄ／Ａ変換器か
らのアナログゲイン補正信号を上限レファレンス電圧お
よび下限レファレンス電圧に変換して前記Ａ／Ｄ変換器
に供給するアナログ変換回路を備えていることを特徴と
している。なお、この場合は、ゲイン補正処理が中心と
なるため、オフセット補正処理のみの場合の第２の発明
については言及していない。

【００２３】この第４の発明による作用は次のとおりで
ある。複数のＡ／Ｄ変換器を時分割で動作させることに
より見掛け上の変換レートを増すように構成してあると
ともに、少なくとも１つのＡ／Ｄ変換器として上限レフ
ァレンス電圧と下限レファレンス電圧とを必要とするも
のを採用したＡ／Ｄ変換回路においても、前述同様に、
複数のＡ／Ｄ変換器によってＡ／Ｄ変換されたディジタ
ルデータどうし間の、ゲイン特性の違いに起因しての齟
齬を解消することができる。すなわち、上限レファレン
ス電圧と下限レファレンス電圧とを必要とするＡ／Ｄ変
換器を用いるＡ／Ｄ変換回路においても、時分割によっ
て得られるディジタルデータを時系列的に段差なく連続
した精度の良いデータとして出力することができる。

【００２４】本願第５の発明のＡ／Ｄ変換回路は、上記
の第４の発明において、前記アナログ変換回路は、上限
レファレンス用直流電圧と前記ゲイン補正用Ｄ／Ａ変換
器からのアナログゲイン補正信号とを加算する加算回路
と、下限レファレンス用直流電圧から前記アナログゲイ
ン補正信号を減算する減算回路とを備えたものとして構
成されているというものである。

【００２５】この第５の発明によると、アナログ変換回
路を加算回路と減算回路とできわめて簡単に構成するこ
とができる。

【００２６】本願第６の発明のＡ／Ｄ変換回路は、上記
の第１・第３の発明において、前記複数のＡ／Ｄ変換器
のうち少なくとも１つのＡ／Ｄ変換器は上限レファレン
ス電圧と下限レファレンス電圧を有するものとして構成
されており、前記ディジタルゲイン補正データを算出す
る手段はあらかじめ設定された上限レファレンス用デー
タと前記ディジタルゲイン補正データとの和をディジタ
ル上限レファレンス用データとなすとともにあらかじめ
設定された下限レファレンス用データと前記ディジタル
ゲイン補正データとの差をディジタル下限レファレンス
用データとなす演算を行うものとして構成されており、
さらに、前記ディジタル上限レファレンス用データをＤ
／Ａ変換するゲイン補正用Ｄ／Ａ変換器と、前記ディジ
タル下限レファレンス用データをＤ／Ａ変換するゲイン
補正用Ｄ／Ａ変換器とを備えていることを特徴としてい
る。これは、上記の第４の発明と比較すると、そのアナ
ログ変換回路に代えて、ディジタルゲイン補正データの
算出手段（例えばＣＰＵやＤＳＰなど）そのものにおい
て必要な演算をすべて実行するようにしたものである。
なお、この場合、ゲイン補正処理が中心となるため、オ
フセット補正処理のみの場合の第２の発明については言
及していない。

【００２７】この第６の発明による作用は次のとおりで
ある。複数のＡ／Ｄ変換器を時分割で動作させることに
より見掛け上の変換レートを増すように構成してあると
ともに、少なくとも１つのＡ／Ｄ変換器として上限レフ
ァレンス電圧と下限レファレンス電圧とを必要とするも
のを採用したＡ／Ｄ変換回路においても、前述同様に、
複数のＡ／Ｄ変換器によってＡ／Ｄ変換されたディジタ
ルデータどうし間の、ゲイン特性の違いに起因しての齟
齬を解消することができる。すなわち、上限レファレン
ス電圧と下限レファレンス電圧とを必要とするＡ／Ｄ変
換器を用いるＡ／Ｄ変換回路においても、時分割によっ
て得られるディジタルデータを時系列的に段差なく連続
した精度の良いデータとして出力することができる。加
えて、必要な演算をすべてＣＰＵやＤＳＰなどの算出手
段そのもので実行するので、アナログ変換回路を用いな
いですみ、回路構成を簡素化することができる。

【００２８】本願第７の発明のＡ／Ｄ変換回路は、上記
の第３の発明において、前記オフセット補正用加算回路
は取り除かれており、前記複数のＡ／Ｄ変換器のうち少
なくとも１つのＡ／Ｄ変換器は上限レファレンス電圧と
下限レファレンス電圧を有するものとして構成されてお
り、前記補正データの算出手段が求めたディジタルゲイ
ン補正データをＤ／Ａ変換してアナログゲイン補正信号
を生成するゲイン補正用Ｄ／Ａ変換器と、前記補正デー
タの算出手段が求めたディジタルオフセット補正データ
をＤ／Ａ変換してアナログオフセット補正信号を生成す
るオフセット補正用Ｄ／Ａ変換器と、前記アナログゲイ
ン補正信号およびアナログオフセット補正信号を入力し
て上限レファレンス電圧および下限レファレンス電圧に
変換して前記Ａ／Ｄ変換器に供給するアナログ変換回路
を備えていることを特徴としている。

【００２９】この第７の発明による作用は次のとおりで
ある。上下限両レファレンス電圧を有するＡ／Ｄ変換器
のゲイン特性をアナログゲイン補正信号の大きさに応じ
て調整することが可能であり、上下限両レファレンス電
圧を有するＡ／Ｄ変換器のオフセット特性をアナログオ
フセット補正信号の大きさに応じて調整することが可能
である。このゲイン補正処理とオフセット補正処理とは
独立したものである。したがって、複数のＡ／Ｄ変換器
を時分割で動作させることにより見掛け上の変換レート
を増すように構成してあるとともに、少なくとも１つの
Ａ／Ｄ変換器として上下限両レファレンス電圧を必要と
するものを採用したＡ／Ｄ変換回路においても、前述同
様に、複数のＡ／Ｄ変換器によってＡ／Ｄ変換されたデ
ィジタルデータどうし間の、ゲイン特性の違いに起因し
ての齟齬およびオフセット特性の違いに起因しての齟齬
を解消することができる。すなわち、上下限両レファレ
ンス電圧を必要とするＡ／Ｄ変換器を用いるＡ／Ｄ変換
回路においても、時分割によって得られるディジタルデ
ータを時系列上でゲイン特性でもオフセット特性でも段
差のない連続した精度の良いデータとして出力すること
ができる。加えて、オフセット補正用加算回路を用いな
いですみ、回路構成を簡素化することができる。

【００３０】本願第８の発明のＡ／Ｄ変換回路は、上記
の第７の発明において、前記アナログ変換回路は、前記
アナログオフセット補正信号から前記アナログゲイン補
正信号を減算して前記上限レファレンス電圧を生成する
減算回路と、前記アナログオフセット補正信号と前記ア
ナログゲイン補正信号を加算して前記下限レファレンス
電圧を生成する加算回路とを備えたものとして構成され
ているというものである。

【００３１】この第８の発明によると、アナログ変換回
路を減算回路と加算回路とできわめて簡単に構成するこ
とができる。

【００３２】本願第９の発明のＡ／Ｄ変換回路は、上記
の第７・第８の発明において、前記複数のＡ／Ｄ変換器
のうち少なくとも１つのＡ／Ｄ変換器は上限レファレン
ス電圧と下限レファレンス電圧を有するものとして構成
されており、前記補正データを算出する手段はディジタ
ルオフセット補正データとディジタルゲイン補正データ
との差をディジタル上限レファレンス用データとなすと
ともにディジタルオフセット補正データとディジタルゲ
イン補正データとの和をディジタル下限レファレンス用
データとなす演算を行うものとして構成されており、さ
らに、前記ディジタル上限レファレンス用データをＤ／
Ａ変換する第１のゲイン補正用Ｄ／Ａ変換器と、前記デ
ィジタル下限レファレンス用データをＤ／Ａ変換する第
２のゲイン補正用Ｄ／Ａ変換器とを備えていることを特
徴としている。

【００３３】これは、上記の第７の発明と比較すると、
そのアナログ変換回路に代えて、ディジタル補正データ
の算出手段（例えばＣＰＵやＤＳＰなど）そのものにお
いて必要な演算をすべて実行するようにしたものであ
る。

【００３４】この第９の発明による作用は次のとおりで
ある。複数のＡ／Ｄ変換器を時分割で動作させることに
より見掛け上の変換レートを増すように構成してあると
ともに、少なくとも１つのＡ／Ｄ変換器については上限
レファレンス電圧と下限レファレンス電圧とを必要とす
るものを採用したＡ／Ｄ変換回路においても、前述同様
に、複数のＡ／Ｄ変換器によってＡ／Ｄ変換されたディ
ジタルデータどうし間の、ゲイン特性およびオフセット
特性の違いに起因しての齟齬を解消することができる。
すなわち、上限レファレンス電圧と下限レファレンス電
圧とを必要とするＡ／Ｄ変換器を用いるＡ／Ｄ変換回路
においても、時分割によって得られるディジタルデータ
を時系列的に段差なく連続した精度の良いデータとして
出力することができる。加えて、必要な演算をすべてＣ
ＰＵやＤＳＰなどの算出手段そのもので実行するので、
アナログ変換回路を用いないですみ、さらにはＡ／Ｄ変
換器の前段にオフセット補正用加算回路を用いないです
み、回路構成を簡素化することができる。

【００３５】なお、上記の第１〜第９の発明において、
前記の算出手段としては、メモリ回路とＣＰＵとを備え
たものとして構成することが可能である。また、その算
出手段として、前記メモリ回路に代えて、前記ディジタ
ルデータセレクタから出力された前記複数のＡ／Ｄ変換
器によるＡ／Ｄ変換されたディジタルデータをクロック
単位で切り換え選択する積分入力セレクタと、その切り
換えられたクロック単位のディジタルデータを積分する
複数の積分回路とを備えたものとして構成してもよい。
積分回路を用いる場合には、瞬時値の場合のようなばら
つきを解消して、より高精度なゲイン補正処理やオフセ
ット補正処理を行うことができる。

【００３６】（具体的な実施の形態）以下、本発明にか
かわるＡ／Ｄ変換回路の具体的な実施の形態を図面に基
づいて詳細に説明する。

【００３７】（実施の形態１）図１は本発明の実施の形
態１におけるＡ／Ｄ変換回路の構成を示すブロック図で
ある。

【００３８】本実施の形態１のＡ／Ｄ変換回路は、次の
ように構成されている。第１のＡ／Ｄ変換器７の入力側
と第２のＡ／Ｄ変換器８の入力側とをアナログ映像入力
端子１に対して並列に接続するに際して、第１の基準直
流電圧Ｖref1を発生する第１の基準直流電圧電源４と、
第２の基準直流電圧Ｖref2を発生する第２の基準直流電
圧電源５と、入力切換セレクタ２と、オフセット補正用
加算回路６とを付加している。すなわち、入力切換セレ
クタ２は、３入力切換方式となっており、アナログ映像
入力端子１からのアナログ映像入力信号の入力と第１の
基準直流電圧電源４からの第１の基準直流電圧Ｖref1の
入力と第２の基準直流電圧電源５からの第２の基準直流
電圧Ｖref2の入力とを切り換えて後段に出力するように
なっている。入力切換セレクタ２の出力側はコモン端子
となっており、このコモン端子から延出された信号ライ
ンが２つに分岐され、一方は第１のＡ／Ｄ変換器７の入
力端子に接続され、他方はオフセット補正用加算回路６
を介して第２のＡ／Ｄ変換器８の入力端子に接続されて
いる。換言すれば、第１のＡ／Ｄ変換器７の入力側と第
２のＡ／Ｄ変換器８の入力側とを入力切換セレクタ２の
出力端子に対して並列に接続するに際して、第２のＡ／
Ｄ変換器８についてはオフセット補正用加算回路６を直
列に介挿した状態で接続してある。第１のＡ／Ｄ変換器
７の出力端子と第２のＡ／Ｄ変換器８の出力端子は同じ
ディジタルデータセレクタ１３に入力接続され、このデ
ィジタルデータセレクタ１３において第１のＡ／Ｄ変換
器７のＡ／Ｄ変換によって得られるディジタルデータと
第２のＡ／Ｄ変換器８のＡ／Ｄ変換によって得られるデ
ィジタルデータとが時間的に交互に切り換えられて出力
されるようになっている。その交互の切り換えは、有効
映像期間についてはＡ／Ｄ変換のクロック信号Φ１の１
クロック単位での高速な切り換えとなっており、垂直ブ
ランキング期間については２水平周期ごとでの切り換え
となっている。

【００３９】入力切換セレクタ２はセレクタ制御信号入
力端子３を有し、ディジタルデータセレクタ１３はセレ
クタ制御信号入力端子１４を有しているが、制御信号生
成回路１５はこれらセレクタ制御信号入力端子３，１４
に対して供給するセレクタ制御信号を生成するものとし
て構成されている。第１のＡ／Ｄ変換器７は第１のクロ
ック信号Φ１を入力する第１のクロック入力端子９を有
し、第２のＡ／Ｄ変換器８は第２のクロック信号Φ２を
入力する第２のクロック入力端子１０を有しているが、
第１のクロック信号Φ１と第２のクロック信号Φ２とは
互いに位相が半周期ずれたものとなっている。それは、
第１のＡ／Ｄ変換器７によるＡ／Ｄ変換と第２のＡ／Ｄ
変換器８によるＡ／Ｄ変換とを時間的に交互に行って見
掛け上の変換レートを倍増させるためである。この点は
従来技術の場合と同様である。

【００４０】ディジタルデータセレクタ１３の出力端子
はディジタル映像出力端子２０に接続されているが、本
実施の形態１においては、新たな構成要素として、メモ
リ回路１６とＣＰＵ（中央演算処理装置）１７とゲイン
補正用Ｄ／Ａ変換器１８とオフセット補正用Ｄ／Ａ変換
器１９とを備えている。ディジタルデータセレクタ１３
からディジタル映像出力端子２０への信号ラインに対し
てメモリ回路１６の入力側が接続されている。メモリ回
路１６の出力側はＣＰＵ１７の入力側に接続されてい
る。本実施の形態１の場合、ＣＰＵ１７は、ディジタル
ゲイン補正データＤgainの出力ポートとディジタルオフ
セット補正データＤofの出力ポートとを有している。

【００４１】第１のＡ／Ｄ変換器７はレファレンス電圧
入力端子１１を有し、第２のＡ／Ｄ変換器８はレファレ
ンス電圧入力端子１２を有している。ＣＰＵ１７のディ
ジタルゲイン補正データＤgainの出力ポートはゲイン補
正用Ｄ／Ａ変換器１８の入力側に接続され、ゲイン補正
用Ｄ／Ａ変換器１８の出力端子は第２のＡ／Ｄ変換器８
のレファレンス電圧入力端子１２に接続されており、ゲ
イン補正用Ｄ／Ａ変換器１８から第２のＡ／Ｄ変換器８
に対してアナログゲイン補正信号Ｖgainを供給するよう
になっている。また、ＣＰＵ１７のディジタルオフセッ
ト補正データＤofの出力ポートはオフセット補正用Ｄ／
Ａ変換器１９の入力側に接続され、オフセット補正用Ｄ
／Ａ変換器１９の出力端子はオフセット補正用加算回路
６における２入力端子の一方に接続されており、アナロ
グオフセット補正信号Ｖofを供給するようになってい
る。

【００４２】次に、図２を用いて、第１のＡ／Ｄ変換器
７、第２のＡ／Ｄ変換器８の構成の一例を説明する。図
２において、符号の２１は入力信号入力端子、２２はレ
ファレンス電圧入力端子（図１の符号１１，１２に相
当）、２３，２４，２５，２６はラダー抵抗、２７，２
８，２９は比較器、３０はバイナリ変換回路である。レ
ファレンス電圧入力端子２１とグランドＧＮＤとの間に
ラダー抵抗２３，２４，２５，２６が直列に挿入され、
ラダー抵抗２３，２４，２５，２６の各接続点が比較器
２７，２８，２９の反転入力端子（−）に接続され、入
力信号入力端子２１が比較器２７，２８，２９の非反転
入力端子（＋）に接続され、比較器２７，２８，２９の
出力端子がバイナリ変換回路３０に入力接続されてい
る。ラダー抵抗２３，２４，２５，２６と比較器２７，
２８，２９とにより量子化が行われる。すなわち、レフ
ァレンス電圧入力端子２２に印加されるレファレンス電
圧をラダー抵抗２３，２４，２５，２６によって抵抗分
割して複数の比較基準電圧を生成し、入力信号電圧を各
比較器２７，２８，２９において各比較基準電圧と比較
することにより、量子化された電圧となし、それぞれを
バイナリ変換回路３０で処理することによりディジタル
データを得るようになっている。

【００４３】このような構成のＡ／Ｄ変換器において、
レファレンス電圧を可変することにより、Ａ／Ｄ変換器
のゲイン特性を調整することが可能である。本実施の形
態１においては、第１のＡ／Ｄ変換器７についてはレフ
ァレンス電圧を一定となし、第２のＡ／Ｄ変換器８につ
いて、そのレファレンス電圧入力端子１２にゲイン補正
用Ｄ／Ａ変換器１８からのアナログゲイン補正信号Ｖga
inを与え、このアナログゲイン補正信号Ｖgainを操作す
ることにより、第２のＡ／Ｄ変換器８のゲイン特性を調
整し、その調整の結果として、第２のＡ／Ｄ変換器８の
ゲイン特性を第１のＡ／Ｄ変換器７のゲイン特性に一致
させるようにしている。

【００４４】また、第２のＡ／Ｄ変換器８の前段のオフ
セット補正用加算回路６に対してオフセット補正用Ｄ／
Ａ変換器１９からのアナログオフセット補正信号Ｖofを
与えて、アナログ映像入力信号に対してアナログオフセ
ット補正信号Ｖofを加算することにより、第２のＡ／Ｄ
変換器８のオフセット特性を調整し、その調整の結果と
して、第２のＡ／Ｄ変換器８のオフセット特性を第１の
Ａ／Ｄ変換器７のゲイン特性に一致させるようにしてい
る。

【００４５】以上のように構成された本実施の形態１の
Ａ／Ｄ変換回路の動作を図３のタイミングチャート・動
作波形図に基づいて以下に説明する。

【００４６】制御信号生成回路１５からセレクタ制御信
号入力端子３に与える制御信号により、入力切換セレク
タ２を次のように制御する。すなわち、アナログ映像入
力端子１から入力されてくるアナログ映像入力信号の有
効映像期間においては、そのアナログ映像入力信号を選
択する。アナログ映像入力信号の垂直ブランキング期間
においては、第１の基準直流電圧電源４からの第１の基
準直流電圧Ｖref1と第２の基準直流電圧電源５からの第
２の基準直流電圧Ｖref2とを１水平周期毎に交互に選択
する。そのように選択された１水平周期毎交互の第１お
よび第２の基準直流電圧Ｖref1，Ｖref2は、第１のＡ／
Ｄ変換器７に対しては直接に入力され、第２のＡ／Ｄ変
換器８に対してはオフセット補正用加算回路６を介して
から入力される。なお、オフセット補正用加算回路６に
おいては、垂直ブランキング期間の初めの４水平周期の
間は加算処理を行うことなく入力した信号をそのままス
ルーさせる。

【００４７】１水平周期毎交互の第１および第２の基準
直流電圧Ｖref1，Ｖref2は第１および第２のＡ／Ｄ変換
器７，８によってＡ／Ｄ変換されてディジタルデータと
なるが、ディジタルデータセレクタ１３は、第１のＡ／
Ｄ変換器７からのディジタルデータと第２のＡ／Ｄ変換
器８からのディジタルデータとを２水平周期毎に交互に
選択する。

【００４８】ここで、第１のＡ／Ｄ変換器７から出力さ
れた第１の基準直流電圧Ｖref1のディジタルデータをＶ
ref1(a) 、第２の基準直流電圧Ｖref2のディジタルデー
タをＶref2(a) とする。また、第２のＡ／Ｄ変換器８か
ら出力された第１の基準直流電圧Ｖref1のディジタルデ
ータをＶref1(b) 、第２の基準直流電圧Ｖref2のディジ
タルデータをＶref2(b) とする。第１のＡ／Ｄ変換器７
と第２のＡ／Ｄ変換器８とのゲイン誤差の差異やオフセ
ット誤差の差異のために、Ｖref1(a) とＶref1(b) とは
異なっている可能性があり、また、Ｖref2(a) とＶref2
(b) とは異なっている可能性がある。

【００４９】これらの第１および第２のＡ／Ｄ変換器
７，８から出力されディジタルデータセレクタ１３で切
り換えられた４つのレファレンスディジタルデータＶre
f1(a)，Ｖref2(a) ，Ｖref1(b) ，Ｖref2(b) はメモリ
回路１６に一時記憶される。なお、表現上の工夫とし
て、サフィックス（添字）の“(a)”は第１のＡ／Ｄ変
換器７についてのものであることを示し、“(b)”は第
２のＡ／Ｄ変換器８についてのものであることを示して
いる。

【００５０】ＣＰＵ１７は、メモリ回路１６から上記の
レファレンスディジタルデータＶref1(a) ，Ｖref2(a)
，Ｖref1(b) ，Ｖref2(b) を読み出して、次のような
演算を実行する。

【００５１】〔１〕ゲイン補正処理 ＣＰＵ１７は、第１のＡ／Ｄ変換器７によるレファレン
スディジタルデータＶref1(a) ，Ｖre f2(a) に基づい
て、その差分ΔＧ(a) を、 ΔＧ(a) ＝−（Ｖref2(a) −Ｖref1(a) ） …………………（１） によって算出する。また、第２のＡ／Ｄ変換器８による
レファレンスディジタルデータＶref1(b) ，Ｖref2(b)
に基づいて、その差分ΔＧ(b) を、 ΔＧ(b) ＝−（Ｖref2(b) −Ｖref1(b) ） …………………（２） によって算出する。

【００５２】さらに、ＣＰＵ１７は、上記ΔＧ(a) とΔ
Ｇ(b) の差分ΔＧ(ab)を、 ΔＧ(ab)＝ΔＧ(b) −ΔＧ(a) ………………………………（３） によって算出する。そして、その差分ΔＧ(ab)に比例し
たディジタルゲイン補正データＤgainを算出する。すな
わち、比例定数をｋとして、 Ｄgain＝ｋ×ΔＧ(ab) …………………………………………（４） を算出する。

【００５３】ＣＰＵ１７は、以上のような演算によって
生成したディジタルゲイン補正データＤgainをゲイン補
正用Ｄ／Ａ変換器１８に供給する。ゲイン補正用Ｄ／Ａ
変換器１８は、入力したディジタルゲイン補正データＤ
gainをアナログゲイン補正信号Ｖgainに変換し、それを
第２のＡ／Ｄ変換器８におけるレファレンス電圧入力端
子１２に対して供給する。

【００５４】この第２のＡ／Ｄ変換器８に対するアナロ
グゲイン補正信号Ｖgainによって、第２のＡ／Ｄ変換器
８のゲイン特性を第１のＡ／Ｄ変換器７のゲイン特性に
近づけるようにゲイン補正処理を行う。このゲイン補正
処理は、ＣＰＵ１７による（３）式の差分ΔＧ(ab)が所
定のしきい値より小さくなるまで繰り返し実行される。

【００５５】以上の結果として、もとはゲイン特性が互
いに異なっていた第１のＡ／Ｄ変換器７と第２のＡ／Ｄ
変換器８とを用いているにもかかわらず、第２のＡ／Ｄ
変換器８のゲイン特性を第１のＡ／Ｄ変換器７のゲイン
特性に実質的に一致させることができる。

【００５６】〔２〕オフセット補正処理 ゲイン補正処理に続いてオフセット補正処理が実行され
る。ＣＰＵ１７は、第１のＡ／Ｄ変換器７による第１の
基準直流電圧Ｖref1についてのレファレンスディジタル
データＶref1(a) と第２のＡ／Ｄ変換器８による同じく
第１の基準直流電圧Ｖref1についてのレファレンスディ
ジタルデータＶref1(b) に基づいて、その差分ΔＯ(ab)
を、 ΔＯ(ab)＝−（Ｖref1(b) −Ｖref1(a) ） …………………（５） によって算出する。そして、その差分ΔＯ(ab)に比例し
たディジタルオフセット補正データＤofを算出する。す
なわち、比例定数をｈとして、 Ｄof＝ｈ×ΔＯ(ab) ……………………………………………（６） を算出する。

【００５７】ＣＰＵ１７は、上記の演算によって生成し
たディジタルオフセット補正データＤofをオフセット補
正用Ｄ／Ａ変換器１９に供給する。オフセット補正用Ｄ
／Ａ変換器１９は、入力したディジタルオフセット補正
データＤofをアナログオフセット補正信号Ｖofに変換
し、それをオフセット補正用加算回路６の入力端子に対
して供給する。

【００５８】このオフセット補正用加算回路６に対する
アナログオフセット補正信号Ｖofによって、第２のＡ／
Ｄ変換器８のオフセットを第１のＡ／Ｄ変換器７のオフ
セットに近づけるようにオフセット処理を行う。このオ
フセット補正処理は、ＣＰＵ１７による（５）式の差分
ΔＯ(ab)が所定のしきい値より小さくなるまで繰り返し
実行される。

【００５９】以上の結果として、もとはオフセット特性
が互いに異なっていた第１のＡ／Ｄ変換器７と第２のＡ
／Ｄ変換器８とを用いているにもかかわらず、第２のＡ
／Ｄ変換器８のオフセット誤差を第１のＡ／Ｄ変換器７
のオフセット誤差に実質的に一致させることができる。

【００６０】上記の〔１〕のゲイン補正処理と〔２〕の
オフセット補正処理とで１サイクルを構成する。ＣＰＵ
１７は、ある一定の間隔毎に、上記のサイクルを繰り返
してアナログゲイン補正信号Ｖgainおよびアナログオフ
セット補正信号Ｖofを更新する。

【００６１】上記では、ゲイン補正処理を先に実行し、
オフセット補正処理を後で実行するようにしている。し
たがって、ＣＰＵ１７での演算や判断がより精度の高い
ものとなり、ゲイン補正処理・オフセット補正処理をよ
り正確に行うことができるとともに、その処理をより短
時間で実行することができる。

【００６２】以上のように、本実施の形態１は、２つの
Ａ／Ｄ変換器７，８にアナログ映像入力信号を共通に入
力し、前記２つのＡ／Ｄ変換器７，８を時分割で駆動し
て得られる各ディジタルデータを合成することにより見
掛け上の変換レートを増加したＡ／Ｄ変換回路におい
て、第１および第２の基準直流電圧Ｖref1，Ｖref2を前
記２つのＡ／Ｄ変換器７，８に共通に入力したときのＡ
／Ｄ変換によって得られるレファレンスディジタルデー
タＶref1(a) ，Ｖref2(a) ，Ｖref1(b) ，Ｖref2(b) に
基づいてディジタルゲイン補正データＤgainひいてはア
ナログゲイン補正信号Ｖgainを生成し、そのアナログゲ
イン補正信号Ｖgainに基づいて前記２つのＡ／Ｄ変換器
７，８におけるゲイン誤差の差異をなくすようにゲイン
補正処理を行うように構成してある。

【００６３】また、同時に、レファレンスディジタルデ
ータＶref1(a) ，Ｖref1(b) に基づいてディジタルオフ
セット補正データＤofひいてはアナログオフセット補正
信号Ｖofを生成し、そのアナログオフセット補正信号Ｖ
ofに基づいて前記２つのＡ／Ｄ変換器７，８におけるオ
フセット誤差の差異をなくすようにオフセット補正処理
を行うように構成してある。

【００６４】以上の結果として、２つのＡ／Ｄ変換器
７，８を時分割で動作させることにより見掛け上の変換
レートを増すように構成したＡ／Ｄ変換回路において、
入力信号が第１のＡ／Ｄ変換器７によってＡ／Ｄ変換さ
れたディジタルデータと第２のＡ／Ｄ変換器８によって
Ａ／Ｄ変換されたディジタルデータとの間の、両Ａ／Ｄ
変換器７，８のゲイン特性の違いに起因しての齟齬を解
消することができるとともに、両Ａ／Ｄ変換器７，８の
オフセット特性の違いに起因しての齟齬も解消すること
ができる。すなわち、時分割によって得られるディジタ
ルデータを時系列的に段差なく連続した精度の良いデー
タとして出力することができる。

【００６５】なお、上記のオフセット補正処理において
は、（５）式の差分ΔＯ(ab)を求めるのに、第１のＡ／
Ｄ変換器７による第１の基準直流電圧Ｖref1についての
レファレンスディジタルデータＶref1(a) と第２のＡ／
Ｄ変換器８による同じく第１の基準直流電圧Ｖref1につ
いてのレファレンスディジタルデータＶref1(b) とを用
いたが、必ずしもそれにとらわれる必要性はなく、上記
に代えて、第１のＡ／Ｄ変換器７による第２の基準直流
電圧Ｖref2についてのレファレンスディジタルデータＶ
ref2(a) と第２のＡ／Ｄ変換器８による同じく第２の基
準直流電圧Ｖref2についてのレファレンスディジタルデ
ータＶref2(b) とを用いて、差分ΔＯ(ab)を、 ΔＯ(ab)＝−（Ｖref2(b) −Ｖref2(a) ） …………………（７） のように算出してもよい。

【００６６】また、補正の精度を向上させるため、ＣＰ
Ｕ１７において、大きい方のレファレンスディジタルデ
ータＶref2(a) の代わりに、Ｖref2(a) ＋Ｖref1(a) を
用い、また、Ｖref2(b) の代わりにＶref2(b) ＋Ｖref1
(b) を用いるようにしてもよい。また、そのような加算
において、重み付けを行ってもよい。

【００６７】本実施の形態１の上記の説明においては、
アナログゲイン補正信号Ｖgainを供給する第２のＡ／Ｄ
変換器８に対してオフセット補正用加算回路６を接続し
たが、必ずしもそれにとらわれる必要性はなく、第１の
Ａ／Ｄ変換器７の方にオフセット補正用加算回路６を接
続してもよい。別の表現をすれば、オフセット補正用加
算回路６を第２のＡ／Ｄ変換器８に接続した場合におい
て、アナログゲイン補正信号Ｖgainを第１のＡ／Ｄ変換
器７に供給するようにしてもよい。

【００６８】また、上記の説明では、メモリ回路１６を
ディジタルデータセレクタ１３の出力側に接続したが、
必ずしもそれにとらわれる必要性はなく、第１のＡ／Ｄ
変換器７の出力側および第２のＡ／Ｄ変換器８の出力側
にメモリ回路１６の２つの入力ポートを接続してもよ
い。

【００６９】また、上記の説明では、ゲイン補正処理を
オフセット補正処理の前に行ったが、必ずしもそれにと
らわれる必要性はなく、オフセット補正処理をゲイン補
正処理の前に行うように構成してもよい。

【００７０】また、上記の説明では、並列に接続するＡ
／Ｄ変換器として２つのＡ／Ｄ変換器を用いたが、必ず
しもそれにとらわれる必要性はなく、並列接続するＡ／
Ｄ変換器は３つ以上でもよい。

【００７１】また、上記の説明では、取り扱う入力信号
をアナログ映像入力信号としたが、必ずしもそれにとら
われる必要性はなく、入力信号としてはどのような形態
の信号であってもよい。

【００７２】また、上記の説明では、ゲイン補正処理と
オフセット補正処理の双方を実現するように構成してあ
ったが、ゲイン補正処理のみの態様としてもよいし、ま
た、オフセット補正処理のみの態様としてもよい。ゲイ
ン補正処理のみの態様の場合には、オフセット補正用加
算回路６およびオフセット補正用Ｄ／Ａ変換器１９を省
略する。オフセット補正処理のみの態様の場合には、ゲ
イン補正用Ｄ／Ａ変換器１８を省略するとともに、第１
の基準直流電圧電源４と第２の基準直流電圧電源５との
うちいずれか一方を省略する。

【００７３】（実施の形態２）‥‥〔請求項１１相当〕 上記の実施の形態１においては、ディジタルゲイン補正
データＤgainやディジタルオフセット補正データＤofを
求める手段として、メモリ回路１６とＣＰＵ１７との組
み合わせを採用したが、本実施の形態２は、それに代え
て、積分入力セレクタと２つの積分回路とＣＰＵとの組
み合わせとして構成したものである。４つのレファレン
スディジタルデータＶref1(a) ，Ｖref2(a) ，Ｖref1
(b) ，Ｖref2(b) の検出において、実施の形態１の場合
は瞬時値をとっているが、瞬時値の場合はばらつきの影
響を受けやすい。そこで、１水平周期における平均値を
採用することにより、ばらつきの影響を緩和しようとす
るものである。

【００７４】図４は本発明の実施の形態２におけるＡ／
Ｄ変換回路の構成を示すブロック図である。実施の形態
１の図１におけるのと同じ符号については本実施の形態
２の図４においても同一構成要素を指示しており、既述
のとおりであるので、ここでは説明を省略する。また、
実施の形態１において説明した事項であって本実施の形
態２において改めて説明しない事項についてはそのまま
本実施の形態２にも該当するものとし、詳しい説明は省
略する。本実施の形態２における構成が実施の形態１と
相違する点は以下のとおりである。

【００７５】実施の形態１の場合のメモリ回路１６が省
略され、その代わりに、積分入力セレクタ３１と第１の
積分回路３２と第２の積分回路３３とを設けてある。積
分入力セレクタ３１の入力側のコモン端子はディジタル
データセレクタ１３の出力端子に接続され、積分入力セ
レクタ３１の２つの出力端子はそれぞれ第１の積分回路
３２、第２の積分回路３３の入力端子に接続され、第１
の積分回路３２、第２の積分回路３３の出力端子はＣＰ
Ｕ１７の入力ポートに接続されている。

【００７６】ディジタルデータセレクタ１３は、有効映
像期間、垂直ブランキング期間の区別なく、Ａ／Ｄ変換
のクロック信号の１クロック単位で第１のＡ／Ｄ変換器
７と第２のＡ／Ｄ変換器８とを高速に切り換えるように
構成されている。積分入力セレクタ３１は、有効映像期
間においては第１の積分回路３２および第２の積分回路
３３に対しては映像信号のディジタルデータの供給は行
わず、垂直ブランキング期間においては、ディジタルデ
ータの供給先をＡ／Ｄ変換のクロック信号Φ１の１クロ
ック単位で第１の積分回路３２と第２の積分回路３３と
に高速に切り換えるように構成されている。

【００７７】次に、上記のように構成された実施の形態
２のＡ／Ｄ変換回路の動作を説明する。図５のタイミン
グチャート・動作波形図に基づいて説明するが、上記実
施の形態１とは垂直ブランキング期間における基準直流
電圧の検出方法が異なるため、その点を重点的に説明す
る。

【００７８】本実施の形態２においては、垂直ブランキ
ング期間において、上記実施の形態１と同様に、１水平
周期毎に第１の基準直流電圧Ｖref1と第２の基準直流電
圧Ｖref2とを交互に選択するように入力切換セレクタ２
の制御を行う。その後、第１のＡ／Ｄ変換器７と第２の
Ａ／Ｄ変換器８によりＡ／Ｄ変換を行う。

【００７９】垂直ブランキング期間において、ディジタ
ルデータセレクタ１３および積分入力セレクタ３１はＡ
／Ｄ変換のクロック信号の１クロック単位で高速に切り
換えられる。第１番目の１水平期間において、基準直流
電圧は第１の基準直流電圧Ｖref1となっているが、第１
のＡ／Ｄ変換器７によってＡ／Ｄ変換されたディジタル
データＶref1(a) が積分入力セレクタ３１を介して第１
の積分回路３２に高速切り換えに伴って断続的に入力さ
れ、同時に、第２のＡ／Ｄ変換器８によってＡ／Ｄ変換
されたディジタルデータＶref1(b) が積分入力セレクタ
３１を介して第２の積分回路３３に高速切り換えに伴っ
て断続的に入力され、１水平期間をかけて積分が行われ
ることにより、瞬時値としてのばらつきを抑制した状態
でのディジタルデータＶref1(a) ，Ｖref1(b) が得られ
る。

【００８０】垂直ブランキング期間の次の第２番目の１
水平期間において、基準直流電圧は第２の基準直流電圧
Ｖref2となっているが、第１のＡ／Ｄ変換器７によって
Ａ／Ｄ変換されたディジタルデータＶref2(a) が積分入
力セレクタ３１を介して第１の積分回路３２に高速切り
換えに伴って断続的に入力され、同時に、第２のＡ／Ｄ
変換器８によってＡ／Ｄ変換されたディジタルデータＶ
ref2(b) が積分入力セレクタ３１を介して第２の積分回
路３３に高速切り換えに伴って断続的に入力され、１水
平期間をかけて積分が行われることにより、瞬時値とし
てのばらつきを抑制した状態でのディジタルデータＶre
f2(a) ，Ｖref2(b) が得られる。なお、第１の積分回路
３２および第２の積分回路３３は１水平周期毎にリセッ
トされる。

【００８１】ＣＰＵ１７は、第１の積分回路３２により
それぞれ１水平周期にわたる積分で得られたディジタル
データＶref1(a) ，Ｖref2(a) を第１の積分回路３２か
ら取り込むとともに、第２の積分回路３３によりそれぞ
れ１水平周期にわたる積分で得られたディジタルデータ
Ｖref1(b) ，Ｖref2(b) を第２の積分回路３３から取り
込み、そのあとは、実施の形態１の場合と同様の演算を
行う。

【００８２】すなわち、実施の形態１の場合の（１）〜
（４）式の演算で求めたディジタルゲイン補正データＤ
gainをゲイン補正用Ｄ／Ａ変換器１８に出力するととも
に、（５），（６）式の演算で求めたディジタルオフセ
ット補正データＤofをオフセット補正用Ｄ／Ａ変換器１
９に出力する。その他の動作については実施の形態１の
場合と同様であるので、説明を省略する。

【００８３】以上のように本実施の形態２によれば、Ａ
／Ｄ変換のクロック信号の１クロック単位でディジタル
データを取り込み、１水平期間にわたって積分すること
によりディジタルデータＶref1(a) ，Ｖref2(a) ，Ｖre
f1(b) ，Ｖref2(b) を取得するので、瞬時値の場合のよ
うなばらつきを解消し、より高精度なゲイン補正処理お
よびオフセット補正処理を行うことができる。

【００８４】 （実施の形態３）‥‥〔請求項４，５相当〕 上記の実施の形態１において用いた第１のＡ／Ｄ変換器
７および第２のＡ／Ｄ変換器８は、レファレンス電圧を
１つだけ用いるものとして構成されている。ところで、
Ａ／Ｄ変換器には、レファレンス電圧として上限レファ
レンス電圧と下限レファレンス電圧との２つを用いるも
のがある。本実施の形態３は、複数のＡ／Ｄ変換器とし
て上限レファレンス電圧と下限レファレンス電圧をもつ
ものを採用した場合のものである。

【００８５】図６は本発明の実施の形態３におけるＡ／
Ｄ変換回路の構成を示すブロック図である。実施の形態
１の図１におけるのと同じ符号については本実施の形態
３の図６においても同一構成要素を指示しており、既述
のとおりであるので、ここでは説明を省略する。また、
実施の形態１において説明した事項であって本実施の形
態３において改めて説明しない事項についてはそのまま
本実施の形態３にも該当するものとし、詳しい説明は省
略する。本実施の形態３における構成が実施の形態１と
相違する点は以下のとおりである。

【００８６】第１のＡ／Ｄ変換器７および第２のＡ／Ｄ
変換器８として、上限レファレンス電圧と下限レファレ
ンス電圧を必要とするＡ／Ｄ変換器を用いている。新た
な構成要素として、符号の３４は第１のＡ／Ｄ変換器７
における上限レファレンス電圧入力端子、３５は第１の
Ａ／Ｄ変換器７における下限レファレンス電圧入力端
子、３６は第２のＡ／Ｄ変換器８における上限レファレ
ンス電圧入力端子、３７は第２のＡ／Ｄ変換器８におけ
る下限レファレンス電圧入力端子である。３８はゲイン
補正用Ｄ／Ａ変換器１８からのアナログゲイン補正信号
Ｖgainに基づいて上限レファレンス電圧ＲＥＦＴおよび
下限レファレンス電圧ＲＥＦＢを生成してそれぞれ第２
のＡ／Ｄ変換器８の上限レファレンス電圧入力端子３６
および下限レファレンス電圧入力端子３７に供給するよ
うに構成されたアナログ変換回路である。

【００８７】実施の形態１との比較では、Ａ／Ｄ変換器
が上限および下限の２つのレファレンス電圧を用いるも
のに変わったことに伴って、上限レファレンス電圧ＲＥ
ＦＴと下限レファレンス電圧ＲＥＦＢとを生成するため
のアナログ変換回路３８を追加した点に本実施の形態３
の特徴がある。

【００８８】次に、図７を用いて、第１のＡ／Ｄ変換器
７、第２のＡ／Ｄ変換器８の構成の一例を説明する。図
７において、符号の２１は入力信号入力端子、３９は上
限レファレンス電圧入力端子（図６の符号３４，３６に
相当）、４０は下限レファレンス電圧入力端子（図６の
符号３５，３７に相当）、２３，２４，２５，２６はラ
ダー抵抗、２７，２８，２９は比較器、３０はバイナリ
変換回路である。上限レファレンス電圧入力端子３９と
下限レファレンス電圧入力端子４０との間にラダー抵抗
２３，２４，２５，２６が直列に挿入されているほか
は、実施の形態１の場合と同様である。

【００８９】このような構成のＡ／Ｄ変換器において、
上限レファレンス電圧および下限レファレンス電圧を可
変することにより、Ａ／Ｄ変換器のゲイン特性を調整す
ることが可能である。本実施の形態３においては、第１
のＡ／Ｄ変換器７については上限レファレンス電圧およ
び下限レファレンス電圧を一定となし、第２のＡ／Ｄ変
換器８について、その上限レファレンス電圧入力端子３
６にアナログ変換回路３８からの上限レファレンス電圧
ＲＥＦＴを与えるとともに、その下限レファレンス電圧
入力端子３７にアナログ変換回路３８からの下限レファ
レンス電圧ＲＥＦＢを与え、これら上限レファレンス電
圧ＲＥＦＴおよび下限レファレンス電圧ＲＥＦＢを操作
することにより、第２のＡ／Ｄ変換器８のゲイン特性を
調整し、その調整の結果として、第２のＡ／Ｄ変換器８
のゲイン特性を第１のＡ／Ｄ変換器７のゲイン特性に一
致させるようにしている。なお、オフセット補正処理の
ための構成については実施の形態１の場合と同様であ
る。

【００９０】次に、図８を用いて、アナログ変換回路３
８の構成の一例を説明する。図８において、符号の４１
はゲイン補正用Ｄ／Ａ変換器１８からアナログゲイン補
正信号Ｖgainを入力するゲイン補正信号入力端子、４２
は上限レファレンス用直流電圧Ｖreftを発生する上限レ
ファレンス用直流電圧電源、４３は上限レファレンス用
直流電圧Ｖreftにアナログゲイン補正信号Ｖgainを加算
して上限レファレンス電圧ＲＥＦＴを生成する加算回
路、４４は下限レファレンス用直流電圧Ｖrefbを発生す
る下限レファレンス用直流電圧電源、４５は下限レファ
レンス用直流電圧Ｖrefbからアナログゲイン補正信号Ｖ
gainを減算して下限レファレンス電圧ＲＥＦＢを生成す
る減算回路、４６は上限レファレンス電圧出力端子、４
７は下限レファレンス電圧出力端子である。

【００９１】次に、以上のように構成された本実施の形
態３のＡ／Ｄ変換回路の動作を説明する。ただし、本実
施の形態３に特有の動作を中心に説明し、上記実施の形
態１と重複する動作については説明を省略する。

【００９２】ＣＰＵ１７が求めたディジタルゲイン補正
データＤgainをゲイン補正用Ｄ／Ａ変換器１８に出力す
るところまでは、実施の形態１の場合の動作と同様であ
る。ゲイン補正用Ｄ／Ａ変換器１８はディジタルゲイン
補正データＤgainをアナログゲイン補正信号Ｖgainに変
換し、それをアナログ変換回路３８に出力する。

【００９３】アナログゲイン補正信号Ｖgainをゲイン補
正信号入力端子４１に入力したアナログ変換回路３８
は、次のような動作を行う。

【００９４】一方において、加算回路４３は、上限レフ
ァレンス用直流電圧Ｖreftとアナログゲイン補正信号Ｖ
gainとを入力して両者を加算し、 ＲＥＦＴ＝Ｖreft＋Ｖgain ……………………………………（８） として求められる上限レファレンス電圧ＲＥＦＴを上限
レファレンス電圧出力端子４６から出力し、第２のＡ／
Ｄ変換器８における上限レファレンス電圧入力端子３６
に供給する。

【００９５】他方において、減算回路４５は、下限レフ
ァレンス用直流電圧Ｖrefbとアナログゲイン補正信号Ｖ
gainと入力して、前者から後者を減算し、 ＲＥＦＢ＝Ｖrefb−Ｖgain ……………………………………（９） として求められる下限レファレンス電圧ＲＥＦＢを下限
レファレンス電圧出力端子４７から出力し、第２のＡ／
Ｄ変換器８における下限レファレンス電圧入力端子３７
に供給する。

【００９６】第２のＡ／Ｄ変換器８において、そのゲイ
ン特性は、上限レファレンス電圧ＲＥＦＴと下限レファ
レンス電圧ＲＥＦＢとの差分ΔＲＥＦである ΔＲＥＦ＝ＲＥＦＴ−ＲＥＦＢ ………………………………（10） によって決定される。

【００９７】動作の具体例を図９を用いて説明する。上
限レファレンス用直流電圧Ｖreft＝３．０〔Ｖ〕、下限
レファレンス用直流電圧Ｖrefb＝２．０〔Ｖ〕とする。

【００９８】アナログゲイン補正信号Ｖgainが０〔Ｖ〕
のときは、（８）式より上限レファレンス電圧ＲＥＦＴ
＝３．０〔Ｖ〕であり、（９）式より下限レファレンス
電圧ＲＥＦＢ＝２．０〔Ｖ〕である。そして、（１０）
式より上下限差分ΔＲＥＦ＝１．０〔Ｖ〕となる。

【００９９】アナログゲイン補正信号Ｖgainが０〔Ｖ〕
から−０．１〔Ｖ〕だけ変化して−０．１〔Ｖ〕となる
と、（８）式より上限レファレンス電圧ＲＥＦＴ＝３．
０＋（−０．１）＝２．９〔Ｖ〕となり、（９）式より
下限レファレンス電圧ＲＥＦＢ＝２．０−（−０．１）
＝２．１〔Ｖ〕となる。そして、（１０）式より上下限
差分ΔＲＥＦ＝０．８〔Ｖ〕となる。

【０１００】Ａ／Ｄ変換器のゲイン特性は上下限差分Δ
ＲＥＦの値に応じて変化するものであり、上記の説明よ
り、本実施の形態３のように構成することにより、上限
レファレンス電圧と下限レファレンス電圧とを有する第
２のＡ／Ｄ変換器８において、そのゲイン特性を可変す
ることができる。

【０１０１】なお、オフセット補正処理については、実
施の形態１の場合と同様である。

【０１０２】以上の結果として、２つのＡ／Ｄ変換器
７，８を時分割で動作させることにより見掛け上の変換
レートを増すように構成してあるとともに、そのＡ／Ｄ
変換器７，８として上限レファレンス電圧と下限レファ
レンス電圧とを必要とするものを採用したＡ／Ｄ変換回
路においても、実施の形態１の場合と同様に、第１のＡ
／Ｄ変換器７によってＡ／Ｄ変換されたディジタルデー
タと第２のＡ／Ｄ変換器８によってＡ／Ｄ変換されたデ
ィジタルデータとの間の、両Ａ／Ｄ変換器７，８のゲイ
ン特性の違いに起因しての齟齬を解消することができる
とともに、両Ａ／Ｄ変換器７，８のオフセット特性の違
いに起因しての齟齬も解消することができる。すなわ
ち、時分割によって得られるディジタルデータを時系列
的に段差なく連続した精度の良いデータとして出力する
ことができる。

【０１０３】本実施の形態３の上記の説明においては、
ディジタルゲイン補正データＤgainやディジタルオフセ
ット補正データＤofを求める手段として、メモリ回路１
６とＣＰＵ１７との組み合わせを採用したが、必ずしも
それにとらわれる必要性はなく、実施の形態２と同様
に、積分入力セレクタ３１と積分回路３２，３３とＣＰ
Ｕ１７との組み合わせのものを採用してもよい。

【０１０４】また、上記の説明では、２つのＡ／Ｄ変換
器７，８について、ともに上限レファレンス電圧と下限
レファレンス電圧とを有するものとしたが、必ずしもそ
れにとらわれる必要性はなく、上限レファレンス電圧Ｒ
ＥＦＴと下限レファレンス電圧ＲＥＦＢとを与える方の
第２のＡ／Ｄ変換器８はともかく、もうひとつの第１の
Ａ／Ｄ変換器７については、レファレンス電圧が１つの
みのものを用いてもよい。

【０１０５】その他の事項として、実施の形態１におい
て述べたが本実施の形態３では述べていない任意の事項
について、合理的判断のもと本実施の形態３に適用し得
る事項は、本実施の形態３にも該当するものとする。

【０１０６】（実施の形態４）‥‥〔請求項６相当〕 本実施の形態４は、上記の実施の形態３においてアナロ
グ変換回路３８で行っいる処理をＣＰＵ１７において実
行させるものである。

【０１０７】図１０は本発明の実施の形態４におけるＡ
／Ｄ変換回路の構成を示すブロック図である。実施の形
態３の図６におけるのと同じ符号については本実施の形
態４の図１０においても同一構成要素を指示しており、
既述のとおりであるので、ここでは説明を省略する。ま
た、実施の形態３において説明した事項であって本実施
の形態４において改めて説明しない事項についてはその
まま本実施の形態４にも該当するものとし、詳しい説明
は省略する。本実施の形態４における構成が実施の形態
３と相違する点は以下のとおりである。

【０１０８】実施の形態３の場合には、ＣＰＵ１７と第
２のＡ／Ｄ変換器８との間にゲイン補正用Ｄ／Ａ変換器
１８とアナログ変換回路３８とがこの順に介挿されてい
る。本実施の形態４の場合には、アナログ変換回路３８
を省略するのであり、ＣＰＵ１７と第２のＡ／Ｄ変換器
８との間には、実施の形態１の場合のゲイン補正用Ｄ／
Ａ変換器１８と同様に第１および第２のゲイン補正用Ｄ
／Ａ変換器４８，４９を介挿してある。第１のゲイン補
正用Ｄ／Ａ変換器４８は上限レファレンス電圧ＲＥＦＴ
用のものであり、第２のゲイン補正用Ｄ／Ａ変換器４９
は下限レファレンス電圧ＲＥＦＢ用のものである。

【０１０９】ＣＰＵ１７の構成は、実施の形態３の場合
と相違するが、その点については、以下に説明する動作
説明によって明らかとなる。メモリ回路１６は、実施の
形態３の場合の上限レファレンス用直流電圧Ｖreftに相
当する上限レファレンス用データＤreftと、実施の形態
３の場合の下限レファレンス用直流電圧Ｖrefbに相当す
る下限レファレンス用データＤrefbとをあらかじめ格納
している。ＣＰＵ１７は、メモリ回路１６からこれらの
上限レファレンス用データＤreftと下限レファレンス用
データＤrefbとを読み出すことができるように構成され
ている。

【０１１０】なお、第１および第２のＡ／Ｄ変換器７，
８については、実施の形態３と同様であり、上限レファ
レンス電圧と下限レファレンス電圧とを必要とするもの
となっている。

【０１１１】次に、上記のように構成された実施の形態
４のＡ／Ｄ変換回路の動作を説明する。

【０１１２】実施の形態１の場合と同様に、メモリ回路
１６にすでに４つのレファレンスディジタルデータＶre
f1(a) ，Ｖref2(a) ，Ｖref1(b) ，Ｖref2(b) が一時記
憶されているものとする。

【０１１３】ＣＰＵ１７は、メモリ回路１６から上記の
レファレンスディジタルデータＶref1(a) ，Ｖref2(a)
，Ｖref1(b) ，Ｖref2(b) を読み出して、次のような
演算を実行する。

【０１１４】実施の形態１の場合の（１）〜（４）式の
演算を行う。ここでは、（１）〜（４）式の再記載のみ
にとどめる。

【０１１５】 ΔＧ(a) ＝−（Ｖref2(a) −Ｖref1(a) ） …………………（１） ΔＧ(b) ＝−（Ｖref2(b) −Ｖref1(b) ） …………………（２） ΔＧ(ab)＝ΔＧ(b) −ΔＧ(a) ………………………………（３） Ｄgain＝ｋ×ΔＧ(ab) …………………………………………（４） また、ＣＰＵ１７は、メモリ回路１６から上限レファレ
ンス用データＤreftと下限レファレンス用データＤrefb
とを読み出して、次のような演算を実行する。すなわ
ち、一方において、上限レファレンス用データＤreftと
ディジタルゲイン補正データＤgainとを加算して、 δreft＝Ｄreft＋Ｄgain ………………………………………（11） となるディジタル上限レファレンス用データδre ftを
生成する。

【０１１６】他方において、下限レファレンス用データ
Ｄrefbからディジタルゲイン補正データＤgainを減算し
て、 δrefb＝Ｄrefb−Ｄgain ………………………………………（12） となるディジタル下限レファレンス用データδrefbを生
成する。

【０１１７】上記のようにしてＣＰＵ１７が生成したデ
ィジタル上限レファレンス用データδreftとディジタル
下限レファレンス用データδrefbはそれぞれ第１および
第２のゲイン補正用Ｄ／Ａ変換器４８，４９に出力され
る。第１のゲイン補正用Ｄ／Ａ変換器４８は、入力した
ディジタル上限レファレンス用データδreftをアナログ
の上限レファレンス電圧ＲＥＦＴに変換して第２のＡ／
Ｄ変換器８の上限レファレンス電圧入力端子３６に供給
する。また、第２のゲイン補正用Ｄ／Ａ変換器４９は、
入力したディジタル下限レファレンス用データδrefbを
アナログの下限レファレンス電圧ＲＥＦＢに変換して第
２のＡ／Ｄ変換器８の下限レファレンス電圧入力端子３
７に供給する。

【０１１８】なお、オフセット補正処理については、実
施の形態１の場合と同様である。

【０１１９】以上の結果として、２つのＡ／Ｄ変換器
７，８を時分割で動作させることにより見掛け上の変換
レートを増すように構成してあるとともに、そのＡ／Ｄ
変換器７，８として上限レファレンス電圧と下限レファ
レンス電圧とを必要とするものを採用したＡ／Ｄ変換回
路において、所要の演算をすべてＣＰＵ１７によって実
行することによっても、実施の形態３の場合と同様に、
第１のＡ／Ｄ変換器７によってＡ／Ｄ変換されたディジ
タルデータと第２のＡ／Ｄ変換器８によってＡ／Ｄ変換
されたディジタルデータとの間の、両Ａ／Ｄ変換器７，
８のゲイン特性の違いに起因しての齟齬を解消すること
ができる。また、両Ａ／Ｄ変換器７，８のオフセット特
性の違いに起因しての齟齬も解消することができる。す
なわち、時分割によって得られるディジタルデータを時
系列的に段差なく連続した精度の良いデータとして出力
することができる。特に、アナログ変換回路３８の省略
により、回路構成を簡素化することができる点が大きな
特徴である。

【０１２０】本実施の形態４の上記の説明においては、
ディジタル上限レファレンス用データδreftやディジタ
ル下限レファレンス用データδrefbを求める手段とし
て、メモリ回路１６とＣＰＵ１７との組み合わせを採用
したが、必ずしもそれにとらわれる必要性はなく、実施
の形態２と同様に、積分入力セレクタ３１と積分回路３
２，３３とＣＰＵ１７との組み合わせのものを採用して
もよい。

【０１２１】また、上記の説明では、２つのＡ／Ｄ変換
器７，８について、ともに上限レファレンス電圧と下限
レファレンス電圧とを有するものとしたが、必ずしもそ
れにとらわれる必要性はなく、上限レファレンス電圧Ｒ
ＥＦＴと下限レファレンス電圧ＲＥＦＢとを与える方の
第２のＡ／Ｄ変換器８はともかく、もうひとつの第１の
Ａ／Ｄ変換器７については、レファレンス電圧が１つの
みのものを用いてもよい。

【０１２２】その他の事項として、実施の形態１におい
て述べたが本実施の形態４では述べていない任意の事項
について、合理的判断のもと本実施の形態４に適用し得
る事項は、本実施の形態４にも該当するものとする。

【０１２３】 （実施の形態５）‥‥〔請求項７，８相当〕 上記の実施の形態３においては、オフセット補正処理の
ために第２のＡ／Ｄ変換器８の前段にオフセット補正用
加算回路６を介挿したが、本実施の形態５は、そのよう
なオフセット補正用加算回路６を省略しながらも、同様
の作用・効果を発揮させるものである。

【０１２４】図１１は本発明の実施の形態５におけるＡ
／Ｄ変換回路の構成を示すブロック図である。実施の形
態３の図６におけるのと同じ符号については本実施の形
態５の図１１においても同一構成要素を指示しており、
既述のとおりであるので、ここでは説明を省略する。ま
た、実施の形態３において説明した事項であって本実施
の形態５において改めて説明しない事項についてはその
まま本実施の形態５にも該当するものとし、詳しい説明
は省略する。本実施の形態５における構成が実施の形態
３と相違する点は以下のとおりである。

【０１２５】実施の形態３の場合には、入力切換セレク
タ２と第２のＡ／Ｄ変換器８との間にオフセット補正用
加算回路６が介挿されているが、本実施の形態５におい
ては、そのようなオフセット補正用加算回路６の介挿は
行わない。そのことに代えて、ＣＰＵ１７と第２のＡ／
Ｄ変換器８との間に、ゲイン補正用Ｄ／Ａ変換器５０と
オフセット補正用Ｄ／Ａ変換器５１とアナログ変換回路
５２とを介挿してある。ＣＰＵ１７におけるディジタル
ゲイン補正データＤgainの出力ポートにゲイン補正用Ｄ
／Ａ変換器５０の入力端子が接続され、ＣＰＵ１７にお
けるディジタルオフセット補正データＤofの出力ポート
にオフセット補正用Ｄ／Ａ変換器５１の入力端子が接続
され、これらのゲイン補正用Ｄ／Ａ変換器５０およびオ
フセット補正用Ｄ／Ａ変換器５１の各出力端子がアナロ
グ変換回路５２の２つの入力端子に接続されている。ゲ
イン補正用Ｄ／Ａ変換器５０は、ディジタルゲイン補正
データＤgainをアナログゲイン補正信号Ｖgainに変換し
てアナログ変換回路５２に出力するように構成され、オ
フセット補正用Ｄ／Ａ変換器５１は、ディジタルオフセ
ット補正データＤofをアナログオフセット補正信号Ｖof
に変換してアナログ変換回路５２に出力するように構成
されている。アナログ変換回路５２は、上限レファレン
ス電圧ＲＥＦＴおよび下限レファレンス電圧ＲＥＦＢの
出力端子をもち、それぞれが第２のＡ／Ｄ変換器８の上
限レファレンス電圧入力端子３６および下限レファレン
ス電圧入力端子３７に接続されている。

【０１２６】次に、図１２を用いて、アナログ変換回路
５２の構成の一例を説明する。図１２において、符号の
５３はオフセット補正信号入力端子、５４はゲイン補正
信号入力端子、５５はオペアンプ５６を用いた減算回
路、５７はオペアンプ５８を用いた加算回路である。抵
抗５９，６０，６１，６２，６３，６４，６５，６６は
全て同じ抵抗値のものであり、６７は上限レファレンス
電圧出力端子、６８は下限レファレンス電圧出力端子で
ある。

【０１２７】減算回路５５のオペアンプ５６の反転入力
端子には、抵抗６１を介してアナログゲイン補正信号Ｖ
gainが入力され、非反転入力端子には、アナログオフセ
ット補正信号Ｖofを抵抗５９，６０で分圧した信号が供
給される。したがって、このオペアンプ５６は、 ＲＥＦＴ＝Ｖof−Ｖgain ………………………………………（13） として求められる上限レファレンス電圧ＲＥＦＴを上限
レファレンス電圧出力端子６７に出力し、第２のＡ／Ｄ
変換器８における上限レファレンス電圧入力端子３６に
供給する。

【０１２８】また、加算回路５７のオペアンプ５８の非
反転入力端子には、アナログオフセット補正信号Ｖofと
アナログゲイン補正信号Ｖgainとが抵抗６３，６４で加
算されたものが入力され、このオペアンプ５８は、 ＲＥＦＢ＝Ｖof＋Ｖgain ………………………………………（14） として求められる下限レファレンス電圧ＲＥＦＢを下限
レファレンス電圧出力端子６８に出力し、第２のＡ／Ｄ
変換器８における下限レファレンス電圧入力端子３７に
供給する。

【０１２９】動作の具体例を図１３を用いて説明する。
図１３（ａ）から図１３（ｂ）への変化はゲイン補正処
理を示す。図１３（ａ）から図１３（ｃ）への変化はオ
フセット補正処理を示す。

【０１３０】まず、図１３（ａ）に示すように、アナロ
グゲイン補正信号Ｖgain＝−０．５〔Ｖ〕、アナログオ
フセット補正信号Ｖof＝２．５〔Ｖ〕とする。（１３）
式より上限レファレンス電圧ＲＥＦＴは３．０〔Ｖ〕で
あり、（１４）式より下限レファレンス電圧ＲＥＦＢは
２．０〔Ｖ〕である。Ａ／Ｄ変換器のゲイン特性は、上
限レファレンス電圧ＲＥＦＴと下限レファレンス電圧Ｒ
ＥＦＢとの差によって決定される。それは、前出の（１
０）式による。再記載すると、 ΔＲＥＦ＝ＲＥＦＴ−ＲＥＦＢ ………………………………（10） である。図１３（ａ）の場合には、上下限差分ΔＲＥＦ
＝１．０〔Ｖ〕となる。平均値は２．５〔Ｖ〕となる。

【０１３１】次に、図１３（ｂ）は、図１３（ａ）から
アナログゲイン補正信号Ｖgainが＋０．１〔Ｖ〕だけ変
化した状態であり、アナログゲイン補正信号Ｖgain＝−
０．４〔Ｖ〕である。アナログオフセット補正信号Ｖof
は不変であり、Ｖof＝２．５〔Ｖ〕である。（１３）式
より上限レファレンス電圧ＲＥＦＴは２．９〔Ｖ〕であ
り、（１４）式より下限レファレンス電圧ＲＥＦＢは
２．１〔Ｖ〕である。そして、上下限差分ΔＲＥＦ＝
０．８〔Ｖ〕となる。平均値は２．５〔Ｖ〕と不変であ
る。

【０１３２】以上の図１３（ａ）と図１３（ｂ）との比
較で明らかなように、上下限差分ΔＲＥＦの１．０
〔Ｖ〕から０．８〔Ｖ〕への変化により、Ａ／Ｄ変換器
のゲイン特性を変化させることができる。

【０１３３】次に、図１３（ｃ）は、図１３（ａ）から
アナログオフセット補正信号Ｖofが＋０．１〔Ｖ〕だけ
変化した状態であり、アナログオフセット補正信号Ｖof
＝２．６〔Ｖ〕である。アナログゲイン補正信号Ｖgain
は不変であり、Ｖgain＝−０．５〔Ｖ〕である。（１
３）式より上限レファレンス電圧ＲＥＦＴは３．１
〔Ｖ〕であり、（１４）式より下限レファレンス電圧Ｒ
ＥＦＢは２．１〔Ｖ〕である。そして、上下限差分ΔＲ
ＥＦ＝１．０〔Ｖ〕であり、図１３（ａ）の場合と同じ
状態を保っている。平均値は２．６〔Ｖ〕に増える。

【０１３４】以上の図１３（ａ）と図１３（ｃ）との比
較で明らかなように、上下限差分ΔＲＥＦを１．０
〔Ｖ〕に保ったまま、すなわちゲイン補正は行うことな
く、上限レファレンス電圧ＲＥＦＴおよび下限レファレ
ンス電圧ＲＥＦＢを平行移動的にシフトさせることで、
Ａ／Ｄ変換器のオフセット特性を変化させることができ
る。

【０１３５】以上の結果として、２つのＡ／Ｄ変換器
７，８を時分割で動作させることにより見掛け上の変換
レートを増すように構成してあるとともに、そのＡ／Ｄ
変換器７，８として上限レファレンス電圧と下限レファ
レンス電圧とを必要とするものを採用したＡ／Ｄ変換回
路において、アナログ変換回路５２の構成を工夫するこ
とによって、オフセット補正用加算回路６を用いること
なしに、実施の形態３の場合と同様に、第１のＡ／Ｄ変
換器７によってＡ／Ｄ変換されたディジタルデータと第
２のＡ／Ｄ変換器８によってＡ／Ｄ変換されたディジタ
ルデータとの間の、両Ａ／Ｄ変換器７，８のゲイン特性
の違いに起因しての齟齬を解消することができるととも
に、両Ａ／Ｄ変換器７，８のオフセット特性の違いに起
因しての齟齬も解消することができる。すなわち、時分
割によって得られるディジタルデータを時系列的に段差
なく連続した精度の良いデータとして出力することがで
きる。

【０１３６】本実施の形態５の上記の説明においては、
ディジタルゲイン補正データＤgainやディジタルオフセ
ット補正データＤofを求める手段として、メモリ回路１
６とＣＰＵ１７との組み合わせを採用したが、必ずしも
それにとらわれる必要性はなく、実施の形態２と同様
に、積分入力セレクタ３１と積分回路３２，３３とＣＰ
Ｕ１７との組み合わせのものを採用してもよい。

【０１３７】また、上記の説明では、２つのＡ／Ｄ変換
器７，８について、ともに上限レファレンス電圧と下限
レファレンス電圧とを有するものとしたが、必ずしもそ
れにとらわれる必要性はなく、上限レファレンス電圧Ｒ
ＥＦＴと下限レファレンス電圧ＲＥＦＢとを与える方の
第２のＡ／Ｄ変換器８はともかく、もうひとつの第１の
Ａ／Ｄ変換器７については、レファレンス電圧が１つの
みのものを用いてもよい。

【０１３８】その他の事項として、実施の形態１におい
て述べたが本実施の形態５では述べていない任意の事項
について、合理的判断のもと本実施の形態５に適用し得
る事項は、本実施の形態５にも該当するものとする。

【０１３９】（実施の形態６）‥‥〔請求項９相当〕 本実施の形態６は、上記の実施の形態５においてアナロ
グ変換回路５２で行っいる処理をＣＰＵ１７において実
行させるものである。

【０１４０】図１４は本発明の実施の形態６におけるＡ
／Ｄ変換回路の構成を示すブロック図である。実施の形
態５の図１１におけるのと同じ符号については本実施の
形態６の図１４においても同一構成要素を指示してお
り、既述のとおりであるので、ここでは説明を省略す
る。また、実施の形態５において説明した事項であって
本実施の形態６において改めて説明しない事項について
はそのまま本実施の形態６にも該当するものとし、詳し
い説明は省略する。本実施の形態６における構成が実施
の形態５と相違する点は以下のとおりである。

【０１４１】実施の形態５の場合には、ＣＰＵ１７と第
２のＡ／Ｄ変換器８との間にゲイン補正用Ｄ／Ａ変換器
５０とオフセット補正用Ｄ／Ａ変換器５１とアナログ変
換回路５２とが介挿されていた。本実施の形態６の場合
には、アナログ変換回路５２を省略するのであり、ＣＰ
Ｕ１７と第２のＡ／Ｄ変換器８との間には、実施の形態
４（図１０）の場合の第１および第２のゲイン補正用Ｄ
／Ａ変換器４８，４９と同様に第１および第２のゲイン
補正用Ｄ／Ａ変換器６９，７０を介挿してある。第１の
ゲイン補正用Ｄ／Ａ変換器６９は上限レファレンス電圧
ＲＥＦＴ用のものであり、第２のゲイン補正用Ｄ／Ａ変
換器７０は下限レファレンス電圧ＲＥＦＢ用のものであ
る。

【０１４２】なお、第１および第２のＡ／Ｄ変換器７，
８については、実施の形態３と同様であり、上限レファ
レンス電圧と下限レファレンス電圧とを必要とするもの
となっている。

【０１４３】次に、上記のように構成された実施の形態
６のＡ／Ｄ変換回路の動作を説明する。

【０１４４】実施の形態１の場合と同様に、メモリ回路
１６にすでに４つのレファレンスディジタルデータＶre
f1(a) ，Ｖref2(a) ，Ｖref1(b) ，Ｖref2(b) が一時記
憶されているものとする。

【０１４５】ＣＰＵ１７は、メモリ回路１６から上記の
レファレンスディジタルデータＶref1(a) ，Ｖref2(a)
，Ｖref1(b ) ，Ｖref2(b) を読み出して、次のような
演算を実行する。

【０１４６】実施の形態１の場合の（１）〜（６）式の
演算を行う。ここでは、（１）〜（６）式の再記載のみ
にとどめる。

【０１４７】 ΔＧ(a) ＝−（Ｖref2(a) −Ｖref1(a) ） …………………（１） ΔＧ(b) ＝−（Ｖref2(b) −Ｖref1(b) ） …………………（２） ΔＧ(ab)＝ΔＧ(b) −ΔＧ(a) ………………………………（３） Ｄgain＝ｋ×ΔＧ(ab) …………………………………………（４） ΔＯ(ab)＝−（Ｖref1(b) −Ｖref1(a) ） …………………（５） Ｄof＝ｈ×ΔＯ(ab) ……………………………………………（６） さらに、ＣＰＵ１７は、上記のようにして求めたディジ
タルゲイン補正データＤgainとディジタルオフセット補
正データＤofとに基づいて、次のような演算を実行す
る。すなわち、一方において、ディジタルオフセット補
正データＤofからディジタルゲイン補正データＤgainを
減算して、 δreft＝Ｄof−Ｄgain …………………………………………（15） となるディジタル上限レファレンス用データδreftを生
成する。

【０１４８】他方において、ディジタルオフセット補正
データＤofにディジタルゲイン補正データＤgainを加算
して、 δrefb＝Ｄof＋Ｄgain …………………………………………（16） となるディジタル下限レファレンス用データδrefbを生
成する。

【０１４９】上記のようにしてＣＰＵ１７が生成したデ
ィジタル上限レファレンス用データδreftとディジタル
下限レファレンス用データδrefbはそれぞれ第１および
第２のゲイン補正用Ｄ／Ａ変換器６９，７０に出力され
る。第１のゲイン補正用Ｄ／Ａ変換器６９は、入力した
ディジタル上限レファレンス用データδreftをアナログ
の上限レファレンス電圧ＲＥＦＴに変換して第２のＡ／
Ｄ変換器８の上限レファレンス電圧入力端子３６に供給
する。また、第２のゲイン補正用Ｄ／Ａ変換器７０は、
入力したディジタル下限レファレンス用データδrefbを
アナログの下限レファレンス電圧ＲＥＦＢに変換して第
２のＡ／Ｄ変換器８の下限レファレンス電圧入力端子３
７に供給する。

【０１５０】以上の結果として、２つのＡ／Ｄ変換器
７，８を時分割で動作させることにより見掛け上の変換
レートを増すように構成してあるとともに、そのＡ／Ｄ
変換器７，８として上限レファレンス電圧と下限レファ
レンス電圧とを必要とするものを採用したＡ／Ｄ変換回
路において、所要の演算をすべてＣＰＵ１７によって実
行することによっても、オフセット補正用加算回路６を
用いることなしに、実施の形態５の場合と同様に、第１
のＡ／Ｄ変換器７によってＡ／Ｄ変換されたディジタル
データと第２のＡ／Ｄ変換器８によってＡ／Ｄ変換され
たディジタルデータとの間の、両Ａ／Ｄ変換器７，８の
ゲイン特性の違いに起因しての齟齬を解消することがで
きるとともに、両Ａ／Ｄ変換器７，８のオフセットの違
いに起因しての齟齬も解消することができる。すなわ
ち、時分割によって得られるディジタルデータを時系列
的に段差なく連続した精度の良いデータとして出力する
ことができる。また、アナログ変換回路５２およびオフ
セット補正用加算回路６の省略により、回路構成を簡素
化することができる。

【０１５１】本実施の形態６の上記の説明においては、
ディジタル上限レファレンス用データδreftやディジタ
ル下限レファレンス用データδrefbを求める手段とし
て、メモリ回路１６とＣＰＵ１７との組み合わせを採用
したが、必ずしもそれにとらわれる必要性はなく、実施
の形態２と同様に、積分入力セレクタ３１と積分回路３
２，３３とＣＰＵ１７との組み合わせのものを採用して
もよい。

【０１５２】また、上記の説明では、２つのＡ／Ｄ変換
器７，８について、ともに上限レファレンス電圧と下限
レファレンス電圧とを有するものとしたが、必ずしもそ
れにとらわれる必要性はなく、上限レファレンス電圧Ｒ
ＥＦＴと下限レファレンス電圧ＲＥＦＢとを与える方の
第２のＡ／Ｄ変換器８はともかく、もうひとつの第１の
Ａ／Ｄ変換器７については、レファレンス電圧が１つの
みのものを用いてもよい。

【０１５３】その他の事項として、実施の形態１におい
て述べたが本実施の形態６では述べていない任意の事項
について、合理的判断のもと本実施の形態６に適用し得
る事項は、本実施の形態６にも該当するものとする。

【０１５４】以上、本発明のいくつかの実施の形態につ
いて詳述してきたが、本発明は上記の実施の形態に限定
される必要性はなく、次のような実施の形態も含み得る
ものである。

【０１５５】上記の各実施の形態においては、垂直ブラ
ンキング期間に２種類の基準直流電圧Ｖref1，Ｖref2を
水平周期毎にＡ／Ｄ変換器７，８に入力したが、必ずし
もそれにとらわれる必要性はなく、例えば２水平周期毎
にディジタルデータセレクタ１３を切り換えて入力して
も同様の効果を得ることができる。つまり、本発明の効
果は、垂直ブランクキング期間におけるレファレンス電
圧の入力の方法にはよらない。

【０１５６】また、上記の実施の形態においては、Ａ／
Ｄ変換器を２個使用した例で説明を行ったが、３個以上
のＡ／Ｄ変換器を並列に使用する場合でも、何れかのＡ
／Ｄ変換器を基準とし、それぞれのＡ／Ｄ変換器のオフ
セット差、ゲイン差を検出し補正を行ってもよい。

【０１５７】

【発明の効果】同じ入力信号に対して複数のＡ／Ｄ変換
器を用いて時分割によりＡ／Ｄ変換を行うように構成さ
れたＡ／Ｄ変換回路についての本発明によれば、生成し
たアナログゲイン補正信号をＡ／Ｄ変換器に対して供給
することにより、複数のＡ／Ｄ変換器のゲイン特性を互
いに等しい状態に調整し、また、生成したアナログオフ
セット補正信号を入力信号に加算することにより、複数
のＡ／Ｄ変換器のオフセット特性を互いに等しい状態に
調整するので、入力切換セレクタでアナログ入力信号を
選択したときの複数のＡ／Ｄ変換器による時分割のＡ／
Ｄ変換で得たディジタルデータをディジタルデータセレ
クタによってつないだときに、時系列上で段差のない連
続した精度の良いデータとして出力することができ、変
換レートが比較的低速な複数のＡ／Ｄ変換器を用いて見
掛け上の変換レートを増加する方式のＡ／Ｄ変換回路に
おいて、そのゲイン特性やオフセット特性が良好な連続
性精度の高い高品質なディジタルデータを取得すること
ができる。

【図面の簡単な説明】

【図１】 本発明の実施の形態１におけるＡ／Ｄ変換回
路の構成を示すブロック図

【図２】 実施の形態１のＡ／Ｄ変換回路における１種
類のレファレンス電圧を必要とするＡ／Ｄ変換器の回路
図

【図３】 実施の形態１のＡ／Ｄ変換回路の動作を示す
タイミングチャート・動作波形図

【図４】 本発明の実施の形態２におけるＡ／Ｄ変換回
路の構成を示すブロック図

【図５】 実施の形態２のＡ／Ｄ変換回路の動作を示す
タイミングチャート・動作波形図

【図６】 本発明の実施の形態３におけるＡ／Ｄ変換回
路の構成を示すブロック図

【図７】 実施の形態３のＡ／Ｄ変換回路における２種
類のレファレンス電圧を必要とするＡ／Ｄ変換器の回路
図

【図８】 実施の形態１のＡ／Ｄ変換回路におけるアナ
ログ変換回路の回路図

【図９】 実施の形態３のＡ／Ｄ変換回路におけるレフ
ァレンス電圧を示す図

【図１０】 本発明の実施の形態４におけるＡ／Ｄ変換
回路の構成を示すブロック図

【図１１】 本発明の実施の形態５におけるＡ／Ｄ変換
回路の構成を示すブロック図

【図１２】 実施の形態５のＡ／Ｄ変換回路におけるア
ナログ変換回路の回路図

【図１３】 実施の形態５のＡ／Ｄ変換回路におけるレ
ファレンス電圧を示す図

【図１４】 本発明の実施の形態６におけるＡ／Ｄ変換
回路の構成を示すブロック図

【図１５】 従来の技術におけるＡ／Ｄ変換回路の構成
を示すブロック図

【図１６】 従来の技術におけるＡ／Ｄ変換回路のゲイ
ン誤差を示す入出力関係図

【図１７】 従来の技術におけるＡ／Ｄ変換回路のオフ
セット誤差を示す入出力関係図

【符号の説明】

１……アナログ映像入力端子 ２……入力切換セレクタ ４……第１の基準直流電圧電源 ５……第２の基準直流電圧電源 ６……オフセット補正用加算回路 ７……第１のＡ／Ｄ変換器 ８……第２のＡ／Ｄ変換器 １１……第１のＡ／Ｄ変換器のレファレンス電圧入力端
子 １２……第２のＡ／Ｄ変換器のレファレンス電圧入力端
子 １３……ディジタルデータセレクタ １５……制御信号生成回路 １６……メモリ回路 １７……ＣＰＵ １８……ゲイン補正用Ｄ／Ａ変換器 １９……オフセット補正用Ｄ／Ａ変換器 ２０……ディジタル映像信号出力端子 ３１……積分入力セレクタ ３２……第１の積分回路 ３３……第２の積分回路 ３６……第２のＡ／Ｄ変換器の上限レファレンス電圧入
力端子 ３７……第２のＡ／Ｄ変換器の下限レファレンス電圧入
力端子 ３８……アナログ変換回路 ４３……加算回路 ４４……減算回路 ４８……第１のゲイン補正用Ｄ／Ａ変換器 ４９……第２のゲイン補正用Ｄ／Ａ変換器 ５０……ゲイン補正用Ｄ／Ａ変換器 ５１……オフセット補正用Ｄ／Ａ変換器 ５２……アナログ変換回路 ５５……減算回路 ５７……加算回路 ６９……第１のゲイン補正用Ｄ／Ａ変換器 ７０……第２のゲイン補正用Ｄ／Ａ変換器 Ｖref1……第１の基準直流電圧 Ｖref2……第２の基準直流電圧 Ｖgain……アナログゲイン補正信号 Ｖof……アナログオフセット補正信号 Ｄgain……ディジタルゲイン補正データ Ｄof……ディジタルオフセット補正データ ＲＥＦＴ……上限レファレンス電圧 ＲＥＦＢ……下限レファレンス電圧 Ｖreft……上限レファレンス用直流電圧 Ｖrefb……下限レファレンス用直流電圧 δreft……ディジタル上限レファレンス用データ δrefb……ディジタル下限レファレンス用データ Ｄrefb……下限レファレンス用データ Ｄreft……上限レファレンス用データ

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5J022 AA01 AA06 AB01 AC04 BA01 BA03 BA05 BA10 CB04 CB06 CB07 CD01 CD02 CE01 CF02 CF07 CF08

Claims (11)

【特許請求の範囲】
1. 【請求項１】 アナログ入力信号と第１および第２の基
   準直流電圧のいずれかを選択する入力切換セレクタと、
   前記入力切換セレクタの出力信号をディジタルデータに
   変換する複数のＡ／Ｄ変換器と、前記複数のＡ／Ｄ変換
   器の出力を交互に選択するディジタルデータセレクタ
   と、前記ディジタルデータセレクタを介しての前記複数
   のＡ／Ｄ変換器による前記第１および第２の基準直流電
   圧についてのディジタルデータの差分に基づいてディジ
   タルゲイン補正データを算出する手段と、前記ディジタ
   ルゲイン補正データをＤ／Ａ変換して前記Ａ／Ｄ変換器
   に対するアナログゲイン補正信号を生成するゲイン補正
   用Ｄ／Ａ変換器とを備えていることを特徴とするＡ／Ｄ
   変換回路。
2. 【請求項２】 アナログ入力信号と基準直流電圧のいず
   れかを選択する入力切換セレクタと、前記入力切換セレ
   クタの出力信号をディジタルデータに変換する複数のＡ
   ／Ｄ変換器と、前記複数のＡ／Ｄ変換器の出力を交互に
   選択するディジタルデータセレクタと、前記ディジタル
   データセレクタを介しての前記複数のＡ／Ｄ変換器によ
   る前記基準直流電圧についてのディジタルデータの差分
   に基づいてディジタルオフセット補正データを算出する
   手段と、前記ディジタルオフセット補正データをＤ／Ａ
   変換してアナログオフセット補正信号を生成するオフセ
   ット補正用Ｄ／Ａ変換器と、前記Ａ／Ｄ変換器の前段に
   挿入されて前記アナログ入力信号と前記アナログオフセ
   ット補正信号とを加算するオフセット補正用加算回路と
   を備えていることを特徴とするＡ／Ｄ変換回路。
3. 【請求項３】 アナログ入力信号と第１および第２の基
   準直流電圧のいずれかを選択する入力切換セレクタと、
   前記入力切換セレクタの出力信号をディジタルデータに
   変換する複数のＡ／Ｄ変換器と、前記複数のＡ／Ｄ変換
   器の出力を交互に選択するディジタルデータセレクタ
   と、前記ディジタルデータセレクタを介しての前記複数
   のＡ／Ｄ変換器による前記第１および第２の基準直流電
   圧についてのディジタルデータの差分に基づいてディジ
   タルゲイン補正データおよびディジタルオフセット補正
   データを算出する手段と、前記ディジタルゲイン補正デ
   ータをＤ／Ａ変換して前記Ａ／Ｄ変換器に対するアナロ
   グゲイン補正信号を生成するゲイン補正用Ｄ／Ａ変換器
   と、前記ディジタルオフセット補正データをＤ／Ａ変換
   してアナログオフセット補正信号を生成するオフセット
   補正用Ｄ／Ａ変換器と、前記Ａ／Ｄ変換器の前段に挿入
   されて前記アナログ入力信号と前記アナログオフセット
   補正信号とを加算するオフセット補正用加算回路とを備
   えていることを特徴とするＡ／Ｄ変換回路。
4. 【請求項４】 前記複数のＡ／Ｄ変換器のうち少なくと
   も１つのＡ／Ｄ変換器は上限レファレンス電圧と下限レ
   ファレンス電圧を有するものとして構成されており、さ
   らに、前記ゲイン補正用Ｄ／Ａ変換器からのアナログゲ
   イン補正信号を上限レファレンス電圧および下限レファ
   レンス電圧に変換して前記Ａ／Ｄ変換器に供給するアナ
   ログ変換回路を備えていることを特徴とする請求項１ま
   たは請求項３に記載のＡ／Ｄ変換回路。
5. 【請求項５】 前記アナログ変換回路は、上限レファレ
   ンス用直流電圧と前記ゲイン補正用Ｄ／Ａ変換器からの
   アナログゲイン補正信号とを加算する加算回路と、下限
   レファレンス用直流電圧から前記アナログゲイン補正信
   号を減算する減算回路とを備えたものとして構成されて
   いることを特徴とする請求項４に記載のＡ／Ｄ変換回
   路。
6. 【請求項６】 前記複数のＡ／Ｄ変換器のうち少なくと
   も１つのＡ／Ｄ変換器は上限レファレンス電圧と下限レ
   ファレンス電圧を有するものとして構成されており、前
   記ディジタルゲイン補正データを算出する手段はあらか
   じめ設定された上限レファレンス用データと前記ディジ
   タルゲイン補正データとの和をディジタル上限レファレ
   ンス用データとなすとともにあらかじめ設定された下限
   レファレンス用データと前記ディジタルゲイン補正デー
   タとの差をディジタル下限レファレンス用データとなす
   演算を行うものとして構成されており、さらに、前記デ
   ィジタル上限レファレンス用データをＤ／Ａ変換するゲ
   イン補正用Ｄ／Ａ変換器と、前記ディジタル下限レファ
   レンス用データをＤ／Ａ変換するゲイン補正用Ｄ／Ａ変
   換器とを備えていることを特徴とする請求項１または請
   求項３に記載のＡ／Ｄ変換回路。
7. 【請求項７】 前記オフセット補正用加算回路は取り除
   かれており、前記複数のＡ／Ｄ変換器のうち少なくとも
   １つのＡ／Ｄ変換器は上限レファレンス電圧と下限レフ
   ァレンス電圧を有するものとして構成されており、前記
   補正データの算出手段が求めたディジタルゲイン補正デ
   ータをＤ／Ａ変換してアナログゲイン補正信号を生成す
   るゲイン補正用Ｄ／Ａ変換器と、前記補正データの算出
   手段が求めたディジタルオフセット補正データをＤ／Ａ
   変換してアナログオフセット補正信号を生成するオフセ
   ット補正用Ｄ／Ａ変換器と、前記アナログゲイン補正信
   号およびアナログオフセット補正信号を入力して上限レ
   ファレンス電圧および下限レファレンス電圧に変換して
   前記Ａ／Ｄ変換器に供給するアナログ変換回路を備えて
   いることを特徴とする請求項３に記載のＡ／Ｄ変換回
   路。
8. 【請求項８】 前記アナログ変換回路は、前記アナログ
   オフセット補正信号から前記アナログゲイン補正信号を
   減算して前記上限レファレンス電圧を生成する減算回路
   と、前記アナログオフセット補正信号と前記アナログゲ
   イン補正信号を加算して前記下限レファレンス電圧を生
   成する加算回路とを備えたものとして構成されているこ
   とを特徴とする請求項７に記載のＡ／Ｄ変換回路。
9. 【請求項９】 前記複数のＡ／Ｄ変換器のうち少なくと
   も１つのＡ／Ｄ変換器は上限レファレンス電圧と下限レ
   ファレンス電圧を有するものとして構成されており、前
   記補正データを算出する手段はディジタルオフセット補
   正データとディジタルゲイン補正データとの差をディジ
   タル上限レファレンス用データとなすとともにディジタ
   ルオフセット補正データとディジタルゲイン補正データ
   との和をディジタル下限レファレンス用データとなす演
   算を行うものとして構成されており、さらに、前記ディ
   ジタル上限レファレンス用データをＤ／Ａ変換する第１
   のゲイン補正用Ｄ／Ａ変換器と、前記ディジタル下限レ
   ファレンス用データをＤ／Ａ変換する第２のゲイン補正
   用Ｄ／Ａ変換器とを備えていることを特徴とする請求項
   ７または請求項８に記載のＡ／Ｄ変換回路。
10. 【請求項１０】 前記算出手段は、メモリ回路とＣＰＵ
    とを備えたものとして構成されていることを特徴とする
    請求項１から請求項９までのいずれかに記載のＡ／Ｄ変
    換回路。
11. 【請求項１１】 前記算出手段は、前記メモリ回路に代
    えて、前記ディジタルデータセレクタから出力された前
    記複数のＡ／Ｄ変換器によるＡ／Ｄ変換されたディジタ
    ルデータをクロック単位で切り換え選択する積分入力セ
    レクタと、その切り換えられたクロック単位のディジタ
    ルデータを積分する複数の積分回路とを備えたものとし
    て構成されていることを特徴とする請求項１０に記載の
    Ａ／Ｄ変換回路。