JP2008004242A - 半導体装置 - Google Patents
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Abstract
【課題】テスト動作時において通常動作時とは異なる電圧が内部電源配線に供給される半導体装置において、チップ面積の増大を最小限に抑制しつつ、プリチャージ電位などの通常電圧を安定供給する。
【解決手段】内部電源配線200と、第1の電源回路101と第2の電源回路102とを備えている。第1の電源回路101は、通常動作時において内部電源配線200に通常電圧を供給する通常電圧発生回路111と、テスト動作時において内部電源配線200にテスト電圧を供給するテスト電圧発生回路112とを備えている。一方、第2の電源回路102は通常電圧発生回路111のみを備えている。これにより、テスト電圧発生回路112よりも通常電圧発生回路111の数の方が多くなることから、チップ面積の増大を抑制しつつ、プリチャージ電位などの通常電圧を安定供給することが可能となる。
【選択図】図1
【解決手段】内部電源配線200と、第1の電源回路101と第2の電源回路102とを備えている。第1の電源回路101は、通常動作時において内部電源配線200に通常電圧を供給する通常電圧発生回路111と、テスト動作時において内部電源配線200にテスト電圧を供給するテスト電圧発生回路112とを備えている。一方、第2の電源回路102は通常電圧発生回路111のみを備えている。これにより、テスト電圧発生回路112よりも通常電圧発生回路111の数の方が多くなることから、チップ面積の増大を抑制しつつ、プリチャージ電位などの通常電圧を安定供給することが可能となる。
【選択図】図1
Description
本発明は半導体装置に関し、特に、テスト動作時において通常動作時とは異なる電圧が内部電源配線に供給される半導体装置に関する。
広く知られているように、DRAM(Dynamic Random Access Memory)においては、データの読み出しを実行する前にビット線を所定の電位にプリチャージする必要がある。プリチャージ電位は、メモリセルの高位側書き込み電位VARYと低位側書き込み電位VSSAとの中間電位、すなわち(VARY−VSSA)/2に設定され、高位側書き込み電位VARYが1.4V、低位側書き込み電位VSSAが0Vであるとすると、プリチャージ電位は0.7Vとなる。
実際にデータの読み出しが行われると、高位側書き込み電位VARYを保持しているメモリセルに接続されたビット線の電位は、プリチャージ電位よりも僅かに上昇する。逆に、低位側書き込み電位VSSAを保持しているメモリセルに接続されたビット線の電位は、プリチャージ電位よりも僅かに低下する。このようなビット線電位の変化は、センスアンプによって増幅される。
読み出し動作に伴うビット線の電位変化量は、例えば200mV程度と僅かであることから、プリチャージ電位は極めて正確である必要がある。しかしながら、高集積化に伴ってプリチャージ電位を供給すべきビット線の数が増えてくると、プリチャージ電位が不安定となるおそれが生じる。
一方、テスト動作時においては、本来のプリチャージ電位とは異なる電位をビット線に供給することがある。この場合、プリチャージ電位を発生させるための電圧発生回路とは別に、テスト電圧を発生させるための電圧発生回路をチップ内に設けておく必要があり、チップ面積の増大が生じる。
尚、内部電圧の生成やテスト電圧の生成に関しては、特許文献1及び2に記載された技術が知られている。
特開平6−236925号公報
特開平7−111455号公報
本発明は、テスト動作時において通常動作時とは異なる電圧が内部電源配線に供給される半導体装置であって、チップ面積の増大を最小限に抑制しつつ、プリチャージ電位などの通常電圧を安定供給することが可能な半導体装置を提供することを目的とする。
本発明による半導体装置は、内部電源配線と、通常動作時において内部電源配線に通常電圧を供給する複数の通常電圧発生回路と、テスト動作時において内部電源配線にテスト電圧を供給するテスト電圧発生回路とを備え、テスト電圧発生回路よりも通常電圧発生回路の方が多く設けられていることを特徴とする。
本発明によれば、一つの内部電源配線に対して複数の通常電圧発生回路が割り当てられていることから、プリチャージ電位などの通常電圧を安定供給することが可能となる。しかも、通常電圧発生回路の数よりもテスト電圧発生回路の数の方が少ないことから、チップ面積の増大を最小限に抑制することが可能となる。
一般的な半導体装置においては、通常電圧発生回路とテスト電圧発生回路はセットで扱われ、両者を含む一つの電源回路として設計される。このため、通常電圧の安定供給を目的としてこのような電源回路を複数個配置すると、チップ面積が大幅に増大してしまう。これに対し、本発明では、通常電圧発生回路とテスト電圧発生回路を別個の回路として扱い、前者を多く後者を少なく設定していることから、通常電圧の安定化とチップ面積の抑制を同時に達成することが可能となる。
本発明において、これら複数の通常電圧発生回路は略等間隔に分散配置されていることが好ましい。これによれば、通常電圧をより安定化させることが可能となる。また、テスト電圧発生回路は、複数の通常電圧発生回路のうち所定の通常電圧発生回路に隣接して配置されていることが好ましい。つまり、通常電圧発生回路とテスト電圧発生回路のセットは、一つだけ設ければ足り、この場合、通常電圧発生回路とテスト電圧発生回路のセットは、チップの略中央部に配置することが好ましい。これによれば、テスト電圧を略均等に供給することが可能となる。
また、本発明による半導体装置は、複数の通常電圧発生回路及びテスト電圧発生回路の動作を制御する制御回路をさらに備えることが好ましく、この場合、制御回路は所定の通常電圧発生回路及びテスト電圧発生回路の近傍に配置されていることが好ましい。つまり、制御回路については、通常電圧発生回路とテスト電圧発生回路のセットである電源回路に含ませておけばよい。また、複数の通常電圧発生回路に基準電圧を供給する基準電圧発生回路をさらに備え、基準電圧発生回路は、所定の通常電圧発生回路の近傍に配置されていることが好ましい。つまり、基準電圧発生回路についても、通常電圧発生回路とテスト電圧発生回路のセットである電源回路に含ませておけばよい。
このように、本発明によれば、チップ面積の増大を最小限に抑制しつつ、プリチャージ電位などの通常電圧を安定供給することが可能となる。
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
図1は、本発明の好ましい実施形態による半導体装置10の全体構造を示す模式図である。
本実施形態による半導体装置10はDRAMであり、図1に示すように、複数(本例では4個)のメモリマット100を有している。Y方向に隣接するメモリマット100間には、X方向に略等間隔に配列された3つの電源回路が配置されている。このうち、第1の電源回路101はチップの略中央部に配置されており、第2の電源回路102は第1の電源回路101からみてX方向における端部に配置されている。ここで、X方向とはワード線WLの延在方向であり、Y方向とはビット線BLの延在方向である。
図2は、メモリセルMCの回路図である。
本実施形態による半導体装置10はDRAMであることから、メモリセルMCは、図2に示すように、ビット線BLに対して直列接続されたセルトランジスタTr及びセルキャパシタCによって構成され、セルトランジスタTrのゲート電極は対応するワード線WLに接続されている。これにより、ワード線WLがハイレベルとなると、対応するセルトランジスタTrがオンし、セルキャパシタCが対応するビット線BLに接続されることになる。
メモリセルMCからデータを読み出す際には、あらかじめプリチャージ信号PREを活性化させることにより、プリチャージトランジスタPTを介してビット線BLをプリチャージ電位VBLPに接続する必要がある。プリチャージ電位VBLPは、メモリセルの高位側書き込み電位VARYと低位側書き込み電位VSSAとの中間電位である。したがって、プリチャージした後、ワード線WLを活性化させることによってセルトランジスタTrをオンさせると、ビット線BLの電位が変化する。つまり、セルキャパシタCに高位側書き込み電位VARYが書き込まれていた場合には、ビット線BLの電位はプリチャージ電位VBLPから僅かに上昇し、セルキャパシタCに低位側書き込み電位VSSAが書き込まれていた場合には、ビット線BLの電位はプリチャージ電位VBLPから僅かに低下する。
一方、セルキャパシタCのプレート電極にはプレート電位VPLTが常に供給されている。プレート電位VPLTは、プリチャージ電位VBLPと同電位である。これらプリチャージ電位VBLP及びプレート電位VPLTは、図1に示す第1及び第2の電源回路101,102によって生成される。
図3は、第1の電源回路101の構成を示す回路図である。
図3に示すように、第1の電源回路101は、通常電圧発生回路111、テスト電圧発生回路112、制御回路113及び基準電圧発生回路114からなる4つの回路部分によって構成されている。これら4つの回路部分はセットで設計され、一つの機能ブロックとして取り扱われる。このため、これらは分散配置されることなく、互いに隣接して配置される。
通常電圧発生回路111は、通常動作時において内部電源配線200に通常電圧を供給するための回路であり、トランジスタ121〜125からなる差動回路120と、トランジスタ131〜135からなる差動回路130を備えている。これら差動回路120,130の出力は、直列接続されたプッシュプル形式のドライバ141,142のゲート電極にそれぞれ供給される。これにより、ドライバ141,142の共通ドレインは、基準電圧VREFと所定の対応関係を持った通常電圧、つまりプリチャージ電位VBLP(=プレート電位VPLT)に安定し、この電位が遮断用トランジスタ150を介して内部電源配線200に供給される。
このように、通常動作時においては内部電源配線200には通常電圧、つまりプリチャージ電位VBLP(=プレート電位VPLT)が供給されることになる。内部電源配線200は、図1に示すようにX方向に敷設されており、各メモリマット100にプリチャージ電位VBLP及びプレート電位VPLTを供給する役割を果たす。
テスト電圧発生回路112は、テスト動作時において内部電源配線200にテスト電圧を供給するための回路であり、通常電圧発生回路111に含まれるドライバ141,142と同様のドライバ161,162によって構成される。しかしながら、通常電圧発生回路111とは異なり、テスト電圧発生回路112を構成するドライバ161,162は、テスト動作時において一方が完全にオン、他方が完全にオフとなる。つまり、テスト動作時においてテスト電圧発生回路112が出力する電圧は、高位側書き込み電位VARY及びグランド電位VSSのいずれか一方となる。
内部電源配線200に高位側書き込み電位VARYやグランド電位VSSを与えると、半導体装置10は正常な動作を行うことができなくなるが、出荷前に敢えてこのような電位を与えるテストが行われることがあり、このようなテスト動作を行う時にだけドライバ161,162をオンさせる。通常動作時においては、ドライバ161,162はいずれもオフ状態に維持される。
テスト電圧発生回路112を構成するドライバ161,162の動作は、制御回路113によって制御される。図3に示すように、制御回路113は、ドライバ161,162を制御するゲート回路171〜173を備えており、外部からは第1のテスト信号TVH及び第2のテスト信号TVLが供給される。テスト動作時においては、第1のテスト信号TVH及び第2のテスト信号TVLの一方がハイレベル、他方がローレベルとされる。通常動作時においては、第1のテスト信号TVH及び第2のテスト信号TVLともローレベルに維持される。
具体的には、テスト動作時において第1のテスト信号TVHをハイレベル、第2のテスト信号TVLをローレベルに設定すると、テスト電圧発生回路112に含まれるドライバ161がオン、ドライバ162がオフとなる。これにより、内部電源配線200には、高位側書き込み電位VARYがそのまま供給されることになる。一方、テスト動作時において第1のテスト信号TVHをローレベル、第2のテスト信号TVLをハイレベルに設定すると、テスト電圧発生回路112に含まれるドライバ161がオフ、ドライバ162がオンとなる。これにより、内部電源配線200には、グランド電位VSSがそのまま供給されることになる。
また、制御回路113には、第1のテスト信号TVH及び第2のテスト信号TVLの両方を受けるゲート回路174がさらに設けられており、第1のテスト信号TVH及び第2のテスト信号TVLのいずれか一方がハイレベルである場合(テスト動作時である場合)には、停止信号VSTPがローレベルとなる。一方、第1のテスト信号TVH及び第2のテスト信号TVLの両方がローレベルである場合(通常動作時である場合)には、停止信号VSTPはハイレベルとなる。
停止信号VSTPは、通常電圧発生回路111に含まれる遮断用トランジスタ150のゲート電極に供給される。したがって、第1のテスト信号TVH及び第2のテスト信号TVLの両方がローレベルである場合、つまり通常動作時である場合には、遮断用トランジスタ150はオン状態となる。一方、第1のテスト信号TVH及び第2のテスト信号TVLのいずれか一方がハイレベルである場合、つまりテスト動作時である場合には、遮断用トランジスタ150はオフ状態となる。これにより、通常動作時においては通常電圧発生回路111によって生成される電位が内部電源配線200に供給され、テスト動作時においてはテスト電圧発生回路112によって生成される電位が内部電源配線200に供給されることになる。
さらに、第1の電源回路101は基準電圧発生回路114を含んでいる。基準電圧発生回路114は、高位側書き込み電位VARYとグランド電位VSSとの間に直列接続されたラダー抵抗Rによって構成され、ラダー抵抗Rによって分圧された電位が基準電圧VREFとして用いられる。基準電圧VREFは、差動回路120,130に含まれるトランジスタ123,132のゲート電極に供給される。
図4は、第2の電源回路102の構成を示す回路図である。
図4に示すように、第2の電源回路102は、第1の電源回路101からテスト電圧発生回路112、制御回路113及び基準電圧発生回路114が削除された構成、すなわち、通常電圧発生回路111のみによって構成されている。このため、第2の電源回路102は、第1の電源回路101よりもチップ上の占有面積が大幅に小さい。
図1に示すように、第2の電源回路102が使用する基準電圧VREFについては、第1の電源回路101に含まれる基準電圧発生回路114から供給を受け、第2の電源回路102が使用する停止信号VSTPについては、第1の電源回路101に含まれる制御回路113から供給を受ける。
このように、本実施形態では、一つの内部電源配線200に対して3つの電源回路101,102を割り当て、しかも、これら3つの電源回路101,102を略等間隔に分散配置していることから、3つの通常電圧発生回路111が略等間隔に分散配置されることになる。これにより、通常電圧であるプリチャージ電位VBLP(=プレート電位VPLT)の電位がより安定する。
また、本実施形態による半導体装置10では、全ての電源回路にテスト電圧発生回路112などを設けるのではなく、中央に配置された第1の電源回路101にのみテスト電圧発生回路112などを設け、他の電源回路102は通常電圧発生回路111のみによって構成していることから、チップ面積の増大を最小限に抑制することが可能となる。
既に説明したように、一般的な半導体装置においては、通常電圧発生回路とテスト電圧発生回路はセットで扱われ、両者を含む一つの機能ブロックとして設計される。これに対し、本実施形態では、テスト電圧発生回路112などを含む第1の電源回路101と、テスト電圧発生回路112などを含まない第2の電源回路102を別々に用いていることから、一つの内部電源配線200に対して複数の電源回路を接続しているにもかかわらず、チップ面積の増大を抑制することが可能となる。つまり、通常電圧の安定化とチップ面積の抑制を同時に達成することが可能となる。
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
例えば、上記実施形態では、第1の電源回路101を1個、第2の電源回路102を2個レイアウトすることにより、通常電圧発生回路111を合計3個用いている。しかしながら、本発明がこれに限定されるものではなく、通常電圧発生回路111の数がテスト電圧発生回路112の数よりも多くなる限り、どのようなレイアウトであっても構わない。
また、上記各実施形態では、本発明の対象がDRAMである場合を例に説明したが、本発明の適用対象がDRAMに限定されるものではなく、テスト動作時において通常動作時とは異なる電圧が内部電源配線に供給される半導体装置である限り、他の種類の半導体装置に適用することも可能である。
10 半導体装置
100 メモリマット
101 第1の電源回路
102 第2の電源回路
111 通常電圧発生回路
112 テスト電圧発生回路
113 制御回路
114 基準電圧発生回路
120,130 差動回路
121〜125,131〜135 トランジスタ
141,142 ドライバ
150 遮断用トランジスタ
161,162 ドライバ
171〜174 ゲート回路
200 内部電源配線
R ラダー抵抗
100 メモリマット
101 第1の電源回路
102 第2の電源回路
111 通常電圧発生回路
112 テスト電圧発生回路
113 制御回路
114 基準電圧発生回路
120,130 差動回路
121〜125,131〜135 トランジスタ
141,142 ドライバ
150 遮断用トランジスタ
161,162 ドライバ
171〜174 ゲート回路
200 内部電源配線
R ラダー抵抗
Claims (8)
- 内部電源配線と、通常動作時において前記内部電源配線に通常電圧を供給する複数の通常電圧発生回路と、テスト動作時において前記内部電源配線にテスト電圧を供給するテスト電圧発生回路とを備え、前記テスト電圧発生回路よりも前記通常電圧発生回路の方が多く設けられていることを特徴とする半導体装置。
- 前記複数の通常電圧発生回路が略等間隔に分散配置されていることを特徴とする請求項1に記載の半導体装置。
- 前記テスト電圧発生回路は、前記複数の通常電圧発生回路のうち所定の通常電圧発生回路に隣接して配置されていることを特徴とする請求項1又は2に記載の半導体装置。
- 前記所定の通常電圧発生回路は、チップの略中央部に配置されていることを特徴とする請求項3に記載の半導体装置。
- 前記複数の通常電圧発生回路及び前記テスト電圧発生回路の動作を制御する制御回路をさらに備え、前記制御回路は、前記所定の通常電圧発生回路及び前記テスト電圧発生回路の近傍に配置されていることを特徴とする請求項3又は4に記載の半導体装置。
- 前記複数の通常電圧発生回路に基準電圧を供給する基準電圧発生回路をさらに備え、前記基準電圧発生回路は、前記所定の通常電圧発生回路の近傍に配置されていることを特徴とする請求項3乃至5のいずれか一項に記載の半導体装置。
- 前記内部電源配線は、複数のビット線にプリチャージ電位を供給する配線であることを特徴とする請求項1乃至6のいずれか一項に記載の半導体装置。
- 通常動作時において通常電圧を供給する通常電圧発生回路、テスト動作時においてテスト電圧を供給するテスト電圧発生回路、少なくとも前記テスト電圧発生回路を制御する制御回路及び少なくとも前記通常電圧発生回路に基準電圧を供給する基準電圧発生回路が互いに隣接配置された第1の電源回路と、
前記第1の電源回路に含まれる前記通常電圧発生回路と実質的に同じ回路構成を有する第2の電源回路とを備え、
前記第1の電源回路よりも前記第2の電源回路の方が多く設けられていることを特徴とする半導体装置。
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