JP2013235636A - 半導体装置 - Google Patents

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Abstract

【課題】階層化ビット線構成を有するメモリセルアレイのテスト動作の際、効率的に電圧ストレスを印加することが可能な半導体装置を提供する。
【解決手段】本発明の半導体装置は、グローバルビット線ＧＢＬと、複数のメモリセルＭＣと選択的に接続されるローカルビット線ＬＢＬと、階層スイッチＱｓと、ローカルビット線ＬＢＬにプリチャージ電圧ＶＢＬＰＥ、ＶＢＬＰＯを供給するプリチャージ回路Ｑｐと、互いにレベルが異なる第１及び第２の電位に基づいてプリチャージ電圧ＶＢＬＰＥ、ＶＢＬＰＯを発生するプリチャージ電圧発生回路とを備えている。テスト動作時には、例えば、プリチャージ電圧ＶＢＬＰＥが第１の電位に設定され、プリチャージ電圧ＶＢＬＰＯが第２の電位に設定される。これにより、グローバルビット線ＧＢＬの延伸方向に沿って隣接する２つのローカルビット線ＬＢＬに対し電圧ストレスを印加することができる。
【選択図】図４

Description

本発明は、ビット線構成が階層化されたメモリセルアレイを備える半導体装置に関する。
近年、ＤＲＡＭ等の半導体装置の大容量化と微細化の進展に伴い、ビット線構成がグローバルビット線とローカルビット線とに階層化されたメモリセルアレイが採用される傾向にある。この種のメモリセルアレイにおいては、各１本のグローバルビット線に対応して、複数のローカルビット線を配置し、各ローカルビット線にそれぞれ複数のメモリセルを配置することで、各ローカルビット線の配線長を短縮することができる。また、グローバルビット線と各々のローカルビット線との間の電気的接続を制御する多数の階層スイッチを設けることで、選択されたメモリセルのデータをローカルビット線から階層スイッチを介してグローバルビット線に伝送させることができる。例えば、特許文献１には、ビット線構成が階層化されたメモリセルアレイを備える半導体装置の具体例が開示されている。
特開２０１１−１５４７５４号公報
一般に、微細化が進展した半導体装置は、製品出荷前のウエハテストの段階でメモリセルアレイに対して電圧ストレスを印加し、初期不良を十分に排除することが求められる。上記従来の階層化メモリセルアレイに対し電圧ストレスを印加するには、全ての階層スイッチをオフにした状態で、ローカルビット線に設けられたプリチャージトランジスタを利用して所望の電位を供給することも可能である。例えば、特許文献１に開示された半導体装置の構成を前提にすると、各１本のグローバルビット線に対応して、その延伸方向に沿って隣接する２本のローカルビット線の間は短距離で絶縁分離されているため、上述の電圧ストレスの印加によって製造時の不具合等による不良を顕在化させることが特に重要である。しかし、特許文献１における回路構成上の制約から、各１本のグローバルビット線の延伸方向に沿って隣接する２本のローカルビット線に対し互いに異なる電位を供給することが困難である。このように、上記従来の階層化メモリセルアレイは、製品出荷前のテストにより、隣接するローカルビット線間に対して効率的に電圧ストレスの印加を行うことができない点が問題となる。
上記課題を解決するために、本発明の半導体装置は、第１のグローバルビット線と、第１及び第２のローカルビット線と、前記第１のグローバルビット線と前記第１のローカルビット線との間に接続された第１の階層スイッチと、前記第１のグローバルビット線と前記第２のローカルビット線との間に接続された第２の階層スイッチと、前記第１のローカルビット線に第１のプリチャージ電圧を供給する第１のプリチャージ回路と、前記第２のローカルビット線に第２のプリチャージ電圧を供給する第２のプリチャージ回路と、前記第１及び第２のプリチャージ電圧を発生するプリチャージ電圧発生回路と、を備え、テスト動作時に、前記プリチャージ電圧発生回路は、前記第１及び第２のプリチャージ電圧を互いに異なる電圧レベルに設定することを特徴としている。
本発明によれば、半導体装置の階層化メモリセルアレイにおいて、グローバルビット線の延伸方向に沿って配置される複数のローカルビット線に対し、隣接するローカルビット線同士に互いに異なる電位を供給して電圧ストレスを印加することができる。よって、隣接するローカルビット線間のショート不良等を確実に防止し、信頼性が高く効率的なテスト動作を実現することができる。
本実施形態のＤＲＡＭの全体構成を示すブロック図である。 図１のプリチャージ電圧発生回路の構成を示すブロック図である。 本実施形態のＤＲＡＭの主要部の構成を示すブロック図である。 図３のアレイ領域の部分的な構成を示す図である。 図４のセンスアンプの回路構成例を示す図である。 本実施形態のＤＲＡＭにおける通常動作時の動作波形図である。 本実施形態のＤＲＡＭにおけるテスト動作時の動作波形図である。
本発明の好ましい実施形態について添付図面を参照しながら詳しく説明する。以下では、半導体装置の一例として、ビット線構成が階層化されたＤＲＡＭ（Dynamic Random Access Memory）に対して本発明を適用した実施形態について順次説明する。
図１は、本実施形態のＤＲＡＭの全体構成を示すブロック図である。図１に示すＤＲＡＭは、複数のメモリセルＭＣを含むアレイ領域１０と、アレイ領域１０に付随するロウ系回路領域１１及びカラム系回路領域１２と、その周辺の回路群とを備えている。アレイ領域１０のビット線構成は、上位階層のグローバルビット線ＧＢＬ（図４）と下位階層のローカルビット線ＬＢＬとに階層化され、上述の複数のメモリセルＭＣは、複数のローカルビット線ＬＢＬと複数の階層化ワード線（図１のサブワード線ＳＷＬ）の各交点に配置されている。ロウ系回路領域１１には、複数の階層化ワード線に対応して設けられる多数の回路群が含まれ、カラム系回路領域１２には、複数の階層化ビット線に対応して設けられる多数の回路群が含まれる。
ロウアドレスバッファ１３は、外部から入力されたアドレスのうちのロウアドレスを保持し、それをロウ系回路領域１１に送出する。カラムアドレスバッファ１４は、外部から入力されたアドレスのうちのカラムアドレスを保持し、それをカラム系回路領域１２に送出する。入出力制御回路１５は、カラム系回路領域１２とデータバッファ１６との間のデータ転送を制御する。データバッファ１６は、入出力制御回路１５により転送されるデータを、データ入出力端子ＤＱを介して外部に入出力する。コマンドデコーダ１７は、外部から入力される制御信号群に基づきＤＲＡＭに対するコマンドを判別して制御回路１８に送出する。
制御回路１８は、コマンドデコーダ１７により判別されるコマンドの種別に応じてＤＲＡＭの各部の動作を制御する。また、制御回路１８は、アレイ領域１０やその周辺の回路群の動作を制御し、ＤＲＡＭの各部に制御信号を送出する。モードレジスタ１９は、上記アドレスに基づきＤＲＡＭの動作モードを選択的に設定し、その設定情報を制御回路１８に送出する。さらに、制御回路１８は、外部からのテストコマンドに応じてＤＲＡＭのテスト動作を制御し、テスト動作の制御に用いるテスト信号ＴＥＳＴを生成してプリチャージ電圧発生回路２０及びロウ系回路領域１１に送出する。なお、テスト信号ＴＥＳＴに基づく具体的なテスト動作については後述する。
一方、プリチャージ電圧発生回路２０は、後述のプリチャージ動作に用いる１対のプリチャージ電圧ＶＢＬＰＥ／ＶＢＬＰＯを発生する。ここで、図２のブロック図には、プリチャージ電圧発生回路２０の構成例を示している。図２に示すように、プリチャージ電圧発生回路２０は、基準電位発生回路２１と、ＶＢＬＰＯ電源２２と、ＶＢＬＰＥ電源２３と、Ｐチャネル型のトランジスタＱ２０とを含んで構成される。プリチャージ電圧発生回路２０は、外部から供給される電源電圧ＶＤＤ及びグランド電位ＶＳＳによって動作する。
基準電位発生回路２１は、上述の電源電圧ＶＤＤ及びグランド電位ＶＳＳを用いて、プリチャージ電圧ＶＢＬＰＯ、ＶＢＬＰＥの各電圧値の基準となる基準電位Ｖｒｅｆを発生する。ＶＢＬＰＯ電源２２及びＶＢＬＰＥ電源２３は、基準電位Ｖｒｅｆと上述の電源電圧ＶＤＤ及びグランド電位ＶＳＳとを用いて、階層化ビット線に供給すべきプリチャージ電圧ＶＢＬＰＯ、ＶＢＬＰＥをそれぞれ発生する。ＶＢＬＰＯ電源２２及びＶＢＬＰＥ電源２３の動作は、テスト信号ＴＥＳＴに応じて制御される。また、トランジスタＱ２０は、ゲートに印加されるテスト信号ＴＥＳＴに応じて、ＶＢＬＰＯ電源２２及びＶＢＬＰＥ電源２３のそれぞれの出力ノードの間の接続状態を制御するスイッチとして機能する。
通常動作時にはテスト信号ＴＥＳＴがローレベルに制御され、トランジスタＱ２０がオンしてＶＢＬＰＯ電源２２及びＶＢＬＰＥ電源２３の各出力ノードがショートする。このとき、ＶＢＬＰＯ電源２２及びＶＢＬＰＥ電源２３は、基準電位Ｖｒｅｆと実質的に同一のプリチャージ電圧Ｖｐｒｅを出力し、ＶＢＬＰＥ＝ＶＢＬＰＯ＝Ｖｐｒｅをそれぞれ出力する。一方、テスト動作時には、テスト信号ＴＥＳＴがハイレベルに制御され、トランジスタＱ２０がオフしてＶＢＬＰＯ電源２２及びＶＢＬＰＥ電源２３の各出力ノードが互いに切り離される。このとき、ＶＢＬＰＯ電源２２及びＶＢＬＰＥ電源２３は、電源電圧ＶＤＤ及びグランド電位ＶＳＳのいずれか一方を、プリチャージ電圧ＶＢＬＰＥ、ＶＢＬＰＯとしてそれぞれ出力する。
次に図３は、図１のＤＲＡＭの主要部の構成を示すブロック図である。図３においては、主に図１のロウ系回路領域１１の動作に関連する範囲として、アレイ領域１０、ロウデコーダ３０、ロウ制御回路３１、ワードドライバ３２、階層スイッチ制御部３３、メモリマット制御部３４、センスアンプ制御部３５が示される。以上の構成において、ロウデコーダ３０は、ロウアドレスバッファ１３から送られるロウアドレスをデコードし、アレイ領域１０の階層構成に対応する複数のデコード信号を含むロウデコード信号群Ｓｒｄを生成する。ロウデコード信号群Ｓｒｄに含まれる複数のデコード信号は、アレイ領域１０に含まれる複数のメモリマットＭ（図４）に対応付けられる。なお、各々のデコード信号は、各々のメモリマットＭにおける１組のサブワード線ＳＷＬと、１組の階層スイッチと、１組のセンスアンプと、１組のプリチャージ回路を活性化するが、具体的な構成については後述する。通常動作時には、ロウデコード信号群Ｓｒｄのうちの１つのデコード信号がイネーブルとなり、１つのデコード信号に対応する１つのメモリマットＭが選択的に活性化される。一方、テスト動作時には、テスト信号ＴＥＳＴに応じて、ロウデコード信号群Ｓｒｄの全てのデコード信号がイネーブルとなり、複数のメモリマットＭが活性化される。
ロウ制御回路３１は、ワードドライバ３２、階層スイッチ制御部３３、メモリマット制御部３４、センスアンプ制御部３５をそれぞれ制御する。ロウ制御回路３１は、制御回路１８（図１）からロウ系制御信号ＲＣＮＴ及びテスト信号ＴＥＳＴを受け取り、それらに基づいて、ワードドライバ３２に供給するメインワード制御信号Ｓ１と、階層スイッチ制御部３３に供給するメインスイッチ制御信号Ｓ２と、メモリマット制御部３４に供給するメモリマット制御信号Ｓ３と、センスアンプ制御部３５に供給するセンスアンプ制御信号Ｓ４とをそれぞれ生成する。
ワードドライバ３２は、ロウデコード信号群Ｓｒｄに応じて、アレイ領域１０内の階層ワード線を選択する。通常動作時には、アレイ領域１０のうち１つのメモリマットＭ内の１つのサブマットＳＭ（図４）内の１本のメインワード線ＭＷＬ（図４）が選択されるとともに、選択されたメインワード線ＭＷＬに対応する複数組のサブワード線ＳＷＬ（図４）のうちの１組が選択される。テスト動作時には、アレイ領域１０内の全てのメインワード線ＭＷＬ及び全てのサブワード線ＳＷＬが選択される。
階層スイッチ制御部３３は、ロウデコード信号群Ｓｒｄに応じて、アレイ領域１０内のそれぞれの階層スイッチの接続状態を制御する。通常動作時には、選択されたサブマットＳＭに含まれる複数の階層スイッチが導通状態とされ、それ以外の階層スイッチが非導通状態とされる。テスト動作時には、アレイ領域１０内の全ての階層スイッチが非導通状態とされる。
メモリマット制御部３４は、ロウデコード信号群Ｓｒｄに応じて、アレイ領域１０内のそれぞれのメモリマットＭにおける後述のプリチャージ動作を制御するビット線イコライズ信号ＢＬＥＱを供給する。通常動作時には、少なくとも選択されたサブマットＳＭに含まれる後述の複数のプリチャージ回路が活性化される。この場合、非選択のサブマットＳＭに含まれる複数のプリチャージ回路は非活性状態にすることが望ましい。テスト動作時には、アレイ領域１０内の全てのプリチャージ回路が活性状態にされる。
センスアンプ制御部３５は、ロウデコード信号群Ｓｒｄに応じて、アレイ領域１０内のそれぞれのセンスアンプ列ＳＡＡ（図４）の各センスアンプＳＡを活性化する１対のセンスアンプ制御信号ＳＡＮ／ＳＡＰを供給する。通常動作時には、少なくとも選択されたメモリマットＭの両側の各センスアンプ列ＳＡＡに含まれる各センスアンプＳＡが活性化される。テスト動作時には、アレイ領域１０内の全てのセンスアンプＳＡが非活性状態にされる。
次に図４は、図３のアレイ領域１０の部分的な構成を示す図である。図４においては、アレイ領域１０内の複数のメモリマットＭのうちの１つのメモリマットＭ（ｎ）及びその近傍の構成を示している。メモリマットＭ（ｎ）の両側には、複数のセンスアンプＳＡを含むセンスアンプ列ＳＡＡが配置されている。上述したように、メモリマットＭ（ｎ）のビット線構成はグローバルビット線ＧＢＬとローカルビット線ＬＢＬとに階層化されている。また、メモリマットＭ（ｎ）はオープンビット線構造であり、複数のグローバルビット線ＧＢＬがその配置順に左右のセンスアンプ列ＳＡＡの各センスアンプＳＡと交互に接続されている。図４の例では、一方のセンスアンプ列ＳＡＡ内のセンスアンプＳＡ（Ｅ）と、各センスアンプＳＡ（Ｅ）に接続される偶数番目のグローバルビット線ＧＢＬ（Ｅ）と、他方のセンスアンプ列ＳＡＡ内のセンスアンプＳＡ（Ｏ）と、各センスアンプＳＡ（Ｏ）への相補対として接続される奇数番目のグローバルビット線／ＧＢＬ（Ｏ）とを示している。ここでは、図４のメモリマットＭ（ｎ）において、最上部を０番（偶数番目）とし、下方に向かって１つずつ順番を加えていくことを想定する。
各１本のグローバルビット線ＧＢＬに対し、その延伸方向に沿って区分される複数のローカルビット線ＬＢＬが配置されている。この場合、各１本のローカルビット線ＬＢＬによって区分される単位領域は１つのサブマットＳＭを構成する。図４の例では、メモリマットＭ（ｎ）の左端のサブマットＳＭ（１）と、このサブマットＳＭ（１）に隣接するサブマットＳＭ（２）を示している。また、上述のグローバルビット線ＧＢＬ（Ｅ）、／ＧＢＬ（Ｏ）の配置に対応して、サブマットＳＭ（１）において交互に配置されるローカルビット線ＬＢＬ（Ｅ１）、ＬＢＬ（Ｏ１）と、サブマットＳＭ（２）において交互に配置されるローカルビット線ＬＢＬ（Ｅ２）、ＬＢＬ（Ｏ２）を示している。例えば、メモリマットＭ（ｎ）にＭ本のグローバルビット線ＧＢＬが配置され、メモリマットＭ（ｎ）がＮ個のサブマットＳＭ（１）〜ＳＭ（Ｎ）に区分されると仮定すると、メモリマットＭ（ｎ）内には全部でＭ×Ｎ本のローカルビット線ＬＢＬが配置されることになる。この場合、１つのメモリマットＭ内で、各１本のグローバルビット線ＧＢＬに対応して配置されるＮ本のローカルビット線ＬＢＬは、いずれも同一の線長を有し、同一の直線上に配置される。
また、図４においては、メモリマットＭ（ｎ）の左側のメモリマットＭ（ｎ−１）内の右端のサブマットＳＭ（Ｎ）を示している。このサブマットＳＭ（Ｎ）は、上述のサブマットＳＭ（１）、ＳＭ（２）と共通の構成を有する。ここで、サブマットＳＭ（Ｎ）とサブマットＳＭ（１）の間のセンスアンプ列ＳＡＡに着目すると、各々のセンスアンプＳＡ（Ｅ）は、左側のメモリマットＭ（ｎ−１）の１本のグローバルビット線／ＧＢＬ（Ｅ）と右側のメモリマットＭ（ｎ）のグローバルビット線ＧＢＬ（Ｅ）との相補対に接続されている。このように、図４の各々のセンスアンプＳＡは、両側の２本のグローバルビット線ＧＢＬの差電圧を増幅し、それを２値の判定結果として出力するように構成され、かかる構成はアレイ領域１０内の全てのセンスアンプ列ＳＡＡの各センスアンプＳＡについても共通である。
また、メモリマットＭ（ｎ）のワード線構成は、メインワード線ＭＷＬとサブワード線ＳＷＬとに階層化されている。各々のメインワード線ＭＷＬは、その一端が１つのメインワードドライバＭＷＤに接続されるとともに、複数のサブワードドライバＳＷＤに共通に接続されている。各々のサブワード線ＳＷＬはその一端がサブワードドライバＳＷＤに接続され、所定数のローカルビット線ＬＢＬとの各交点にメモリセルＭＣが形成されている。各１本のローカルビット線ＬＢＬは、複数のメモリセルＭＣのうち、ローカルビット線ＬＢＬの電位に応じて選択されたメモリセルＭＣと選択的に接続される。各々のメモリセルＭＣは、例えば、サブワード線ＳＷＬによって導通制御される選択トランジスタと、情報を電荷として保持するキャパシタとにより構成される。
メモリマットＭ（ｎ）において、各々のローカルビット線ＬＢＬの一端には、階層スイッチとして機能するスイッチトランジスタＱｓが設けられている。スイッチトランジスタＱｓは、ゲートに接続されるローカルスイッチ制御線ＬＳＬの電位に応じてグローバルビット線ＧＢＬとローカルビット線ＬＢＬとの間の接続状態を制御する。上述のローカルスイッチ制御線ＬＳＬは、その一端がローカルスイッチドライバＬＳＤに接続されるとともに、所定数のスイッチトランジスタＱｓに接続されている。各サブマットＳＭの端部にはメインスイッチドライバＭＳＤが設けられ、メインスイッチドライバＭＳＤにメインスイッチ制御線（不図示）が接続されている。メインスイッチ制御線は複数のローカルスイッチドライバＬＳＤに接続され、その電位に応じて活性化されたローカルスイッチドライバＬＳＤに対応するスイッチトランジスタＱｓが選択的にオンになる。
また、メモリマットＭ（ｎ）において、各々のローカルビット線ＬＢＬの一端には、プリチャージトランジスタＱｐが設けられている。プリチャージトランジスタＱｐは、ゲートに印加されるビット線イコライズ信号ＢＬＥＱに応じてローカルビット線ＬＢＬにプリチャージ電圧ＶＢＬＰＥ／ＶＢＬＰＯをそれぞれ供給する。図４のサブマットＳＭ（１）では、プリチャージトランジスタＱｐを介して、偶数番目のローカルビット線ＬＢＬ（Ｅ１）にはプリチャージ電圧ＶＢＬＰＯが供給され、奇数番目のローカルビット線ＬＢＬ（Ｏ１）にはプリチャージ電圧ＶＢＬＰＥが供給される。これに対し、図４のサブマットＳＭ（２）では、プリチャージトランジスタＱｐを介して、偶数番目のローカルビット線ＬＢＬ（Ｅ２）にはプリチャージ電圧ＶＢＬＰＥが供給され、奇数番目のローカルビット線ＬＢＬ（Ｏ２）にはプリチャージ電圧ＶＢＬＰＯが供給される。これ以降もサブマットＳＭの並び順に従って、同位置の各ローカルビット線ＬＢＬに対して、プリチャージ電圧ＶＢＬＰＯ、ＶＢＬＰＥが交互に供給される配置になっている。なお、本実施形態においては、プリチャージトランジスタＱｐを用いたプリチャージ動作に関し、通常動作時とテスト動作時のそれぞれの制御に特徴があるが、詳しくは後述する。
図５は、図４のセンスアンプＳＡの回路構成例を示している。図５に示すセンスアンプは、右側のメモリマットＭの１本のグローバルビット線ＧＢＬ（Ｒ）と、左側のメモリマットＭ内の１本のグローバルビット線ＧＢＬ（Ｌ）とに接続され、これら１対のグローバルビット線ＧＢＬ（Ｌ）、ＧＢＬ（Ｒ）が相補対をなす。なお、図５のグローバルビット線ＧＢＬ（Ｌ）、ＧＢＬ（Ｒ）は、図４の左側のセンスアンプＳＡ（Ｅ）を例にとると、グローバルビット線／ＧＢＬ（Ｅ）、ＧＢＬ（Ｅ）にそれぞれ対応する。センスアンプＳＡは、クロスカップル回路４０と、プリチャージイコライズ回路４１と、入出力ポート４２と、１対のローカル入出力線ＬＩＯＴ、ＬＩＯＢとを含んで構成される。
クロスカップル回路４０は、１対のトランジスタＱ１０、Ｑ１１により構成されるインバータと、１対のトランジスタＱ１２、Ｑ１３により構成されるインバータとを含み、これら２つのインバータの入力及び出力が互いにクロスカップルされたラッチ回路として機能する。クロスカップル回路４０は、センスアンプ制御部３５（図３）から供給される１対のセンスアンプ制御信号ＳＡＮ、ＳＡＰによって活性化され、グローバルビット線ＧＢＬ（Ｒ）、ＧＢＬ（Ｌ）の差電圧を２値判定してラッチする。
プリチャージイコライズ回路４１は、ビット線イコライズ信号ＢＬＥＱによって導通制御される３個のトランジスタＱ１４、Ｑ１５、Ｑ１６から構成される。トランジスタＱ１４、Ｑ１５は、ビット線イコライズ信号ＢＬＥＱがハイレベルのとき、それぞれのグローバルビット線ＧＢＬ（Ｒ）、ＧＢＬ（Ｌ）をプリチャージ電圧ＶＢＬＰＥ又はＶＢＬＰＯにプリチャージするプリチャージ回路として機能する。トランジスタＱ１６は、ビット線イコライズ信号ＢＬＥＱがハイレベルのとき１対のグローバルビット線ＧＢＬ（Ｒ）、ＧＢＬ（Ｌ）を等電位にするイコライズ回路として機能する。
入出力ポート４２は、カラム選択線ＹＳの電位に応じて、１対のグローバルビット線ＧＢＬ（Ｌ）、ＧＢＬ（Ｒ）と１対のローカル入出力線ＬＩＯＴ、ＬＩＯＢとの間の接続状態を制御する１対のトランジスタＱ１７、Ｑ１８から構成される。カラム選択線ＹＳの電位は、カラムアドレスバッファ１４に保持されるカラムアドレスに基づいて制御される。カラム選択線ＹＳがハイレベルになると、トランジスタＱ１７を介してグローバルビット線ＧＢＬ（Ｒ）がローカル入出力線ＬＩＯＴに接続されるとともに、トランジスタＱ１８を介してグローバルビット線ＧＢＬ（Ｌ）がローカル入出力線ＬＩＯＢに接続される。
なお、図４において、メモリマットＭ（ｎ）の両側のセンスアンプ列ＳＡＡに含まれるセンスアンプＳＡ（Ｅ）、ＳＡ（Ｏ）は、トランジスタＱ１４、Ｑ１５に供給されるプリチャージ電圧ＶＢＬＰＥ、ＶＢＬＰＯが異なるのみである。すなわち、センスアンプＳＡ（Ｅ）にはプリチャージ電圧ＶＢＬＰＥが供給され、センスアンプＳＡ（Ｏ）にはプリチャージ電圧ＶＢＬＰＯが供給されるが、他の点については共通である。
次に、本実施形態のＤＲＡＭに動作について、図６及び図７を参照して説明する。本実施形態のＤＲＡＭに関し、図６は通常動作時の動作波形図を示すとともに、図７はテスト動作時の動作波形を示している。図６及び図７には、図４の左側に示す２つのサブマットＳＭ（Ｎ）、ＳＭ（１）の間のセンスアンプ列ＳＡＡ内の１つのセンスアンプＳＡ（Ｅ）に接続される１対のグローバルビット線ＧＢＬ（Ｅ）、／ＧＢＬ（Ｅ）の各動作波形と、メモリマットＭ（ｎ）内で隣接する２つのサブマットＳＭ（１）、ＳＭ（２）において対応するローカルビット線ＬＢＬ（Ｅ１）、ＬＢＬ（Ｅ２）の各動作波形と、その他の関連する信号群の各動作波形とが含まれる。
図６に示す動作としては、例えば、サブマットＳＭ（１）内で選択されたメモリマットＭ（ｎ）のデータを読み出す読み出し動作を想定する。図６において、ＤＲＡＭの通常動作が開始される初期時点には、ビット線イコライズ信号ＢＬＥＱがハイレベルであり、１対のグローバルビット線ＧＢＬ（Ｅ）、／ＧＢＬ（Ｅ）及びローカルビット線ＬＢＬ（Ｅ１）、ＬＢＬ（Ｅ２）がいずれも所定のプリチャージ電圧Ｖｐｒｅにプリチャージされた状態にある。このとき、図４及び図５のプリチャージ電圧ＶＢＬＰＥ、ＶＢＬＰＯは、図２のプリチャージ電圧発生回路２０により、ＶＢＬＰＥ＝ＶＢＬＰＯ＝Ｖｐｒｅ（＝Ｖｒｅｆ）となるように制御されている。
次いで、アクティブコマンドＡＣＴが発行され、それと同時にアクセス対象を指定するロウアドレスＡ１が入力される。これにより、ロウ系制御信号ＲＣＮＴ（図３）がハイレベルに活性化され、ロウ制御回路３１（図３）による制御が実行される。その結果、階層スイッチ制御部３３により、サブマットＳＭ（１）のローカルスイッチ制御線ＬＳＬ（１）がハイレベルに制御され、対応するスイッチトランジスタＱｓがオンしてアクセス対象のローカルビット線ＬＢＬ（Ｅ１）及びグローバルビット線ＧＢＬ（Ｅ）が接続される。このとき、ｉ＝２〜Ｎの範囲の各ローカルスイッチ制御線ＬＳＬ（ｉ）は、ローレベルの非活性状態に保たれる。その後、メモリマット制御部３４により、ビット線イコライズ信号ＢＬＥＱがローレベルに制御され、上述のプリチャージ状態が解除される。
続いて、ワードドライバ３２により、サブマットＳＭ（１）内において選択された１本のサブワード線ＳＷＬ（１）Ｓがハイレベルに駆動され、アクセス対象のメモリセルＭＣが上述のローカルビット線ＬＢＬ（Ｅ１）に接続される。その結果、メモリセルＭＣからの読み出しデータによって、ローカルビット線ＬＢＬ（Ｅ１）の電位が所定レベルまで上昇し、上述のスイッチトランジスタＱｓを介してグローバルビット線ＧＢＬ（Ｅ）の電位も同様に上昇する。このとき、上述の１本のサブワード線ＳＷＬ(１）Ｓを除いた他のサブワード線ＳＷＬは、ローレベルの非選択状態に保たれる。なお、図６では、アクセス対象のメモリセルＭＣにハイレベルのデータ「１」が予め記憶されていることを想定する。
その後、センスアンプ制御信号ＳＡＮ、ＳＡＰがそれぞれ反転され、センスアンプＳＡ（Ｅ）が活性化される。その結果、センスアンプＳＡ（Ｅ）の増幅動作により、ローカルビット線ＬＢＬ（Ｅ１）及びグローバルビット線ＧＢＬ（Ｅ）の電位がともにハイレベルに上昇し、相補側のグローバルビット線／ＧＢＬ（Ｅ）の電位がローレベルまで低下する。この時点で、センスアンプＳＡ（Ｅ）のクロスカップル回路４０においてハイレベルのデータがラッチされる。
次いで、所定時間の経過後にプリチャージコマンドＰＲＥが発行される。これにより、ロウ系制御信号ＲＣＮＴがローレベルに制御されるとともに、上述のサブワード線ＳＷＬ(１)Ｓが非選択のローレベルに戻される。よって、ロウ制御回路３１が初期の制御状態に戻り、ビット線イコライズ信号ＢＬＥＱがハイレベルに制御され、それと同時にセンスアンプ制御信号ＳＡＮ、ＳＡＰが再び反転されてセンスアンプＳＡ（Ｅ）が非活性化される。その結果、１対のグローバルビット線ＧＢＬ（Ｅ）、／ＧＢＬ（Ｅ）及びローカルビット線ＬＢＬ（Ｅ１）のそれぞれの電位がプリチャージ電圧Ｖｐｒｅに収束していく。一方、ローカルスイッチ制御線ＬＳＬ（１）がローレベルに戻され、対応するスイッチトランジスタＱｓがオフしてアクセス対象のローカルビット線ＬＢＬ（Ｅ１）がグローバルビット線ＧＢＬ（Ｅ）から切り離される。
次に、図７に示すテスト動作としては、例えば、ＤＲＡＭのウエハテストの段階でアレイ領域１０に電圧ストレスを印加するウエハレベルバーンインを想定する。図７において、ＤＲＡＭのテスト動作が開始される初期時点には、図４及び図５のプリチャージ電圧ＶＢＬＰＥ、ＶＢＬＰＯの各レベルが図６とは異なる。すなわち、図２のプリチャージ電圧発生回路２０により、ＶＢＬＰＯ＝ＶＤＤ、ＶＢＬＰＥ＝ＶＳＳとなるように制御されている。従って、１対のグローバルビット線ＧＢＬ（Ｅ）／ＧＢＬ（Ｅ）及びローカルビット線ＬＢＬ（Ｅ１）が電源電圧ＶＤＤにプリチャージされ、ローカルビット線ＬＢＬ（Ｅ２）がグランド電位ＶＳＳにプリチャージされた状態にある。図７の初期時点において、それ以外の状態は図６と同様である。
次いで、アクティブコマンドＡＣＴが発行され、それと同時にテスト対象を指定するテストアドレスＴＡが入力される。これにより、ロウ系制御信号ＲＣＮＴの活性化とロウ制御回路３１（図３）による制御が実行される。このとき、図７のテスト動作では、図６とは異なり、メモリマットＭ（ｎ）における全てのローカルスイッチ制御線ＬＳＬがいずれもローレベルに保たれ、それぞれのスイッチトランジスタＱｓがオフとなり、ローカルビット線ＬＢＬ（Ｅ１）、ＬＢＬ（Ｅ２）がグローバルビット線ＧＢＬ（Ｅ）から切り離された状態に保たれる。また、ビット線イコライズ信号ＢＬＥＱがハイレベルに保たれ、上述のプリチャージ状態は解除されない。また、センスアンプ制御信号ＳＡＮ、ＳＡＰも初期の状態に保たれ、センスアンプＳＡ（Ｅ）が活性化されることはない。
一方、所定のタイミングで、メモリマットＭ（ｎ）の全てのサブワード線ＳＷＬがハイレベルに駆動され、それぞれのメモリセルＭＣが対応するローカルビット線ＬＢＬに接続される。従って、一方のローカルビット線ＬＢＬ（Ｅ１）に接続される全てのメモリセルＭＣには電源電圧ＶＤＤが書き込まれるとともに、他方のローカルビット線ＬＢＬ（Ｅ２）に接続される全てのメモリセルＭＣにはグランド電位ＶＳＳが書き込まれる。つまり、図４のグローバルビット線ＧＢＬの延伸方向に隣接する２本のローカルビット線ＬＢＬ（Ｅ１）、ＬＢＬ（Ｅ２）の間には、それぞれのメモリセルＭＣを含めて、電源電圧ＶＤＤとグランド電位ＶＳＳとにより電圧ストレスが印加されることになる。次いで、テストに必要な時間の経過後にプリチャージコマンドＰＲＥが発行される。これにより、全てのサブワード線ＳＷＬが非選択のローレベルに戻され、図７のテスト動作が完了する。このように、グローバルビット線ＧＢＬの延伸方向に隣接する２本のローカルビット線ＬＢＬ（Ｅ１）、ＬＢＬ（Ｅ２）の間に電圧ストレスを印加することで、２本のローカルビット線ＬＢＬ（Ｅ１）、ＬＢＬ（Ｅ２）の間の絶縁が不十分である場合には、２本のローカルビット線ＬＢＬ（Ｅ１）、ＬＢＬ（Ｅ２）が互いにショートし、ローカルビット線間の絶縁不足を顕在化することができる。そして、このような絶縁不足を含むＤＲＡＭを、後続の動作テストにおいて、不良品として排除することができる。
以上説明したように、本実施形態のＤＲＡＭによれば、テスト動作時に、各１本のグローバルビット線ＧＢＬに対応して、その延伸方向に隣接する２本のローカルビット線ＬＢＬの間に十分な電圧ストレスを印加することが可能となる。ここで、図７では、隣接する１対のローカルビット線ＬＢＬ（Ｅ１）、ＬＢＬ（Ｅ２）に対して電圧ストレスを印加する場合を説明したが、Ｎ本のローカルビット線ＬＢＬが配置される場合、それぞれのプリチャージトランジスタＱｐに対し、異なるレベルの電位を交互に供給すればよい。これにより、Ｎ本のローカルビット線ＬＢＬのうち、隣接する全ての組合せに対して上述の電圧ストレスを印加することができる。このように、本実施形態の構成及び制御を採用することにより、グローバルビット線ＧＢＬの延伸方向に隣接するローカルビット線ＬＢＬに対してそれぞれ電圧ストレスを印加し、ローカルビット線間の絶縁不足等の不具合を含むＤＲＡＭを容易に排除することができる。
以上のように、上記実施形態に基づいて本発明の内容を具体的に説明したが、本発明は上述の実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々の変更を施すことができる。例えば、上記実施形態においては、隣接するローカルビット線ＬＢＬに対し、電源電圧ＶＤＤ及びグランド電位ＶＳＳをそれぞれ供給する場合を説明したが、これに限られることなく、テスト動作の目的に応じて、互いに異なるレベルの電位を供給することができる。例えば、電源電圧ＶＤＤを降圧したアレイ電圧を用いてもよい。また、図４に示す構成は一例であって、これに限られることなく、多様な構成の半導体装置に対して本発明を広く適用することができる。
１０…アレイ領域
１１…ロウ系回路領域
１２…カラム系回路領域
１３…ロウアドレスバッファ
１４…カラムアドレスバッファ
１５…入出力制御回路
１６…データバッファ
１７…コマンドデコーダ
１８…制御回路
１９…モードレジスタ
２０…プリチャージ電圧発生回路
２１…基準電位発生回路
２２…ＶＢＬＰＯ電源
２３…ＶＢＬＰＥ電源
３０…ロウデコーダ
３１…ロウ制御回路
３２…ワードドライバ
３３…階層スイッチ制御部
３４…メモリマット制御部
３５…センスアンプ制御部
４０…クロスカップル回路
４１…プリチャージイコライズ回路
４２…入出力ポート
ＢＬＥＱ…ビット線イコライズ信号
ＧＢＬ…グローバルビット線
ＬＢＬ…ローカルビット線
ＬＳＤ…ローカルスイッチドライバ
ＬＳＬ…ローカルスイッチ制御線
Ｍ…メモリマット
ＭＣ…メモリセル
ＭＳＤ…メインスイッチドライバ
ＭＷＤ…メインワードドライバ
ＭＷＬ…メインワード線
Ｑ２０…トランジスタ
Ｑｐ…プリチャージトランジスタ
Ｑｓ…スイッチトランジスタ
ＳＡ…センスアンプ
ＳＡＡ…センスアンプ列
ＳＭ…サブマット
ＳＷＤ…サブワードドライバ
ＳＷＬ…サブワード線

Claims (12)

  1. 第１のグローバルビット線と、
    第１及び第２のローカルビット線と、
    前記第１のグローバルビット線と前記第１のローカルビット線との間に接続された第１の階層スイッチと、
    前記第１のグローバルビット線と前記第２のローカルビット線との間に接続された第２の階層スイッチと、
    前記第１のローカルビット線に第１のプリチャージ電圧を供給する第１のプリチャージ回路と、
    前記第２のローカルビット線に第２のプリチャージ電圧を供給する第２のプリチャージ回路と、
    前記第１及び第２のプリチャージ電圧を発生するプリチャージ電圧発生回路と、
    を備え、
    テスト動作時に、前記プリチャージ電圧発生回路は、前記第１及び第２のプリチャージ電圧を互いに異なる電圧レベルに設定することを特徴とする半導体装置。
  2. 通常動作時に、前記プリチャージ電圧発生回路は、前記第１及び第２のプリチャージ電圧を互いに実質的に同一の電圧レベルに設定することを特徴とする請求項１に記載の半導体装置。
  3. 前記第１のグローバルビット線は、第１の方向に延伸され、
    前記第１及び第２のローカルビット線は、前記第１の方向に、並んで隣接して配置されることを特徴とする請求項１に記載の半導体装置。
  4. 通常動作時には前記第１及び第２の階層スイッチのうち、一方を接続状態とし、他方を非接続状態とし、
    テスト動作時には前記第１及び第２の階層スイッチの両方を非接続状態とする、スイッチ制御回路を含む、
    ことを特徴とする請求項１に記載の半導体装置。
  5. 第２のグローバルビット線と、
    前記第１及び第２のグローバルビット線に接続され、前記第１及び第２のグローバルビット線の間の差電圧を増幅するセンスアンプと、
    を更に備えることを特徴とする請求項１に記載の半導体装置。
  6. 前記センスアンプは、前記第１及び第２のグローバルビット線に前記第１又は第２のプリチャージ電圧を供給するとともに前記第１及び第２のグローバルビット線を等電位にするプリチャージイコライズ回路を含むことを特徴とする請求項５に記載の半導体装置。
  7. 前記テスト動作時には、前記センスアンプが非活性の状態に保たれることを特徴とする請求項６に記載の半導体装置。
  8. 前記第１のプリチャージ電圧が印加される第１のプリチャージ電源線と、
    前記第２のプリチャージ電圧が印加される第２のプリチャージ電源線と、を更に備え、
    前記第１のプリチャージ回路が、前記第１のプリチャージ電源線と前記第１のローカルビット線との間に接続された第１のトランジスタを含み、前記第２のプリチャージ回路が、前記第２のプリチャージ電源線と前記第２のローカルビット線との間に接続された第２のトランジスタを含むこと特徴とする請求項１に記載の半導体装置。
  9. 第１の方向に沿ってＮ（Ｎは２以上の整数）個のサブマットに区分され、前記Ｎ個のサブマットのそれぞれに複数のメモリセルが形成されるメモリマットと、
    前記メモリマット内に配置され、前記第１の方向に延伸されるグローバルビット線と、
    前記Ｎ個のサブマットのそれぞれに配置され、前記グローバルビット線に隣接して前記第１の方向に延伸されるＮ本のローカルビット線と、
    前記グローバルビット線と前記Ｎ本のローカルビット線との間のそれぞれの電気的接続を制御するＮ個の階層スイッチと、
    前記Ｎ本のローカルビット線のそれぞれにプリチャージ電圧を供給するＮ個のプリチャージ回路と、
    互いにレベルが異なる第１及び第２の電位に基づいて、前記Ｎ個のプリチャージ回路のそれぞれの前記プリチャージ電圧のレベルを制御するプリチャージ電圧制御回路と、
    を備え、
    テスト動作時には、前記Ｎ個のプリチャージ回路に対し、前記Ｎ個のサブマットの並び順に対応して、前記プリチャージ電圧が交互に前記第１及び前記第２の電位に設定されることを特徴とする半導体装置。
  10. 通常動作時には、前記第１及び第２のプリチャージ電圧が同一の所定電位に設定されることを特徴とする請求項９に記載の半導体装置。
  11. 通常動作時には、前記Ｎ個の階層スイッチのうち、選択された１個の階層スイッチが接続状態とされ、かつ残りのＮ−１個の階層スイッチが非接続状態とされ、
    テスト動作時には前記Ｎ個の階層スイッチの全てが非接続状態とされる、
    ことを特徴とする請求項９に記載の半導体装置。
  12. 前記Ｎ本のローカルビット線はいずれも同一の線長を有し、前記グローバルビット線の延伸方向に沿って同一直線上に配置されることを特徴とする請求項９に記載の半導体装置。
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