JP2832947B2 - 直並列型ａ／ｄ変換器 - Google Patents
直並列型ａ／ｄ変換器Info
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、上位のA/D変換と下位のA/D変換とが分離
してなされる直並列型A/D変換器に関する。
してなされる直並列型A/D変換器に関する。
従来のA/D変換器として、変換速度が高速の全並列型A
/D変換器が知られている。しかしながら、全並列型A/D
変換器は、ｎビットのA/D変換を行うのに、2n-1個のコ
ンパレータが必要とされ、チップ面積の増大、消費電力
の増大の問題を有している。
/D変換器が知られている。しかしながら、全並列型A/D
変換器は、ｎビットのA/D変換を行うのに、2n-1個のコ
ンパレータが必要とされ、チップ面積の増大、消費電力
の増大の問題を有している。
全並列型に次いで高速変換が可能なA/D変換器とし
て、直並列型A/D変換器が知られている。直並列型A/D変
換器は、例えば８ビットのディジタル出力を得る場合、
上位４ビットのA/D変換を行い、その出力をD/A変換し
て、入力信号とD/A変換出力との差を下位のA/D変換器に
より４ビットのディジタル出力に変換するものである。
従って、D/A変換器及び差分増幅回路が必要となる問題
がある。
て、直並列型A/D変換器が知られている。直並列型A/D変
換器は、例えば８ビットのディジタル出力を得る場合、
上位４ビットのA/D変換を行い、その出力をD/A変換し
て、入力信号とD/A変換出力との差を下位のA/D変換器に
より４ビットのディジタル出力に変換するものである。
従って、D/A変換器及び差分増幅回路が必要となる問題
がある。
このような問題を解決するために、特開昭58−9426号
公報に記載されているように、抵抗回路及びスイッチン
グ素子により上位変換用の基準電圧及び下位変換用の基
準電圧を形成するものが提案されている。この方式で
は、D/A変換回路及び差分増幅回路を省略することがで
きる。
公報に記載されているように、抵抗回路及びスイッチン
グ素子により上位変換用の基準電圧及び下位変換用の基
準電圧を形成するものが提案されている。この方式で
は、D/A変換回路及び差分増幅回路を省略することがで
きる。
上記の文献に記載された直並列型A/D変換器は、上位
のA/D変換出力が得られた後に、スイッチング素子に対
する制御信号が発生し、この制御信号により下位変換用
の抵抗列が選択される構成のために、２クロックの期間
が変換動作のために必要とされ、変換速度が全並列型に
比較して劣っており、また、入力側にサンプルホールド
回路を必要とする問題があった。
のA/D変換出力が得られた後に、スイッチング素子に対
する制御信号が発生し、この制御信号により下位変換用
の抵抗列が選択される構成のために、２クロックの期間
が変換動作のために必要とされ、変換速度が全並列型に
比較して劣っており、また、入力側にサンプルホールド
回路を必要とする問題があった。
従って、この発明の目的は、１クロックの期間内でA/
D変換を行うことができ、高速動作が可能な直並列型のA
/D変換器を提供することにある。
D変換を行うことができ、高速動作が可能な直並列型のA
/D変換器を提供することにある。
この発明では、上位のA/D変換のための複数の第１の
基準電圧を発生する第１の基準抵抗列と、第１の基準電
圧が取り込まれ、次に入力信号が取り込まれ、第１の基
準電圧と入力信号とをレベル比較する複数個のチョッパ
型の第１のコンパレータと、下位のA/D変換のための複
数の第２の基準電圧を第１のコンパレータの出力により
選択的に発生する第２の基準抵抗列と、入力電圧が取り
込まれ、次の第２の基準電圧が取り込まれ、第２の基準
電圧と入力信号とをレベル比較する複数個のチョッパ型
の第２のコンパレータと、第１のコンパレータと第２の
コンパレータの出力信号からディジタル出力を形成する
回路と、第１のコンパレータの出力信号に応じて第２の
基準抵抗列に接続されたスイッチング素子を制御する手
段とを備え、第２のコンパレータによる比較の動作のタ
イミングと第１のコンパレータによる第１の基準電圧が
取り込まれるタイミングとが重複するようにしている。
基準電圧を発生する第１の基準抵抗列と、第１の基準電
圧が取り込まれ、次に入力信号が取り込まれ、第１の基
準電圧と入力信号とをレベル比較する複数個のチョッパ
型の第１のコンパレータと、下位のA/D変換のための複
数の第２の基準電圧を第１のコンパレータの出力により
選択的に発生する第２の基準抵抗列と、入力電圧が取り
込まれ、次の第２の基準電圧が取り込まれ、第２の基準
電圧と入力信号とをレベル比較する複数個のチョッパ型
の第２のコンパレータと、第１のコンパレータと第２の
コンパレータの出力信号からディジタル出力を形成する
回路と、第１のコンパレータの出力信号に応じて第２の
基準抵抗列に接続されたスイッチング素子を制御する手
段とを備え、第２のコンパレータによる比較の動作のタ
イミングと第１のコンパレータによる第１の基準電圧が
取り込まれるタイミングとが重複するようにしている。
上位変換用のコンパレータAiでは、最初に第１の基準
電圧Vrcが入力され、次に、入力電圧Vsが供給され、基
準電圧Vrcと入力電圧Vsとが比較される。この比較動作
がなされる期間と同一の期間で、下位変換用のコンパレ
ータBiには、入力電圧Vsが供給される。コンパレータAi
の比較の結果に応じて下位変換用の基準電圧Vrfが形成
され、この基準電圧Vrfと入力電圧Vsとが次に比較され
る。これらのコンパレータAi及びBiの出力から出力コー
ドが得られる。コンパレータBiで比較動作がされている
時には、コンパレータAiに対して次のサンプルの入力電
圧が供給され、以下、上述と同様の動作が繰り返され
る。従って、実質的に１クロックの期間でA/D変換動作
がなされ、高速動作が可能である。
電圧Vrcが入力され、次に、入力電圧Vsが供給され、基
準電圧Vrcと入力電圧Vsとが比較される。この比較動作
がなされる期間と同一の期間で、下位変換用のコンパレ
ータBiには、入力電圧Vsが供給される。コンパレータAi
の比較の結果に応じて下位変換用の基準電圧Vrfが形成
され、この基準電圧Vrfと入力電圧Vsとが次に比較され
る。これらのコンパレータAi及びBiの出力から出力コー
ドが得られる。コンパレータBiで比較動作がされている
時には、コンパレータAiに対して次のサンプルの入力電
圧が供給され、以下、上述と同様の動作が繰り返され
る。従って、実質的に１クロックの期間でA/D変換動作
がなされ、高速動作が可能である。
以下、図面を参照してこの発明の一実施例について説
明する。第１図は、この一実施例の全体の構成を示し、
１が上位変換回路であり、２が下位変換回路である。上
位変換回路１及び下位変換回路２には、入力端子３から
入力信号（電圧Vs）が供給される。４及び５は、基準の
直流電圧Vh及びVl（Vh＞Vl）が夫々供給される電源端子
である。これらの直流電圧Vh及びVlが上位変換回路１及
び下位変換回路２に供給され、夫々に備えられている抵
抗列により基準電圧が形成される。
明する。第１図は、この一実施例の全体の構成を示し、
１が上位変換回路であり、２が下位変換回路である。上
位変換回路１及び下位変換回路２には、入力端子３から
入力信号（電圧Vs）が供給される。４及び５は、基準の
直流電圧Vh及びVl（Vh＞Vl）が夫々供給される電源端子
である。これらの直流電圧Vh及びVlが上位変換回路１及
び下位変換回路２に供給され、夫々に備えられている抵
抗列により基準電圧が形成される。
上位変換回路１の例えば４ビットの出力信号と下位変
換回路２の例えば４ビットの出力信号とがエンコーダ６
に供給される。エンコーダ６は、各４ビットのコードか
らなる８ビットのコードを特定の符号（例えばグレイ符
号）に変換したり、８ビットのコードにエラー訂正符号
の符号化の処理を施すために設けられている。エンコー
ダ６の出力端子７にA/D変換の出力信号が得られる。エ
ンコーダ６は、単に上位変換回路１からの出力と下位変
換回路２からの出力とを８ビットのコードとして出力す
る回路であっても良い。
換回路２の例えば４ビットの出力信号とがエンコーダ６
に供給される。エンコーダ６は、各４ビットのコードか
らなる８ビットのコードを特定の符号（例えばグレイ符
号）に変換したり、８ビットのコードにエラー訂正符号
の符号化の処理を施すために設けられている。エンコー
ダ６の出力端子７にA/D変換の出力信号が得られる。エ
ンコーダ６は、単に上位変換回路１からの出力と下位変
換回路２からの出力とを８ビットのコードとして出力す
る回路であっても良い。
また、８で示す抵抗マトリックスが設けられ、上位変
換回路１の出力コードと対応する制御信号が抵抗マトリ
ックス８に供給される。抵抗マトリックス８は、制御信
号に応じて選択的に下位変換用の基準電圧を発生し、こ
の基準電圧が下位変換回路２に供給される。
換回路１の出力コードと対応する制御信号が抵抗マトリ
ックス８に供給される。抵抗マトリックス８は、制御信
号に応じて選択的に下位変換用の基準電圧を発生し、こ
の基準電圧が下位変換回路２に供給される。
更に、上位変換回路１には、端子９からクロック信号
が供給され、また、下位変換回路２には、端子10からク
ロック信号が供給される。これらのクロック信号は、上
位変換回路１及び下位変換回路２の夫々に設けられたチ
ョッパ型のコンパレータを動作させるために使用され
る。
が供給され、また、下位変換回路２には、端子10からク
ロック信号が供給される。これらのクロック信号は、上
位変換回路１及び下位変換回路２の夫々に設けられたチ
ョッパ型のコンパレータを動作させるために使用され
る。
第２図に、８ビットのA/D変換を行うための具体的構
成が示される。上位変換回路１は、電源端子４及び５間
に直列に挿入された16本の抵抗からなる抵抗列11と、抵
抗列11により形成された基準電圧と入力端子３からの信
号電圧Vsとを比較するコンパレータA1〜A15と、コンパ
レータA1〜A15の出力信号が供給される上位エンコーダ1
2とから構成される。抵抗列11の各抵抗に付加された（1
7/2R）あるいは（17R）は、相対的な抵抗値を意味す
る。コンパレータA1〜A15は、例えば夫々の基準電圧よ
り入力電圧Vsが高い時に“1"の出力を発生する。
成が示される。上位変換回路１は、電源端子４及び５間
に直列に挿入された16本の抵抗からなる抵抗列11と、抵
抗列11により形成された基準電圧と入力端子３からの信
号電圧Vsとを比較するコンパレータA1〜A15と、コンパ
レータA1〜A15の出力信号が供給される上位エンコーダ1
2とから構成される。抵抗列11の各抵抗に付加された（1
7/2R）あるいは（17R）は、相対的な抵抗値を意味す
る。コンパレータA1〜A15は、例えば夫々の基準電圧よ
り入力電圧Vsが高い時に“1"の出力を発生する。
上位エンコーダ12からの４ビットの出力信号がエンコ
ーダ６に供給される。また、上位エンコーダ12からコン
パレータA1〜A15の出力信号に応じてラインL0〜L15に対
して抵抗マトリックス８のスイッチング素子を制御する
ための制御信号が送出される。一例として、コンパレー
タA1〜A6の出力が“1"となり、コンパレータA7〜A15の
出力が“0"となる時には、上位エンコーダ11から（010
1）の４ビットの出力コードが発生すると共に、ラインL
6に“1"の制御信号が発生する。L6以外の他のラインに
送出される制御信号が“0"となる。
ーダ６に供給される。また、上位エンコーダ12からコン
パレータA1〜A15の出力信号に応じてラインL0〜L15に対
して抵抗マトリックス８のスイッチング素子を制御する
ための制御信号が送出される。一例として、コンパレー
タA1〜A6の出力が“1"となり、コンパレータA7〜A15の
出力が“0"となる時には、上位エンコーダ11から（010
1）の４ビットの出力コードが発生すると共に、ラインL
6に“1"の制御信号が発生する。L6以外の他のラインに
送出される制御信号が“0"となる。
抵抗マトリックス８は、基本的に16組の直列抵抗が更
に直列に接続されたもので、16組の抵抗のひとつの組が
上位エンコーダ12からの制御信号により選択される。こ
のために、抵抗の各組には、抵抗同士の接続点に生じる
基準電圧を下位変換用のコンパレータB0〜B15に供給す
るためのMOS−FETが設けられている。抵抗マトリックス
８の各組のFETのゲートは、共通接続され、ラインL0〜L
15に接続される。制御信号が“1"となるラインに接続さ
れているFETが同時にオンとなり、オンしたFETを介して
基準電圧がコンパレータB0〜B15に供給される。抵抗マ
トリックス８の抵抗に付された（1/2Ｒ）及びＲは、相
対的な抵抗値を意味する。
に直列に接続されたもので、16組の抵抗のひとつの組が
上位エンコーダ12からの制御信号により選択される。こ
のために、抵抗の各組には、抵抗同士の接続点に生じる
基準電圧を下位変換用のコンパレータB0〜B15に供給す
るためのMOS−FETが設けられている。抵抗マトリックス
８の各組のFETのゲートは、共通接続され、ラインL0〜L
15に接続される。制御信号が“1"となるラインに接続さ
れているFETが同時にオンとなり、オンしたFETを介して
基準電圧がコンパレータB0〜B15に供給される。抵抗マ
トリックス８の抵抗に付された（1/2Ｒ）及びＲは、相
対的な抵抗値を意味する。
コンパレータB0〜B15には、入力端子３から信号電圧V
sが供給され、コンパレータB0〜B15の出力信号が下位エ
ンコーダ13に供給される。下位エンコーダ13から発生し
た４ビットの出力コードがエンコーダ６に供給される。
sが供給され、コンパレータB0〜B15の出力信号が下位エ
ンコーダ13に供給される。下位エンコーダ13から発生し
た４ビットの出力コードがエンコーダ６に供給される。
この一実施例では、上位変換と下位変換とが実質的に
１クロックの期間で実行される。上述の上位変換用のコ
ンパレータA1〜A15を代表するコンパレータをAiとし、
下位変換用のコンパレータB0〜B15を代表するコンパレ
ータをBiとすると、これらのコンパレータAi及びBiは、
第３図に示す構成とされている。
１クロックの期間で実行される。上述の上位変換用のコ
ンパレータA1〜A15を代表するコンパレータをAiとし、
下位変換用のコンパレータB0〜B15を代表するコンパレ
ータをBiとすると、これらのコンパレータAi及びBiは、
第３図に示す構成とされている。
コンパレータAiは、スイッチ21,22及び25とコンデン
サ23とMOSインバータ24とからなり、コンデンサBiは、
同様にスイッチ31,32及び35とコンデンサ33とMOSインバ
ータ34とからなる。これらのコンパレータAi及びBiは、
チョッパ型の構成である。
サ23とMOSインバータ24とからなり、コンデンサBiは、
同様にスイッチ31,32及び35とコンデンサ33とMOSインバ
ータ34とからなる。これらのコンパレータAi及びBiは、
チョッパ型の構成である。
スイッチ21,22,25,31,32,35は、MOS−FETで構成され
ている。これらのスイッチは、クロック信号φrc,φsc,
φbc,φrf,φsf,φbfにより、ON/OFF制御される。第４
図は、これらのクロック信号のタイミングを示し、クロ
ック信号が“1"の期間でスイッチがONし、クロック信号
が“0"の期間でスイッチがOFFする。クロック信号φrc
とφbcとφrfの位相に対して、クロック信号φscとφsf
とφbfとの位相が逆相である。
ている。これらのスイッチは、クロック信号φrc,φsc,
φbc,φrf,φsf,φbfにより、ON/OFF制御される。第４
図は、これらのクロック信号のタイミングを示し、クロ
ック信号が“1"の期間でスイッチがONし、クロック信号
が“0"の期間でスイッチがOFFする。クロック信号φrc
とφbcとφrfの位相に対して、クロック信号φscとφsf
とφbfとの位相が逆相である。
後述のように、上位変換用のコンパレータAiでは、第
４図におけるRi−１のタイミングで取り込んだ基準電圧
とSiのタイミングで取り込んだ入力電圧とが比較され
る。また、下位変換用のコンパレータBiでは、Siのタイ
ミングで取り込んだ入力電圧とRi′のタイミングで取り
込んだ基準電圧とが比較される。この動作の繰り返しに
より、実質的に１クロックの周期で上位変換と下位変換
との両者が実行される。
４図におけるRi−１のタイミングで取り込んだ基準電圧
とSiのタイミングで取り込んだ入力電圧とが比較され
る。また、下位変換用のコンパレータBiでは、Siのタイ
ミングで取り込んだ入力電圧とRi′のタイミングで取り
込んだ基準電圧とが比較される。この動作の繰り返しに
より、実質的に１クロックの周期で上位変換と下位変換
との両者が実行される。
入力電圧Vsは、上位変換用コンパレータAiと下位変換
用コンパレータBiとに同一のタイミングで取り込まれる
ので、入力電圧Vsをホールドするためのサンプルホール
ド回路が不要である。また、コンパレータBiで比較動作
を行うタイミングと同一のタイミングでコンパレータAi
に基準電圧が取り込まれるので、上位変換用の基準電圧
を発生する抵抗回路11及び下位変換用の基準電圧を発生
する抵抗マトリックス８とが別個に設けられている。
用コンパレータBiとに同一のタイミングで取り込まれる
ので、入力電圧Vsをホールドするためのサンプルホール
ド回路が不要である。また、コンパレータBiで比較動作
を行うタイミングと同一のタイミングでコンパレータAi
に基準電圧が取り込まれるので、上位変換用の基準電圧
を発生する抵抗回路11及び下位変換用の基準電圧を発生
する抵抗マトリックス８とが別個に設けられている。
上述のコンパレータAi及びBiの動作について、第５図
を参照してより詳細に説明する。第５図において、Ts
は、クロック信号の１周期（サンプリング周期）を表
す。
を参照してより詳細に説明する。第５図において、Ts
は、クロック信号の１周期（サンプリング周期）を表
す。
コンパレータAiでは、第５図Ａに示すクロック信号φ
rcでスイッチ21がONし、端子41からの上位変換用の基準
電圧Vrcがコンデンサ23に供給される。同時に、第５図
Ａに示すクロック信号φbcによりスイッチ25がONし、MO
Sインバータ24の入出力が短絡され、期間T1でMOSインバ
ータ24が高ゲインの状態になる。
rcでスイッチ21がONし、端子41からの上位変換用の基準
電圧Vrcがコンデンサ23に供給される。同時に、第５図
Ａに示すクロック信号φbcによりスイッチ25がONし、MO
Sインバータ24の入出力が短絡され、期間T1でMOSインバ
ータ24が高ゲインの状態になる。
次のタイミングでは、スイッチ21及び25がOFFし、第
５図Ｂに示すクロック信号φscでスイッチ22がONする。
従って、スイッチ22を介して入力端子３から入力電圧Vs
がコンデンサ23に供給され、期間T2において、MOSイン
バータ24により基準電圧Vrcと入力電圧Vsとの比較動作
がなされる。
５図Ｂに示すクロック信号φscでスイッチ22がONする。
従って、スイッチ22を介して入力端子３から入力電圧Vs
がコンデンサ23に供給され、期間T2において、MOSイン
バータ24により基準電圧Vrcと入力電圧Vsとの比較動作
がなされる。
また、第５図Ｃに示すように、クロック信号φscが
“1"の期間内の期間T2の直後の期間T3で、上位エンコー
ダ12から下位基準電圧設定用の制御信号が出力される。
この制御信号が抵抗マトリックス８に供給され、下位変
換用の基準電圧Vrfが発生する。
“1"の期間内の期間T2の直後の期間T3で、上位エンコー
ダ12から下位基準電圧設定用の制御信号が出力される。
この制御信号が抵抗マトリックス８に供給され、下位変
換用の基準電圧Vrfが発生する。
この期間T2と同一のタイミングの期間T4で、第５図Ｄ
に示すように、クロック信号φsf及びφbfが“1"とな
り、従って、スイッチ32及び35がONし、スイッチ32を介
して入力電圧Vsがコンデンサ33に供給され、また、スイ
ッチ35によりMOSインバータ34の入出力が短絡され、MOS
インバータ34が高ゲイン状態となる。つまり、コンパレ
ータAi及びBiでは、入力電圧Vsが同一のタイミングでサ
ンプリングされる。
に示すように、クロック信号φsf及びφbfが“1"とな
り、従って、スイッチ32及び35がONし、スイッチ32を介
して入力電圧Vsがコンデンサ33に供給され、また、スイ
ッチ35によりMOSインバータ34の入出力が短絡され、MOS
インバータ34が高ゲイン状態となる。つまり、コンパレ
ータAi及びBiでは、入力電圧Vsが同一のタイミングでサ
ンプリングされる。
次のタイミングで第５図Ｅに示すクロック信号φrfが
“1"となる期間T5では、スイッチ31がONとされ、スイッ
チ31を介して下位変換用の基準電圧Vrfがコンデンサ33
に供給される。従って、この期間T5内で入力電圧Vsと基
準電圧Vrfとが比較される。
“1"となる期間T5では、スイッチ31がONとされ、スイッ
チ31を介して下位変換用の基準電圧Vrfがコンデンサ33
に供給される。従って、この期間T5内で入力電圧Vsと基
準電圧Vrfとが比較される。
この期間T5では、クロック信号φrc及びφbc（第５図
Ａ）が“1"となり、上述と同様の動作が繰り返される。
従って、実質的に、１クロックの周期で上位変換と下位
変換の両者を行うことができる。
Ａ）が“1"となり、上述と同様の動作が繰り返される。
従って、実質的に、１クロックの周期で上位変換と下位
変換の両者を行うことができる。
上述の下位変換用のコンパレータBiは、先に入力電圧
Vsが入力され、次に下位変換用の基準電圧Vrfが入力さ
れて比較動作がなされるので、期間T5で入力電圧Vsをホ
ールドする機能を持つ必要がある。つまり、コンパレー
タBiは、チョッパ型の構成とされる。
Vsが入力され、次に下位変換用の基準電圧Vrfが入力さ
れて比較動作がなされるので、期間T5で入力電圧Vsをホ
ールドする機能を持つ必要がある。つまり、コンパレー
タBiは、チョッパ型の構成とされる。
この発明は、直並列型の構成であるために、並列型の
ように、多数のコンパレータを必要とせず、また、差分
増幅回路及びD/A変換器を必要とせず、回路規模が小さ
く、消費電力が少ない利点を有する。特に、この発明
は、実質的１クロックの期間でA/D変換動作を行うこと
ができ、高速の変換動作が可能である。
ように、多数のコンパレータを必要とせず、また、差分
増幅回路及びD/A変換器を必要とせず、回路規模が小さ
く、消費電力が少ない利点を有する。特に、この発明
は、実質的１クロックの期間でA/D変換動作を行うこと
ができ、高速の変換動作が可能である。
第１図はこの発明の全体の構成を示すブロック図、第２
図はこの発明を８ビットのA/D変換に適用した一例の構
成を示す接続図、第３図はこの発明の一実施例の説明に
用いる接続図、第４図及び第５図はこの発明の一実施例
の動作説明に用いるタイミングチャートである。 図面における主要な符号の説明 1:上位変換回路、2:下位変換回路、3:入力端子、8:抵抗
マトリックス、11:抵抗列、Ai:上位変換用のコンパレー
タ、Bi:下位変換用のコンパレータ。
図はこの発明を８ビットのA/D変換に適用した一例の構
成を示す接続図、第３図はこの発明の一実施例の説明に
用いる接続図、第４図及び第５図はこの発明の一実施例
の動作説明に用いるタイミングチャートである。 図面における主要な符号の説明 1:上位変換回路、2:下位変換回路、3:入力端子、8:抵抗
マトリックス、11:抵抗列、Ai:上位変換用のコンパレー
タ、Bi:下位変換用のコンパレータ。
Claims (1)
- 【請求項１】上位のA/D変換のための複数の第１の基準
電圧を発生する第１の基準抵抗列と、 上記第１の基準電圧が取り込まれ、次に入力信号が取り
込まれ、上記第１の基準電圧と上記入力信号とをレベル
比較する複数個のチョッパ型の第１のコンパレータと、 下位のA/D変換のための複数の第２の基準電圧を上記第
１のコンパレータの出力により選択的に発生する第２の
基準抵抗列と、 上記入力電圧が取り込まれ、次の上記第２の基準電圧が
取り込まれ、上記第２の基準電圧と上記入力信号とをレ
ベル比較する複数個のチョッパ型の第２のコンパレータ
と、 上記第１のコンパレータと上記第２のコンパレータの出
力信号からディジタル出力を形成する回路と、 上記第１のコンパレータの出力信号に応じて上記第２の
基準抵抗列に接続されたスイッチング素子を制御する手
段と を備え、 上記第２のコンパレータによる上記比較の動作のタイミ
ングと上記第１のコンパレータによる上記第１の基準電
圧が取り込まれるタイミングとが重複することを特徴と
する直並列型A/D変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63172857A JP2832947B2 (ja) | 1988-07-12 | 1988-07-12 | 直並列型ａ／ｄ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63172857A JP2832947B2 (ja) | 1988-07-12 | 1988-07-12 | 直並列型ａ／ｄ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0222929A JPH0222929A (ja) | 1990-01-25 |
| JP2832947B2 true JP2832947B2 (ja) | 1998-12-09 |
Family
ID=15949581
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63172857A Expired - Lifetime JP2832947B2 (ja) | 1988-07-12 | 1988-07-12 | 直並列型ａ／ｄ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2832947B2 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0681048B2 (ja) * | 1984-03-21 | 1994-10-12 | 株式会社日立製作所 | Ａ／ｄ変換器 |
| JPS61152130A (ja) * | 1984-12-26 | 1986-07-10 | Hitachi Ltd | コンパレ−タ |
| JPS6478526A (en) * | 1987-09-21 | 1989-03-24 | Nec Corp | Serial parallel comparision a/d converter |
-
1988
- 1988-07-12 JP JP63172857A patent/JP2832947B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0222929A (ja) | 1990-01-25 |
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