JPS63114422A - 高速デジタル／アナログ変換回路 - Google Patents
高速デジタル／アナログ変換回路Info
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- JPS63114422A JPS63114422A JP26033986A JP26033986A JPS63114422A JP S63114422 A JPS63114422 A JP S63114422A JP 26033986 A JP26033986 A JP 26033986A JP 26033986 A JP26033986 A JP 26033986A JP S63114422 A JPS63114422 A JP S63114422A
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- 229920005994 diacetyl cellulose Polymers 0.000 claims description 25
- 101100067427 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) FUS3 gene Proteins 0.000 abstract description 10
- 101100015484 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) GPA1 gene Proteins 0.000 abstract description 4
- 238000006243 chemical reaction Methods 0.000 description 12
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000001052 transient effect Effects 0.000 description 1
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- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、グリッチの発生を防止した電流出力形の高速
デジタル／アナログ変換回路に関するものである。
デジタル／アナログ変換回路に関するものである。
（従来の技術〕
デジタル信号をアナログ信号へ高速に変換するデジタル
／アナログ変換回路においては、グリッチの低減がａｔ
題の１つになっている。
／アナログ変換回路においては、グリッチの低減がａｔ
題の１つになっている。
電流出力形・高速デジタル／アナログ変換回路の公知例
を第２図に示ず。同図において、Ｔｒ＋。
を第２図に示ず。同図において、Ｔｒ＋。
Ｔ ｒ ２ ＊・・・はスイッチング用のトランジスタ
でありＮ Ｔ ｒ ＩとＴｒ ２ ＊ Ｔｒ ３とＴ
ｒ ４ ｒ ”’は・それぞれベアとして構成されてい
る。そして、各ベアのトランジスタには、定電流源■、
〜Ｉ ７Ｌが接続されている。この定電流源１＋”ｆｕ
の値は、重み付けされた値となっている。各トランジス
タＴｒ Ｉ ＋ Ｔｒ ２ 、・・・のベースには、変
換対象のｎビットのデジタル信号を構成する各ビット信
号＜Ｄｌ、ＤＩ、Ｄ２．Ｄ２．・・・）が加えられる。
でありＮ Ｔ ｒ ＩとＴｒ ２ ＊ Ｔｒ ３とＴ
ｒ ４ ｒ ”’は・それぞれベアとして構成されてい
る。そして、各ベアのトランジスタには、定電流源■、
〜Ｉ ７Ｌが接続されている。この定電流源１＋”ｆｕ
の値は、重み付けされた値となっている。各トランジス
タＴｒ Ｉ ＋ Ｔｒ ２ 、・・・のベースには、変
換対象のｎビットのデジタル信号を構成する各ビット信
号＜Ｄｌ、ＤＩ、Ｄ２．Ｄ２．・・・）が加えられる。
なお、各ベアのトランジスタに加えられる２つの信号〈
例えばＤｌとＤｌ）は互いに極性が異なる信号である。
例えばＤｌとＤｌ）は互いに極性が異なる信号である。
第２図の出力端子ｐｌ、 ｐ２で得られる電流信号Ｉｏ
、［ｏは、変換対象のデジタル信号をアナログの電流信
号に変換したものとなる。
、［ｏは、変換対象のデジタル信号をアナログの電流信
号に変換したものとなる。
ここで、グリッチは、各ビットに対応するトランジスタ
スイッチのオンとオフのタイミング差によって発生する
。これを第４図を用いて説明する。
スイッチのオンとオフのタイミング差によって発生する
。これを第４図を用いて説明する。
例えば変換対象のデジタル信号（以下ＤＡＴＡと記す）
が、１のののからの１１１へ変った時、“１″→“の”
へ変化するより、・・の” ４・１・・に変化する方が
遅いとすると、実際のデジタル／アナログ変換回路の出
力は、１ののの→のののの→の１１１と変化する〈第４
図参照）ので不都合な状態が生ずる。従って第２図の出
力端子ｐ１． ｐ２には、第４図に示すようなグリッチ
と呼ばれるノイズが生ずることになる。
が、１のののからの１１１へ変った時、“１″→“の”
へ変化するより、・・の” ４・１・・に変化する方が
遅いとすると、実際のデジタル／アナログ変換回路の出
力は、１ののの→のののの→の１１１と変化する〈第４
図参照）ので不都合な状態が生ずる。従って第２図の出
力端子ｐ１． ｐ２には、第４図に示すようなグリッチ
と呼ばれるノイズが生ずることになる。
以上のグリッチを防ぐためには、第２図のトランジスタ
・スイッチのオン・オフのタイミングを厳密に合せれば
よい。しかし、高速領域でこのタイミングを厳密に合せ
るのは困難であるため、従来は第２図の出力端子ｐ１ヘ
サンプル・ホールド回路を設ける手段がとられていた。
・スイッチのオン・オフのタイミングを厳密に合せれば
よい。しかし、高速領域でこのタイミングを厳密に合せ
るのは困難であるため、従来は第２図の出力端子ｐ１ヘ
サンプル・ホールド回路を設ける手段がとられていた。
しかし、この手段はホールド用のコンデンサを必要とす
るため高速なデジタル／アナログ変換を実現する上で妨
げとなっていた。一方、高速・高精度のサンプル・ホー
ルド回路を実現することは困難なことである。
るため高速なデジタル／アナログ変換を実現する上で妨
げとなっていた。一方、高速・高精度のサンプル・ホー
ルド回路を実現することは困難なことである。
本発明の目的は、高速化を犠牲にすることなく、グリッ
チの発生を防止した高速デジタル／アナログ変換回路を
提供することである。
チの発生を防止した高速デジタル／アナログ変換回路を
提供することである。
（問題点を解決するための手段〕
変換対象のデジタル信号を交互に導入しこれをアナログ
信号に変換する２つの電流出力形ＤＡＣと、 この２つの電流出力形ＤＡＣの出力をそれぞれ導入する
複数のカレント・スイッチと、を備え、この複数のカレ
ント・スイッチを介して２つの電流出力形ＤＡＣの出力
を交互に取出すようにしたものである。
信号に変換する２つの電流出力形ＤＡＣと、 この２つの電流出力形ＤＡＣの出力をそれぞれ導入する
複数のカレント・スイッチと、を備え、この複数のカレ
ント・スイッチを介して２つの電流出力形ＤＡＣの出力
を交互に取出すようにしたものである。
以下、図面を用いて本発明の詳細な説明する。
第１図は、本発明に係る高速デジタル／アナログ変換回
路の一実施例を示した図である。同図において、Ｄ Ａ
Ｃ＋とＤ Ａ Ｃ２は電流出力形デジタル／アナログ
変換器（以下電流出力形ＤＡＣと記す）である。この電
流出力形ＤＡＣはありふれた構成でよく、例えば第２図
に示したものと同じでよい。この電流出力形Ｄ Ａ Ｃ
＋ 、 Ｄ Ａ Ｃ２は、変換対象のデジタル信＠ （
ＤＡＴＡ）をそれぞれ交互に取込み、これをアナログ値
である電流（Ｉｏ。
路の一実施例を示した図である。同図において、Ｄ Ａ
Ｃ＋とＤ Ａ Ｃ２は電流出力形デジタル／アナログ
変換器（以下電流出力形ＤＡＣと記す）である。この電
流出力形ＤＡＣはありふれた構成でよく、例えば第２図
に示したものと同じでよい。この電流出力形Ｄ Ａ Ｃ
＋ 、 Ｄ Ａ Ｃ２は、変換対象のデジタル信＠ （
ＤＡＴＡ）をそれぞれ交互に取込み、これをアナログ値
である電流（Ｉｏ。
ｉｏ）に変換する。この１０とｒｏは、（１）式に示す
相補的な関係にある。
相補的な関係にある。
Ｉｏ ＋ Ｔｏ −Ｉ＋ ＋ １２ ＋・・・＋ ＩＴ
Ｌ −一定 （１）第１図では、１ｏを電流出力形Ｄ
ＡＣの出力電流として用い一方のＴｏは用いていない。
Ｌ −一定 （１）第１図では、１ｏを電流出力形Ｄ
ＡＣの出力電流として用い一方のＴｏは用いていない。
即ら、第１図のＤＡＣ＋ 、ＤＡＣ２の出力１ｏ＋、Ｉ
ｏ２はどちらも第２図の電流ｒ０である。
ｏ２はどちらも第２図の電流ｒ０である。
０１〜Ｑ４はトランジスタであり、電流出力形ＤＡＣ＋
、ＤＡＣ２の出力電流１ｏ＋、Ｉｏ２を導入し、ベー
スに加えられた信号ＳＥＬ、ＳＥＬにより、出力端子ｐ
ａから取出ずＤＡＣ電流を選択するカレント・スイッチ
である。
、ＤＡＣ２の出力電流１ｏ＋、Ｉｏ２を導入し、ベー
スに加えられた信号ＳＥＬ、ＳＥＬにより、出力端子ｐ
ａから取出ずＤＡＣ電流を選択するカレント・スイッチ
である。
即ち、電流出力形ＤＡＣ＋はトランジスタＱ＋。
Ｃ２のエミッタに接続され、Ｄ Ａ Ｃ２はトランジス
タＱ３．Ｑ４のエミッタに接続される。Ｑ、とＣ３のコ
レクタは互いに接続され、端子ｐｂに導かれる。この端
子ｐｂから取出される電流■。′は、本川ＩＩＩＩｇで
述べるＤＡ変換した信号として用いるものではない。Ｃ
２と０４のコレクタは互いに接続され、出力端子ｐａに
導かれる。この出力端子ｐａからグリッチが取除かれた
信号■。が取出される。
タＱ３．Ｑ４のエミッタに接続される。Ｑ、とＣ３のコ
レクタは互いに接続され、端子ｐｂに導かれる。この端
子ｐｂから取出される電流■。′は、本川ＩＩＩＩｇで
述べるＤＡ変換した信号として用いるものではない。Ｃ
２と０４のコレクタは互いに接続され、出力端子ｐａに
導かれる。この出力端子ｐａからグリッチが取除かれた
信号■。が取出される。
Ｑ＋、Ｑａのベースには選択信号ｓＥＬが加えられ、Ｃ
２、Ｃ３のベースには選択信号ＳＥＬが加えられる。こ
の選択信ＭＳ［ＥＬとＳＥＬは互いに極性が異なる信号
である。
２、Ｃ３のベースには選択信号ＳＥＬが加えられる。こ
の選択信ＭＳ［ＥＬとＳＥＬは互いに極性が異なる信号
である。
第３図は第１図装置のタイムチャートであり、この第３
図を参照しながら第１図装置の動作を説明する。
図を参照しながら第１図装置の動作を説明する。
電流出力形ＤＡＣ＋ 、ＤＡＣ２には、第３図（１）に
示す変換対象のＤＡＴＡ信号が加えられる。このＤＡＴ
Ａ信号は複数ビットのデジタル信号であり、その内容は
例えば、Ｎ、（Ｎ＋１）、（Ｎ＋２）、・・・と順に変
化する。なお第３図（ｉ）の上にカッコ書きした数値は
、本発明を分り易く説明するために、このＤＡＴＡ信号
をアナログ値に変換した場合のアナログレベルを仮定し
て示したちのである。例えば、（０〉は第３図の（駒、
（Ｖ）、（■）の点線に示すレベルに相当する。もちろ
ん、Ｎ。
示す変換対象のＤＡＴＡ信号が加えられる。このＤＡＴ
Ａ信号は複数ビットのデジタル信号であり、その内容は
例えば、Ｎ、（Ｎ＋１）、（Ｎ＋２）、・・・と順に変
化する。なお第３図（ｉ）の上にカッコ書きした数値は
、本発明を分り易く説明するために、このＤＡＴＡ信号
をアナログ値に変換した場合のアナログレベルを仮定し
て示したちのである。例えば、（０〉は第３図の（駒、
（Ｖ）、（■）の点線に示すレベルに相当する。もちろ
ん、Ｎ。
（Ｎ＋１＞、・・・と、このアナログレベルとの関係は
例示であり、これに限定するものではない。
例示であり、これに限定するものではない。
電流出力形ＤＡＣ＋ 、ＤＡＣ２は第３図に示すような
タイミングでストローブ（ｓｔｒｏｂｅ）信号［第３図
の（＋＋１と（ｉｎ’）・・・第１図には図示せず］を
受けて、それぞれ交互にＤＡＴＡ＠号を取込み第３図（
１」）に示すようにアナログ電流ｒｏ＋＋Ｉｏ２に変換
する。この電流出力形ＤＡＣ＋ 、ＤＡＣ２の出力電流
１０＋１１０２には、第３図に示すようにグリッチが含
まれている。
タイミングでストローブ（ｓｔｒｏｂｅ）信号［第３図
の（＋＋１と（ｉｎ’）・・・第１図には図示せず］を
受けて、それぞれ交互にＤＡＴＡ＠号を取込み第３図（
１」）に示すようにアナログ電流ｒｏ＋＋Ｉｏ２に変換
する。この電流出力形ＤＡＣ＋ 、ＤＡＣ２の出力電流
１０＋１１０２には、第３図に示すようにグリッチが含
まれている。
しかし、出力端子ｐａから取出される電’ａ ｒ ｏに
はグリッチは含まれない［第３図の（■）］。その理由
は、各カレント・スイッチ（Ｑｌ ”−Ｑａ ）を駆動
する選択信号ＳＥＬのタイミングを第３図の偵）のよう
にしているからである。即ち、選択信号ＳＥＬがＬｌの
時（１０Ｗの時）は、トランジスタＱ２ 、Ｑ３がオフ
であり、Ｑｌ、Ｑａはオンである。従って、出力端子ｐ
ａからは電流出力形ＤＡＣ２の出力電流Ｉ０２が変換出
力ｒｏとして取出される［第３図の（Ｖ）〜（■）参照
］。
はグリッチは含まれない［第３図の（■）］。その理由
は、各カレント・スイッチ（Ｑｌ ”−Ｑａ ）を駆動
する選択信号ＳＥＬのタイミングを第３図の偵）のよう
にしているからである。即ち、選択信号ＳＥＬがＬｌの
時（１０Ｗの時）は、トランジスタＱ２ 、Ｑ３がオフ
であり、Ｑｌ、Ｑａはオンである。従って、出力端子ｐ
ａからは電流出力形ＤＡＣ２の出力電流Ｉ０２が変換出
力ｒｏとして取出される［第３図の（Ｖ）〜（■）参照
］。
次に選択信号ＳＥＬがＨ＋ （ｈｉ（ｌｈ）になると
、Ｑ２ 、Ｑ３がオンとなり、Ｑｌ、Ｑ４がオフとなる
。従って、出力端子ｐａからは電流出力形ＤＡＣ１の出
力電流１ｏ＋が変換出力Ｉｏとして取出されるし第３図
の（Ｖｌ〜（Ｖｉ）参照］。
、Ｑ２ 、Ｑ３がオンとなり、Ｑｌ、Ｑ４がオフとなる
。従って、出力端子ｐａからは電流出力形ＤＡＣ１の出
力電流１ｏ＋が変換出力Ｉｏとして取出されるし第３図
の（Ｖｌ〜（Ｖｉ）参照］。
以下同様な動作を繰返ずが、第３図から分るように、本
発明では選択信号ＳＥＬにより電流出力形ＤＡＣの出力
が充分落着いてから（グリッチはＤＡＣの出力が過渡状
態の時に生じる）、変換出力Ｉｏとして出力端子ｐａか
ら取出すようにしているので、変換出力ｔｏにはグリッ
チは含まれない。
発明では選択信号ＳＥＬにより電流出力形ＤＡＣの出力
が充分落着いてから（グリッチはＤＡＣの出力が過渡状
態の時に生じる）、変換出力Ｉｏとして出力端子ｐａか
ら取出すようにしているので、変換出力ｔｏにはグリッ
チは含まれない。
グリッチを含む期間の電流は、第１図の端子ｐｂにおけ
る電流Ｉｏ ′に方に流している。
る電流Ｉｏ ′に方に流している。
なお、カレント・スイッチとして第１図ではＮＰＮｔ−
ランジスタを使用したが、ＰＮＰトランジスタでも良い
。
ランジスタを使用したが、ＰＮＰトランジスタでも良い
。
また、電流出力形ＤＡＣとしてカレント・スイッチ・タ
イプを第１図では用いたが、電流出力が得られれば、ど
のようなタイプでも良い。
イプを第１図では用いたが、電流出力が得られれば、ど
のようなタイプでも良い。
以上述べたように、本発明によれば、次の効果が１４ら
れる。
れる。
■ サンプル・ボールド回路を用いていないので、高速
化が容易である。
化が容易である。
■ カレント・スイッチ（Ｑ、〜Ｑ４）と２つの電流出
力形ＤＡＣだけのシンプルな構成であるため、高速化を
追及しやずい。
力形ＤＡＣだけのシンプルな構成であるため、高速化を
追及しやずい。
■ 電流出力形ＤＡＣは全く同一のものでよいので、特
性の揃ったものは比較的得やずい。
性の揃ったものは比較的得やずい。
■ カレント・スイッチ（Ｑ＋〜Ｑ、）は２つの電流１
０１１１０２が定常状態となった値を選択するので変換
出力ＩＯにはグリッチは含まれない。
０１１１０２が定常状態となった値を選択するので変換
出力ＩＯにはグリッチは含まれない。
■ ２つの電流出力形ＤＡＣを交互に使用しているので
、この電流出力形ＤＡＣのスピードは、最終出力の半分
のスピードで良いので、高速化が容易である。
、この電流出力形ＤＡＣのスピードは、最終出力の半分
のスピードで良いので、高速化が容易である。
第１図は本発明に係る高速デジタル／アナログ変換回路
の構成例を示す図、第２図は従来の高速デジタル／アナ
ログ変換回路の構成例を示す図、第３図は第１因装置の
タイムチャート、第４図はグリッチの発生を説明するた
めの図である。 ＤＡＣ＋ 、ＤＡＣ２・・・電流出力形デジタル／アナ
ログ変換器、Ｑ＋〜Ｑ４・・・トランジスタ。
の構成例を示す図、第２図は従来の高速デジタル／アナ
ログ変換回路の構成例を示す図、第３図は第１因装置の
タイムチャート、第４図はグリッチの発生を説明するた
めの図である。 ＤＡＣ＋ 、ＤＡＣ２・・・電流出力形デジタル／アナ
ログ変換器、Ｑ＋〜Ｑ４・・・トランジスタ。
Claims (1)
- 【特許請求の範囲】 変換対象のデジタル信号を交互に導入しこれをアナログ
信号に変換する２つの電流出力形ＤＡＣと、 この２つの電流出力形ＤＡＣの出力をそれぞれ導入する
複数のカレント・スイッチと、 を備え、この複数のカレント・スイッチを介して２つの
電流出力形ＤＡＣの出力を交互に取出すようにしたこと
を特徴する高速デジタル／アナログ変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26033986A JPS63114422A (ja) | 1986-10-31 | 1986-10-31 | 高速デジタル／アナログ変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26033986A JPS63114422A (ja) | 1986-10-31 | 1986-10-31 | 高速デジタル／アナログ変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63114422A true JPS63114422A (ja) | 1988-05-19 |
Family
ID=17346612
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26033986A Pending JPS63114422A (ja) | 1986-10-31 | 1986-10-31 | 高速デジタル／アナログ変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63114422A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100761838B1 (ko) * | 2006-02-25 | 2007-09-28 | 삼성전자주식회사 | 스위칭 소자의 글리치 감소 장치 및 방법 |
| TWI424681B (zh) * | 2007-07-25 | 2014-01-21 | Realtek Semiconductor Corp | 用以降低閃爍雜訊之混合器電路及其方法 |
| JP2014135601A (ja) * | 2013-01-09 | 2014-07-24 | Asahi Kasei Electronics Co Ltd | 電流出力型デジタル−アナログ変換器および電流出力型δςデジタル−アナログ変換装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58154925A (ja) * | 1982-03-09 | 1983-09-14 | Matsushita Electric Ind Co Ltd | Ｄ／ａ変換器 |
-
1986
- 1986-10-31 JP JP26033986A patent/JPS63114422A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58154925A (ja) * | 1982-03-09 | 1983-09-14 | Matsushita Electric Ind Co Ltd | Ｄ／ａ変換器 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100761838B1 (ko) * | 2006-02-25 | 2007-09-28 | 삼성전자주식회사 | 스위칭 소자의 글리치 감소 장치 및 방법 |
| TWI424681B (zh) * | 2007-07-25 | 2014-01-21 | Realtek Semiconductor Corp | 用以降低閃爍雜訊之混合器電路及其方法 |
| JP2014135601A (ja) * | 2013-01-09 | 2014-07-24 | Asahi Kasei Electronics Co Ltd | 電流出力型デジタル−アナログ変換器および電流出力型δςデジタル−アナログ変換装置 |
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