JPH0645936A - アナログ・デジタル変換方式 - Google Patents
アナログ・デジタル変換方式Info
- Publication number
- JPH0645936A JPH0645936A JP6158992A JP6158992A JPH0645936A JP H0645936 A JPH0645936 A JP H0645936A JP 6158992 A JP6158992 A JP 6158992A JP 6158992 A JP6158992 A JP 6158992A JP H0645936 A JPH0645936 A JP H0645936A
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- Japan
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- conversion
- circuit
- selector
- signal
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Abstract
(57)【要約】
【目的】Ａ・Ｄ変換部の動作周波数を下げ、回路の実現
を容易にすることにある。 【構成】信号電圧を保持するＮ個のＳＨ回路１と、Ｎ個
のＡ・Ｄ変換部２と、これらＡ・Ｄ変換部２の出力の一
つを選択するセレクタ４と、このセレクタ４の出力を保
持するデータ保持回路５とを有する。第１のＳＨ回路１
と第１のＡ・Ｄ変換部２から成る第１の変換部３Ａで入
力信号ＩＮを標本化する。次に、第２の変換部３Ｂで入
力信号を標本化し、順次第Ｎの変換部３Ｎまで入力信号
を標本化する。これら第１〜第（Ｎ−１）の変換部３Ａ
〜３（Ｎ−１）が標本化している間に第Ｎの変換部３Ｎ
で標本化信号をＡ・Ｄ変換し、その変換結果をセレクタ
４を通してデータ保持回路５に保持する。次に、第２〜
第Ｎの変換部３Ｂ〜３Ｎが標本化している間に第１の変
換部３Ａで標本化信号をＡ・Ｄ変換し、その変換結果を
セレクタ４を通してデータ保持回路５に保持する。この
ように、順次第１〜第Ｎの変換部３Ａ〜３Ｎを使ってデ
ータ変換する。
を容易にすることにある。 【構成】信号電圧を保持するＮ個のＳＨ回路１と、Ｎ個
のＡ・Ｄ変換部２と、これらＡ・Ｄ変換部２の出力の一
つを選択するセレクタ４と、このセレクタ４の出力を保
持するデータ保持回路５とを有する。第１のＳＨ回路１
と第１のＡ・Ｄ変換部２から成る第１の変換部３Ａで入
力信号ＩＮを標本化する。次に、第２の変換部３Ｂで入
力信号を標本化し、順次第Ｎの変換部３Ｎまで入力信号
を標本化する。これら第１〜第（Ｎ−１）の変換部３Ａ
〜３（Ｎ−１）が標本化している間に第Ｎの変換部３Ｎ
で標本化信号をＡ・Ｄ変換し、その変換結果をセレクタ
４を通してデータ保持回路５に保持する。次に、第２〜
第Ｎの変換部３Ｂ〜３Ｎが標本化している間に第１の変
換部３Ａで標本化信号をＡ・Ｄ変換し、その変換結果を
セレクタ４を通してデータ保持回路５に保持する。この
ように、順次第１〜第Ｎの変換部３Ａ〜３Ｎを使ってデ
ータ変換する。
Description
【０００１】
【産業上の利用分野】本発明はアナログ・デジタル変換
方式（以下、Ａ・Ｄ変換方式と称す）に関し、特に複数
の低速のＡ・Ｄ変換部を用いた高速のＡ・Ｄ変換方式に
関する。
方式（以下、Ａ・Ｄ変換方式と称す）に関し、特に複数
の低速のＡ・Ｄ変換部を用いた高速のＡ・Ｄ変換方式に
関する。
【０００２】
【従来の技術】従来のＡ・Ｄ変換方式について、図５お
よび図６を参照して説明する。
よび図６を参照して説明する。
【０００３】図５は従来の一例を示すＡ・Ｄ変換回路の
ブロック図である。図５に示すように、従来のＡ・Ｄ変
換回路はアナログ信号を標本化するサンプルホールド回
路１と、Ａ・Ｄ変換部２と、変換データを保持するデー
タ保持回路５およびタイミング発生回路６とを有してい
る。かかる変換回路においては、信号成分の２倍以上の
標本化周期で標本化を行うと同時に、同じ周期でＡ・Ｄ
変換部を動作させている。すなわち、入力端子ＩＮに印
加されたアナログ信号はクロック発生回路６からのクロ
ックに同期して、ＳＨ回路１で一旦保持する。しかる
後、Ａ・Ｄ変換部２でアナログ信号はデジタル信号に変
換され、データ保持回路５で一周期の間保持され、出力
端子ＯＵＴから出力される。
ブロック図である。図５に示すように、従来のＡ・Ｄ変
換回路はアナログ信号を標本化するサンプルホールド回
路１と、Ａ・Ｄ変換部２と、変換データを保持するデー
タ保持回路５およびタイミング発生回路６とを有してい
る。かかる変換回路においては、信号成分の２倍以上の
標本化周期で標本化を行うと同時に、同じ周期でＡ・Ｄ
変換部を動作させている。すなわち、入力端子ＩＮに印
加されたアナログ信号はクロック発生回路６からのクロ
ックに同期して、ＳＨ回路１で一旦保持する。しかる
後、Ａ・Ｄ変換部２でアナログ信号はデジタル信号に変
換され、データ保持回路５で一周期の間保持され、出力
端子ＯＵＴから出力される。
【０００４】図６は図５における回路動作を説明するた
めのタイミング図である。図６に示すように、入力信号
ＩＮに対し、サンプルクロックは標本化タイミングを示
すクロックである。ＳＨ回路１からは階段状のサンプル
ホールド出力が出力され、それがＡ・Ｄ変換部２で変換
される。この変換出力がデータ保持回路５で保持され
る。要するに、入力信号ＩＮは信号成分の２倍以上の周
期のサンプルクロックで標本化され、Ａ・Ｄ変換部２で
は標本化周期以内でＡ・Ｄ変換をしなくてはならない。
めのタイミング図である。図６に示すように、入力信号
ＩＮに対し、サンプルクロックは標本化タイミングを示
すクロックである。ＳＨ回路１からは階段状のサンプル
ホールド出力が出力され、それがＡ・Ｄ変換部２で変換
される。この変換出力がデータ保持回路５で保持され
る。要するに、入力信号ＩＮは信号成分の２倍以上の周
期のサンプルクロックで標本化され、Ａ・Ｄ変換部２で
は標本化周期以内でＡ・Ｄ変換をしなくてはならない。
【０００５】
【発明が解決しようとする課題】上述した従来のＡ・Ｄ
変換方式は、アナログ入力信号が高速になればなるほど
高速のＡＤ変換部を必要とし、そのための動作周波数は
信号周波数の２倍以上に高速になるので、回路の実現が
困難になるという欠点がある。
変換方式は、アナログ入力信号が高速になればなるほど
高速のＡＤ変換部を必要とし、そのための動作周波数は
信号周波数の２倍以上に高速になるので、回路の実現が
困難になるという欠点がある。
【０００６】本発明の目的は、かかるＡ・Ｄ変換部の動
作周波数を下げ、経済的にして回路の実現を容易にする
Ａ・Ｄ変換方式を提供することにある。
作周波数を下げ、経済的にして回路の実現を容易にする
Ａ・Ｄ変換方式を提供することにある。
【０００７】
【課題を解決するための手段】本発明のＡ・Ｄ変換方式
は、アナログ信号を入力しその信号電圧を保持するサン
プルホールド回路および前記サンプルホールド回路に接
続されたＡ／Ｄ変換部をそれぞれ備えた第１乃至第Ｎの
変換部と、前記Ｎ個のＡ／Ｄ変換部の出力の一つを選択
するセレクタと、前記セレクタの出力データを保持する
データ保持回路と、前記各回路の同期をとるタイミング
発生回路とを有し、第１のサンプルホールド回路と第１
のＡ／Ｄ変換部から成る前記第１の変換部で入力信号を
標本化してから前記第２の変換部で入力信号を標本化
し、順次前記第Ｎの変換部まで入力信号を標本化する一
方、前記第１〜第（Ｎ−１）の変換部が標本化している
間に前記第Ｎの変換部で標本化信号をＡ／Ｄ変換しその
変換結果を前記セレクタを通して前記データ保持回路に
保持し、前記第２〜第Ｎの変換部が標本化している間に
前記第１の変換部で標本化信号をＡ／Ｄ変換しその変換
結果を前記セレクタを通して前記データ保持回路に保持
するようにし、順次第１〜第Ｎの変換部を用いてデータ
変換するように構成される。
は、アナログ信号を入力しその信号電圧を保持するサン
プルホールド回路および前記サンプルホールド回路に接
続されたＡ／Ｄ変換部をそれぞれ備えた第１乃至第Ｎの
変換部と、前記Ｎ個のＡ／Ｄ変換部の出力の一つを選択
するセレクタと、前記セレクタの出力データを保持する
データ保持回路と、前記各回路の同期をとるタイミング
発生回路とを有し、第１のサンプルホールド回路と第１
のＡ／Ｄ変換部から成る前記第１の変換部で入力信号を
標本化してから前記第２の変換部で入力信号を標本化
し、順次前記第Ｎの変換部まで入力信号を標本化する一
方、前記第１〜第（Ｎ−１）の変換部が標本化している
間に前記第Ｎの変換部で標本化信号をＡ／Ｄ変換しその
変換結果を前記セレクタを通して前記データ保持回路に
保持し、前記第２〜第Ｎの変換部が標本化している間に
前記第１の変換部で標本化信号をＡ／Ｄ変換しその変換
結果を前記セレクタを通して前記データ保持回路に保持
するようにし、順次第１〜第Ｎの変換部を用いてデータ
変換するように構成される。
【０００８】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１は本発明の第一の実施例を示すＡ・Ｄ
変換回路のブロック図である。図１に示すように、本実
施例は、入力端子ＩＮからのアナログ信号電圧を保持す
るサンプルホールド回路１およびＡ・Ｄ変換部２からな
る第１〜第Ｎの変換部３Ａ〜３Ｎと、Ｎ個のＡ・Ｄ変換
部３Ａ〜３Ｎの出力の一つを選択するセレクタ４と、こ
のセレクタ４の出力データを保持するデータ保持回路５
と、タイミング発生回路６とを有している。第１のサン
プルホールド回路１および第１のＡ・Ｄ変換部２から成
る第１の変換部３Ａで入力信号を標本化後、第２の変換
部３Ｂで入力信号を標本化する。順次、第Ｎの変換部３
Ｎまで入力信号を標本化し、第１〜〔Ｎ−１〕の変換部
３Ａ〜３（Ｎ−１）が標本化している間に第Ｎの変換部
３Ｎで標本化信号をＡ・Ｄ変換する。このＡ・Ｄ変換結
果はセレクタ４を通してデータ保持回路５に保持され
る。次に、第２〜Ｎの変換回路が標本化している間に第
１の変換部３Ａで標本化信号をＡ・Ｄ変換し、その変換
結果をセレクタ４を通してデータ保持回路４に保持す
る。順次、第１〜Ｎの変換部３Ａ〜３Ｎを使ってデータ
変換するようにし、入力信号の標本化を複数のサンプル
ホールド回路１とＡ・Ｄ変換部２を順次変えながらデジ
タルデータに変換する。
て説明する。図１は本発明の第一の実施例を示すＡ・Ｄ
変換回路のブロック図である。図１に示すように、本実
施例は、入力端子ＩＮからのアナログ信号電圧を保持す
るサンプルホールド回路１およびＡ・Ｄ変換部２からな
る第１〜第Ｎの変換部３Ａ〜３Ｎと、Ｎ個のＡ・Ｄ変換
部３Ａ〜３Ｎの出力の一つを選択するセレクタ４と、こ
のセレクタ４の出力データを保持するデータ保持回路５
と、タイミング発生回路６とを有している。第１のサン
プルホールド回路１および第１のＡ・Ｄ変換部２から成
る第１の変換部３Ａで入力信号を標本化後、第２の変換
部３Ｂで入力信号を標本化する。順次、第Ｎの変換部３
Ｎまで入力信号を標本化し、第１〜〔Ｎ−１〕の変換部
３Ａ〜３（Ｎ−１）が標本化している間に第Ｎの変換部
３Ｎで標本化信号をＡ・Ｄ変換する。このＡ・Ｄ変換結
果はセレクタ４を通してデータ保持回路５に保持され
る。次に、第２〜Ｎの変換回路が標本化している間に第
１の変換部３Ａで標本化信号をＡ・Ｄ変換し、その変換
結果をセレクタ４を通してデータ保持回路４に保持す
る。順次、第１〜Ｎの変換部３Ａ〜３Ｎを使ってデータ
変換するようにし、入力信号の標本化を複数のサンプル
ホールド回路１とＡ・Ｄ変換部２を順次変えながらデジ
タルデータに変換する。
【０００９】図２は図１における回路動作を説明するた
めの各部信号のタイミング図である。図２に示すよう
に、ここではＮ＝４の場合を例にとり、４つのサンプル
ホールド回路１のクロックタイミングと、４つのＡ・Ｄ
変換部３の出力タイミングと、データ保持回路５の出力
タイミングとを示す。まず、入力端子ＩＮに入力された
信号は、タイミング発生回路６からのクロックにより第
１のサンプルホールド回路から第４のサンプルホールド
回路へと順次標本化される。これら４つのサンプルホー
ルド回路で保持された電圧が４つのＡ・Ｄ変換部２でデ
ジタルデータに変換されるタイミングを変換部出力の
（１）〜（８）に示す。これらＡ・Ｄ変換部２からの出
力をセレクタ４を通してデータ保持回路５に保持される
タイミングをＯＵＴに示す。例えば、入力端子ＩＮに印
加された信号は、第１のサンプルホールドクロックによ
りサンプルホールド回路１で保持され、第１のＡ・Ｄ変
換部出力の（１）の期間以内にＡ・Ｄ変換部２でデジタ
ルデータに変換される。この変換データはセレクタ４を
通して出力ＯＵＴの（１）の期間にデータ保持回路５に
保持され、出力端子ＯＵＴから出力される。以下、同様
出力ＯＵＴの（２）〜（８）の期間にデータが出力され
る。
めの各部信号のタイミング図である。図２に示すよう
に、ここではＮ＝４の場合を例にとり、４つのサンプル
ホールド回路１のクロックタイミングと、４つのＡ・Ｄ
変換部３の出力タイミングと、データ保持回路５の出力
タイミングとを示す。まず、入力端子ＩＮに入力された
信号は、タイミング発生回路６からのクロックにより第
１のサンプルホールド回路から第４のサンプルホールド
回路へと順次標本化される。これら４つのサンプルホー
ルド回路で保持された電圧が４つのＡ・Ｄ変換部２でデ
ジタルデータに変換されるタイミングを変換部出力の
（１）〜（８）に示す。これらＡ・Ｄ変換部２からの出
力をセレクタ４を通してデータ保持回路５に保持される
タイミングをＯＵＴに示す。例えば、入力端子ＩＮに印
加された信号は、第１のサンプルホールドクロックによ
りサンプルホールド回路１で保持され、第１のＡ・Ｄ変
換部出力の（１）の期間以内にＡ・Ｄ変換部２でデジタ
ルデータに変換される。この変換データはセレクタ４を
通して出力ＯＵＴの（１）の期間にデータ保持回路５に
保持され、出力端子ＯＵＴから出力される。以下、同様
出力ＯＵＴの（２）〜（８）の期間にデータが出力され
る。
【００１０】図３は本発明の第二の実施例を示すＡ・Ｄ
変換回路のブロック図である。図３に示すように、本実
施例は入力端子ＩＮに接続されたサンプルホールド回路
１およびＡ・Ｄ変換部２からなる第１〜第Ｎの変換部３
Ａ〜３Ｎと、並列データから直列データに変換するＰ・
Ｓ変換回路７と、セレクタ４およびタイミング発生回路
６とを有し、セレクタ４の出力を出力端子ＯＵＴに直結
している。
変換回路のブロック図である。図３に示すように、本実
施例は入力端子ＩＮに接続されたサンプルホールド回路
１およびＡ・Ｄ変換部２からなる第１〜第Ｎの変換部３
Ａ〜３Ｎと、並列データから直列データに変換するＰ・
Ｓ変換回路７と、セレクタ４およびタイミング発生回路
６とを有し、セレクタ４の出力を出力端子ＯＵＴに直結
している。
【００１１】図４は図３における回路動作を説明するた
めの各部信号のタイミング図である。図４に示すよう
に、ここでもＮ＝４の場合を例にとって説明する。第１
乃至第４のサンプル・ホールドクロックはサンプルホー
ルド回路１のクロックタイミングであり、Ａ・Ｄ変換出
力は第１のＡ・Ｄ変換部３Ａの出力タイミング、パラレ
ル・ロードパルスは第１のＡ・Ｄ変換部３Ａに対応した
第１のＰ・Ｓ変換部７Ａのパラレルデータロードパル
ス、Ｐ・Ｓ変換クロックはＰ・Ｓ変換部７Ａ〜７Ｎのク
ロック、ＯＵＴはセレクタ４からのデータ出力タイミン
グをそれぞれ示す。まず、入力端子ＩＮに入力された信
号は、タイミング発生回路６からのクロックにより第１
の変換部３Ａのサンプルホールド回路１から第Ｎの変換
部３Ｎのサンプルホールド回路へと順次標本化される。
このタイミングは、図４のサンプルホールドクロック第
１〜第４に示す。これらのサンプルホールド回路１で保
持された電圧が第１のＡ・Ｄ変換部２でデジタルデータ
に変換されるタイミングは図４のＡ・Ｄ変換出力に示す
とおりである。また、第１のＡ・Ｄ変換部２からの出力
をＰ・Ｓ変換部７Ａでパラレル・シリアル変換した後、
セレクタ４を通して出力端子ＯＵＴに出力するタイミン
グは図４のＯＵＴに示すとおりである。例えば、図３の
入力端子ＩＮに印加された信号は、図４に示すタイミン
グにより第１の変換部３Ａのサンプルホールド回路１で
保持し、図４のＡ・Ｄ変換出力における“１”の期間以
内に、第１の変換部３ＡのＡ・Ｄ変換部２でデジタルデ
ータに変換する。この変換されたデータはパラレル・シ
リアル変換部７Ａに入力される。この入力されるタイミ
ングは図４に示すパラレル・ロードパルスがロウレベル
のタイミングでＰ・Ｓ変換クロックの立ち上がりに同期
して入力され、セレクタ４を通して出力端子ＯＵＴから
出力される。
めの各部信号のタイミング図である。図４に示すよう
に、ここでもＮ＝４の場合を例にとって説明する。第１
乃至第４のサンプル・ホールドクロックはサンプルホー
ルド回路１のクロックタイミングであり、Ａ・Ｄ変換出
力は第１のＡ・Ｄ変換部３Ａの出力タイミング、パラレ
ル・ロードパルスは第１のＡ・Ｄ変換部３Ａに対応した
第１のＰ・Ｓ変換部７Ａのパラレルデータロードパル
ス、Ｐ・Ｓ変換クロックはＰ・Ｓ変換部７Ａ〜７Ｎのク
ロック、ＯＵＴはセレクタ４からのデータ出力タイミン
グをそれぞれ示す。まず、入力端子ＩＮに入力された信
号は、タイミング発生回路６からのクロックにより第１
の変換部３Ａのサンプルホールド回路１から第Ｎの変換
部３Ｎのサンプルホールド回路へと順次標本化される。
このタイミングは、図４のサンプルホールドクロック第
１〜第４に示す。これらのサンプルホールド回路１で保
持された電圧が第１のＡ・Ｄ変換部２でデジタルデータ
に変換されるタイミングは図４のＡ・Ｄ変換出力に示す
とおりである。また、第１のＡ・Ｄ変換部２からの出力
をＰ・Ｓ変換部７Ａでパラレル・シリアル変換した後、
セレクタ４を通して出力端子ＯＵＴに出力するタイミン
グは図４のＯＵＴに示すとおりである。例えば、図３の
入力端子ＩＮに印加された信号は、図４に示すタイミン
グにより第１の変換部３Ａのサンプルホールド回路１で
保持し、図４のＡ・Ｄ変換出力における“１”の期間以
内に、第１の変換部３ＡのＡ・Ｄ変換部２でデジタルデ
ータに変換する。この変換されたデータはパラレル・シ
リアル変換部７Ａに入力される。この入力されるタイミ
ングは図４に示すパラレル・ロードパルスがロウレベル
のタイミングでＰ・Ｓ変換クロックの立ち上がりに同期
して入力され、セレクタ４を通して出力端子ＯＵＴから
出力される。
【００１２】
【発明の効果】以上説明したように、本発明のＡ・Ｄ変
換方式は、サンプルホールド回路およびＡ・Ｄ変換部を
それぞれに備えた複数個の変換部とセレクタ等を設け、
順次第１〜第Ｎの変換部を使ってデータ変換することに
より、Ａ・Ｄ変換部の変換時間をＮ倍に延ばすことがで
き、Ａ・Ｄ変換回路の動作周波数を下げられるので、Ｃ
ＭＯＳ等の低速で消費電力を生かせるプロセスを用いる
ことができ、回路の実現を容易にするという効果があ
る。また、本発明はＡ・Ｄ変換出力をパラレル・シリア
ル変換することにより、信号線の数を減らすこともでき
るという効果がある。
換方式は、サンプルホールド回路およびＡ・Ｄ変換部を
それぞれに備えた複数個の変換部とセレクタ等を設け、
順次第１〜第Ｎの変換部を使ってデータ変換することに
より、Ａ・Ｄ変換部の変換時間をＮ倍に延ばすことがで
き、Ａ・Ｄ変換回路の動作周波数を下げられるので、Ｃ
ＭＯＳ等の低速で消費電力を生かせるプロセスを用いる
ことができ、回路の実現を容易にするという効果があ
る。また、本発明はＡ・Ｄ変換出力をパラレル・シリア
ル変換することにより、信号線の数を減らすこともでき
るという効果がある。
【図１】本発明の第一の実施例を示すＡ・Ｄ変換回路の
ブロック図である。
ブロック図である。
【図２】図１における回路動作を説明するための各部信
号のタイミング図である。
号のタイミング図である。
【図３】本発明の第二の実施例を示すＡ・Ｄ変換回路の
ブロック図である。
ブロック図である。
【図４】図３における回路動作を説明するための各部信
号のタイミング図である。
号のタイミング図である。
【図５】従来の一例を示すＡ・Ｄ変換回路のブロック図
である。
である。
【図６】図５における回路動作を説明するための各部信
号のタイミング図である。
号のタイミング図である。
１ サンプル・ホールド回路（ＳＨ） ２ アナログ・デジタル変換部（ＡＤ） ３Ａ〜３Ｎ 第１〜第Ｎの変換部 ４ セレクタ ５ データ保持回路 ６ タイミング発生回路 ７Ａ〜７Ｎ パラレル・シリアル（Ｐ・Ｓ）変換部 ＩＮ アナログ入力 ＯＵＴ デジタル出力
Claims (1)
- 【請求項１】 アナログ信号を入力しその信号電圧を保
持するサンプルホールド回路および前記サンプルホール
ド回路に接続されたＡ／Ｄ変換部をそれぞれ備えた第１
乃至第Ｎの変換部と、前記Ｎ個のＡ／Ｄ変換部の出力の
一つを選択するセレクタと、前記セレクタの出力データ
を保持するデータ保持回路と、前記各回路の同期をとる
タイミング発生回路とを有し、第１のサンプルホールド
回路と第１のＡ／Ｄ変換部から成る前記第１の変換部で
入力信号を標本化してから前記第２の変換部で入力信号
を標本化し、順次前記第Ｎの変換部まで入力信号を標本
化する一方、前記第１〜第（Ｎ−１）の変換部が標本化
している間に前記第Ｎの変換部で標本化信号をＡ／Ｄ変
換しその変換結果を前記セレクタを通して前記データ保
持回路に保持し、前記第２〜第Ｎの変換部が標本化して
いる間に前記第１の変換部で標本化信号をＡ／Ｄ変換し
その変換結果を前記セレクタを通して前記データ保持回
路に保持するようにし、順次第１〜第Ｎの変換部を用い
てデータ変換することを特徴とするアナログ・デジタル
変換方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6158992A JPH0645936A (ja) | 1992-03-18 | 1992-03-18 | アナログ・デジタル変換方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6158992A JPH0645936A (ja) | 1992-03-18 | 1992-03-18 | アナログ・デジタル変換方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0645936A true JPH0645936A (ja) | 1994-02-18 |
Family
ID=13175491
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6158992A Withdrawn JPH0645936A (ja) | 1992-03-18 | 1992-03-18 | アナログ・デジタル変換方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0645936A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002535909A (ja) * | 1999-01-20 | 2002-10-22 | テレフオンアクチーボラゲツト エル エム エリクソン（パブル） | 低エネルギーａｄｃ |
| WO2014135686A1 (en) * | 2013-03-08 | 2014-09-12 | Anacatum Design Ab | Efficient time-interleaved analog-to-digital converter |
| US9331708B2 (en) | 2013-03-08 | 2016-05-03 | Anacatum Design Ab | Estimation of imperfections of a time-interleaved analog-to-digital converter |
| US9350374B2 (en) | 2013-03-08 | 2016-05-24 | Anacatum Design Ab | Configurable time-interleaved analog-to-digital converter |
| WO2019220757A1 (ja) * | 2018-05-14 | 2019-11-21 | 住友電気工業株式会社 | Ａｄコンバータ、車載制御装置及び、ａｄコンバータの制御方法 |
| CN112019992A (zh) * | 2019-05-29 | 2020-12-01 | 瑞昱半导体股份有限公司 | 支持多声道输入功能的音频处理电路 |
-
1992
- 1992-03-18 JP JP6158992A patent/JPH0645936A/ja not_active Withdrawn
Cited By (11)
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