SU1339890A1 - Многоканальный аналого-цифровой преобразователь - Google Patents

Abstract

Изобретение относитс  к автоматике и измерительной технике и может быть использовано в системах управлени  дл  параллельного квантовани  со средней частотой большого числа аналоговых сигналов и дл  квантовани  с высокой частотой одиночных аналоговых сигналов. Цель изобретени  - расширение, области применени  за счет увеличени  динамического диапазона преобразовани . Цикл преобразовани  аналого-цифрового преобразовател  наСО ОО со о

Description

13

чинаетс  по внешнему запускающему IM пульсу, поступающему на вход блока 15 управлени , на выходах которого в зависимости от значени  кода режима вырабатываетс  последовательность управл ющих сигналов, соответствующих многоканальному или одноканальному преобразованию, В многоканальном режиме на вход суммировани  счетчика 8 поступают импульсы переноса со счетчика 7, по которым предьщущее содержимое счетчика 8 запоминаетс  в регистре 9 на врем  такта. Выходной код счетчика 8 управл ет цифроаналоговым преобразователем 10, напр жение с которого поступает через делитель 2 на первые входы блока 1 компараторов дл  сравнени  с входными сигналами. Причем в этом режиме генераторы 13, 4 стабильного тока отключены от входа

1

Изобретение относитс  к области автоматики и измерительной техники и может быть использовано в -системах управлени  дл  параллельного квантовани  со средней частотой больщого числа аналоговых сигналов и дл  кван- товани  с высокой часто той одиночных аналоговых сигналов.

Целью изобретени   вл етс  расти- рение области применени  за счет увеличени  динамического диапазона преобразовани .

На фиг«1 и 2 изображены структурные электрические схемы устройства и его блока управлени  соответственно; на фиг.З и 4 - временные диаграммы, по сн ющие работу устройства в много- .канальном и одноканальном режимах соответственно ,

Многоканальный аналого-цифровой преобразователь (АЦП) содержит (фиг.1) блок компараторов 1.0-1.М-1, делитель 2 напр жени , регистры 3 и 4 на М разр дов, блок элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 5.0-5.М-1, мультиплексор 6, двоичные счетчики 7 и 8 (К- и Р-раз- р дные), регистр 9 на Р разр дов, цифроаналоговый преобразователь (ЦАП) 10, токовые ключи 11 и 12, генерато890

делител  2 с помощью токовых ключей 11, 12. Результаты сравнени  поступают на входы синхронного формировател  импульсов, состо щего из регистров 3, 4 и блока 5 элементов ИСКЛЮЧАЮП1ЕЕ ИЛИ. Циклический опрос в каждом такте состо ний блока 5 осуществл етс  с помощью мультиплексора 6 и счетчика. В режиме одноканального преобразовани  аналого-цифровой преобразователь работает по типу последовательно-параллельного преобразовател  сигнала, поступающего на входы всех компараторов блока 1. При этом с помощью блока 15 управлени  и токовых ключей 11, 12 осуществл етс  поочередное подключение к делителю 2 генераторов 13, 14, что соответствует формированию грубой и точной шкал преобразовател . 1 з.п. ф-лы, 4 ил.

ры 13 и 14 стабильного тока и блок 15 управлени .

Блок 15 управлени  (фиг.2) .содержит триггеры 16 и 17, элементы И 18- 20, элемент И-НЕ 21, мультиплексоры 22-26, счетчик 27 по модулю три, элемент НЕ 28, элементы И 29 и 30, элемент НЕ 31, счетный триггер 32, тактовый генератор 33, элемент И 34, элемент И-НЕ 35, элемент И 36, D- триггер 37 и элемент ИСКЛЮЧАЮЩЕЕ 1 ИЛИ 38,

На временных диаграммах фиг.З и 4 отмече 1Ы моменты t| выработки переднего фронта импульсов переноса счетчика 7, а также показаны длительность t одного такта, величина U, амплитудного диапазона п входных сигналов ЦАП 10, величина U амплитудного диапазона входных сигналов , выходной сигнал Un ЦАП 10, величина напр жени  U,. на втором входе делител  2, сигнал G на пр мом выход тактового генератора 33 и сигналы 1 - 1 и О - О на первом - п том входах и на первом - дес том выходах блока 15 управлени  соответственно. Кроме того, показаны сигналы Uo-Uy и сигнал и на вторых входах блока компараторов 1.0-1.7 соответственно на

П

фиг.З и 4 (одноканальиьцЧ режим работы 8-канального Д-разр дного вариа) та устройства).

Устройство работает следующим образом .

Цикл преобразовани  сигналов инициируетс  внешним запускающим импульсом I,, который поступает на первый вход блока 15 управлени  (фиг,2). В зависимости от значени  кода режима I на выходах блока управлени  вырабатываетс  последовательность управ

л ющих сигналов, соответствующа  мно- U(j(t;) в следующее состо ние с време- гоканальному режиму (фиг.З) или режи- 15 нем анализа результатов сравнени  его му одноканального устройства (фиг.4). Так, в многоканальном режиме на вход суммировани  счетчика 8 и вход синхронизации регистра 9 поступают импульсы переноса счетчика 7, по кото- 20 состо ний блока элементов ИСКЛЮЧАЮЩЕЕ

предьщ тцего состо ни  с измер емыми сигналами и формировани  сигналов готовности результатов путем циклического опроса в каждом такте t ,v, -t;

ИЛИ 5.0-5.М-1 с помощью двоичного мультиплексора 6 и счетчика 7. В каждом такте преобразовани  счетчик 7 формирует двоичную последовательность Выходной код счетчика 8 управл ет 25 номеров каналов от нул  до М-1 2-1 ЦАП 10, который в этом случае выраба- на адресных входах мультиплексора 6

и выходные сигналы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ поочередно подключаютс  к п тому входу блока 15 управлени , ко- 30 торый в случае единичного сигнала на выходе мультиплексора 6 формирует сигнал готовности результата на своем дев том выходе. По этому сигналу готовности с выходов регистра 9 считы- ключены от второго входа делител  2, 35 ваетс  Р-разр дный двоичный эквива- то на первые входы компараторов 1,0- лент измер емого сигнала Ug(t;)5 а с

выходов счетчика 7 - двоичный номер 1 его канала. Таким образом, така 

рым в моменты t; предыдущее содержимое счетчика 8 запоминаетс  в регистре 9 на врем  такта t, а содержимое счетчика 8 увеличиваетс  на единицу.

тывает ступенчато нарастающее напр жение с квантом и„/2 . Это напр жение поступает на первый вход делител  2 из М одинаковых резисторов сопротивлением R, а с его выходов - на первые входы блока компараторов 1.0-1.М-1. Так как в этом режиме генераторы 13 и 14 стабильного тока от1 .М-1 поступают одинаковые сигналы, равные Uu(t;), в многоканальном режиме эталонный сигнал Uu(t;) одновресхема обеспечивает формирование посменно сравниваетс  со всеми измер е- 40 ледовательности Р-разр дньгх цифровых

эквивалентов всех измер емых сигисшов Uj,(t; )-и ,,, (t;) и двоичных номеров их каналов на выходе соответственно

мыми сигналами U (t )-U (t.) , поступающими на вторые входы компараторов 1.0-1.М-1. Результаты этих сравнений поступают с выходов компарато- регистра 9 и счетчика 7 за врем  одров на входы М-канального синхронного 45 ного цикла преобразовани  2 t мето- формировател  импульсов длительностью

-т

ДОМ последовательного счета приращений с уплотнением цифровых результатов .

АЦП переводитс  в режим однока- 5Q нального 2К-разр дного последовательно-параллельного преобразовани  путем простого изменени  одноразр дного кода режима 1 на втором входе блока 15 управлени . При работе устройства в 15 управлени . Така  схема обеспечи- 55 одноканальном режиме в -каждом цикле

преобразовани  входного сигнала V блок управлени  вьфабатывает последовательность управл ющих сигналов (фиг.4). В этом режиме работы в иссосто щего из соединенных последовательно регистров 3 и 4 и блока элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 5.0-5.М-1, соединенных первыми и вторыми входами с выходами регистров 3 и 4, подключенных входами синхронизации и установки нул  к выходу переноса 2 -1 счётчика 7 и к третьему выходу блока

вает формирование только одного пульса по каждому из каналов за все врем  цикла преобразовани  на интервале t;, -t; в случае, если на интер

4

вале t;-t;.| сигнал 1Ц(1,) превысил измер емое .кение в этом канале и cooTBeTCTBCFiHo компаратор этого канала изменил на интервале t;-tj.,

свое нулевое состо ние на единичное $ т.е. обеспечивает формирование импульса на выходе элемента ИСКЛЮЧАЙЩЕЕ ИЛИ 5.1 на интервале t; + , t; , в тече- ние которого в регистре 9 хранитс  Рразр дный цифровой эквивалент входного сигнала Ug(t). Это позвол ет совместить врем  установ тени  сигнала

U(j(t;) в следующее состо ние с време- нем анализа результатов сравнени  его состо ний блока элементов ИСКЛЮЧАЮЩЕЕ

предьщ тцего состо ни  с измер емыми сигналами и формировани  сигналов готовности результатов путем циклического опроса в каждом такте t ,v, -t;

схема обеспечивает формирование посэквивалентов всех измер емых сигисшов Uj,(t; )-и ,,, (t;) и двоичных номеров их каналов на выходе соответственно

регистра 9 и счетчика 7 за врем  од ного цикла преобразовани  2 t мето-

двоичных чисел от нул  до 1+1 с выходов счетчика 7. Таким образом, в схеме обеспечиЕ аетс  преобразование М- разр дного унитарного эквивалента опорного напр жени  Vl(l + )/2

5

ичныи код счетчика

в двои занесени  его

20

ходном состо нии, т.е. до прихода запускающего импульса 1( к второму входу делител  2 из М одинаковых резисторов сопротивлением R подключен генератор 13 стабильного тока Л, а выходной сигнал UuCt) равен нулю в соответствии с нулевым содержимым счетчиком 8, что обеспечивает формирование на выходах делител  2 грубой 0 шкалы опорных эквидистантных напр жений с квантом Urr,/2 A|R в диапазоне от нул  до и„. Таким образом, в исходном состо нии производитс  сравнение входного сигнала U с опорными

VК

напр жени ми , поступающими на первые входы компараторов 1.0-1.М-1 с выходов делител  2. Этот результат сравнени  поступает на входы регистра 3, который в зтом режиме совместно с регистром 4, блоком элементов ИСКЛЮЧАЮЩЕЕ ИЛИ S.O-S.M-I, мультиплексором 6 и счетчиком 7 выполн ет функдию последовательного опорных напр жений заноситс  в регистр приоритетного шифратора М-разр дного 25 3, а результат первого такта преобра- унитарного кода компараторов 1.0-.. зовани  переписываетс  с выходов счет- 1 .М-1 в двоичный К-разр дньм код счетчика 7 . С приходом запускающего импульса в момент tо в регистр 3 заноситс  М-раз- р дньш код компараторов - результат 30 сравнени  сигнала UyCto), равного и„(1+ D/Z U,(t,) -и()/2 с опорными напр жени ми , где 1 - наивысший из номеров компараторов 1.0-1.1, опорные напр жени  ко- g ных опорных напр жений на первых вхо- торых меньше величины ). В этот дах компараторов 1.0-1.М-1. На интер- же момент t предыдущее нулевое содержимое регистра 3 переписываетс  в регистр 4 и соответственно выходные сигналы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 5.0-5.1 остаютс  в исходном, нулевом состо нии, а выходные сигналы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 5.1+5-М-1 устанавливаютс  в единичное состо ние на врем  такта t,-t(,. На интервале t,-t счетчик: 7 формирует на адресных входах мультиплексора 6 двоичную последовательность чисел от нул  до М-1 2 -1 и выходные сигналы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 5.0-5.М-1 поочередно подключаютс  к п тому входу блока уп- paвлeнIi , который вырабатывает на своем седьмом выходе сигнал О/ разрешени  предустановки счетчика 8 от мо

в счетчик 8. В соответствии с содержимым счетчика 8 выходной сигнал ЦАП 10 устанавливаетс  к моменту t. равным и(1+1)/2 . А поскольку в момент t посредством изменени  сигналов 04 и 0 на входах управлени  ключей 11 и 12 генератор 13 стабильного тока А, g отключилс , а генератор 14 стабильного тока А подключилс  к второму входу делител  2, то на первых входах компараторов 1.0-1.М-1 к моменту tj устанавливаетс  шкала точных опорных напр жений с квантом в диапазоне от U(H-1)/2 до 1(1 + 2)/ /2 . В момент t результат сравнени  сигнала ) со шкалой точных

чика 8 в регистр 9 и счетчик 8.обнул етс  по входу установки нул . Так же, в момент t генератор 13 стабильного тока А, подключаетс , а генератор стабильного тока А отключаетс  от второго входа делител  2, что обеспечивает установление к моменту tj исходной, грубой шкалы эквидистантвале t.j-t происходит преобразование М-разр дного унитарного кода компараторов в двоичный К-разр дный код счетчика 7 аналогично преобразованию на интервале ti-t за тем исключением, что сигнал О-, разрешени  предустановки счетчика 8 не вырабатываетс , а вырабатываетс  сигнал 0 готовности g результата на дев том выходе блока управлени  в тот момент, когда содержимое счетчика 7 соответствует К младшим разр дам цифрового эквивалента сигнала ). По сигналу готовности старшие разр ды результата считываютс  с выходов регистра 9, а младшие его разр ды - с выходов счетчика 7. Таким образом, в одноканальном режиме работы обеспечиваетс  формирование

40

50

мента t до момента по влени  единич- 55 разр дного двои ного эквиного сигнала на выходе мультиплексора 6. Соответственно в счетчик 8 по входам предустановки его старших разр дов заноситс  последовательность

39890G

двоичных чисел от нул  до 1+1 с выходов счетчика 7. Таким образом, в схеме обеспечиЕ аетс  преобразование М- разр дного унитарного эквивалента опорного напр жени  Vl(l + )/2

5

в ичныи код счетчика

и занесени  его

опорных напр жений заноситс  в регистр 3, а результат первого такта преобра- зовани  переписываетс  с выходов счет- ных опорных напр жений на первых вхо- дах компараторов 1.0-1.М-1. На интер-

в счетчик 8. В соответствии с содержимым счетчика 8 выходной сигнал ЦАП 10 устанавливаетс  к моменту t. равным и(1+1)/2 . А поскольку в момент t посредством изменени  сигналов 04 и 0 на входах управлени  ключей 11 и 12 генератор 13 стабильного тока А, отключилс , а генератор 14 стабильного тока А подключилс  к второму входу делител  2, то на первых входах компараторов 1.0-1.М-1 к моменту tj устанавливаетс  шкала точных опорных напр жений с квантом в диапазоне от U(H-1)/2 до 1(1 + 2)/ /2 . В момент t результат сравнени  сигнала ) со шкалой точных

опорных напр жений заноситс  в регист 3, а результат первого такта преобра- зовани  переписываетс  с выходов счет- ных опорных напр жений на первых вхо- дах компараторов 1.0-1.М-1. На интер-

чика 8 в регистр 9 и счетчик 8.обнул етс  по входу установки нул . Так же, в момент t генератор 13 стабильного тока А, подключаетс , а генератор стабильного тока А отключаетс  от второго входа делител  2, что обеспечивает установление к моменту tj исходной, грубой шкалы эквидистантопорных напр жений заноситс  в регистр 3, а результат первого такта преобра- зовани  переписываетс  с выходов счет- ных опорных напр жений на первых вхо- дах компараторов 1.0-1.М-1. На интер-

вале t.j-t происходит преобразование М-разр дного унитарного кода компараторов в двоичный К-разр дный код счетчика 7 аналогично преобразованию на интервале ti-t за тем исключением, что сигнал О-, разрешени  предустановки счетчика 8 не вырабатываетс , а вырабатываетс  сигнал 0 готовности результата на дев том выходе блока управлени  в тот момент, когда содеримое счетчика 7 соответствует К младим разр дам цифрового эквивалента сигнала ). По сигналу готовности старшие разр ды результата считываютс  с выходов регистра 9, а младшие его разр ды - с выходов счетчика 7. Таким образом, в одноканальном режиме работы обеспечиваетс  формирование

валента сигнала U, ({,2} последовательно-параллельным методом за врем  цикла, не превьппающее 3i..

- 13

ет ул рил  структура ЛЦП позвол ет практически полностью совместить элементы многоканального устройства последовательного счета приращений с уплотнением , цифровых результатов и од- ноканального устройства последовательно-параллельного типа, обеспечивает расширение допустимого частотного спектра измер емых сигналов в многоканальном режиме в М раз и в одно- канальном режиме в 2 Р/3 раз и соответственно расшир ет область применени  предлагаемой схемы по сравнению со схемой последовательного счета приращений с цифровым коммутатором.

Claims (1)

1. Многоканальньй аналого-цифровой преобразователь, содержащий блок компараторов , первые входы которого  вл ютс  соответствующими шинами входных сигналов, первый регистр, выходы которого  вл ютс  соответствующими выходными шинами, мультиплексор, адресные входы которого соединены с соответствующими выходами разр дов первого двоичного счетчика, цифроаналого- вьй преобразователь, входы которого соответственно объединены с информационными входами первого регистра и подключены к соответствующим выходам разр дов второго счетчика, и блок управлени , первый вход которого  вл етс  шиной запуска, а первый выход соединен со счетным входом первого двоичного счетчика, отличающийс  тем, что, с целью расширени  области применени  за счет увеличени  динамического диапазона преобразовани , в него введены второй и третий регистры, делитель напр жени , первьй и второй токовые ключи, первый и второй генераторы стабильного тока и блок элементов ИСКЛЮЧАЮП1ЕЕ ИЛИ, первые входы которого соответственно объединены с информационными входами третьего регистра и подключены к соответствующим выходам второго регистра , информационные входы которого соответственно соединены с выходами блока компараторов, вторые входы которого подключены к соответствующим выходам делител  напр жени , первьш вход которого соединен с выходом циф- роаналогового преобразовател , а второй вход подключен к выходу второго токового ключа, токовый вход которого

8

соединен с пыходпм второго генсраторл стабильного тока, а вход управлени - с вторым рзыходоь блока управлени ,

второй вход которого  вл етс  шиной „

режима, а третий вход объединен с

входами синхронизации второго и третьего pertiCTpoB и подключен к выходу переноса первого двоичного счетчика,

выходы разр дов которого  вл ютс  со- ответствующ11ми шинами номера канала и соответственно подключены к информационным входам старших разр дов второго двоичного счетчика, информа5 ционные входы младших разр дов которого  вл ютс  шиной логического нул , а выход переноса соединен с четвертым входом блока управлени , п тый вход котого соединен с выходом мультиплекQ сора, информационные входы которого соединены с соответствующими выходами блока элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, вторые входы которого соединены с соответствующими выходами третьего реги5 стра, вход сброса которого объединен с входом сброса второго регистра и подключен к третьему выходу блока управлени , четвертый выход которого подключен к входу управлени  первого

0 токового ключа, токовый вход которого соединен с выходом первого генератора стабильного тока, а выход - с , вторым входом делител  напр жени , при этом п .тый, шестой и седьмой вы- ходы блока управлени  подключены соответственно к счетному входу и входам сброса и записи второго двоичного счетчика, восьмой выход блока управлени  соединен с входом синхронизации

0 первого регистра, а дев тый и дес тый выходы  вл ютс  соответственно шиной готовности и шиной окончани  преобразовани .

2, Преобразователь по п.1, о т 5личающийс  тем, что блок управлени  вьтолнен на первом, втором , третьем, четвертом, п том, шестом и седьмом элементах И, первом и втором элементах И-НЕ, первом, втоQ ром, третьем, четвертом и п том мультиплексорах , счетчике по модулю три, первом и втором элементах НЕ, счетном триггере, первом, втором и третьем D-триггерах, элементе ИСКЛЮЧАЮg ЩЕЕ ИЛИ и тактовом генераторе, пр мой выход которого соединен с первым входом шестого элемента И, второй вход которого объединен с D-входом счетно- .го триггера и подключен к инверсному

выходу счетного триггера, пр мой выход которого соединен с первым входом п того элемента И и  вл етс  первым выходом блока управлени , а С-вход счетного триггера соединен с пр мым выходом тактового генератора, инверс- выход которого подключен к второму входу п того элемента И, а вход управлени  соединен с пр мым выходом первого D-триггера, D-вход которого объединен с D-входами второго и третьего D-триггеров и  вл етс  шиной нулевого потенциала, S-вход первого D-триггера объединен с S-входом второго D-триггера и  вл етс  первым входом блока управлени , а С-вход объединен с S-входом третьего D-триггера и подключен к выходу второго элемента И-НЕ, первый вход которого объединен с первым входом седьмого элемента И и первым информационным входом третьего мультиплексора и подключен к выходу шестого элемента И, а второй вход второго элемента И-НЕ объединен с вторым входом седьмого элемента И и подключен к инверсному выходу второго D-триггера, С-вход которого соединен с выходом второго мультиплексора, адресный вход кото рого объединен с адресными входами первого, третьего, четвертого и п того мультиплексоров, первыми входами первого, второго и третьего элементов И, первым входом первого элемента И-НЕ и  вл етс  вторым входом блока управлени , вторым выходом которого  вл етс  выход третьего элемента И, второй вход которого подключен к пер- воьгу выходу элемента ИСКШОЧАЮЩЕЕ ИЛИ, первьй и второй входы которого подключены к соответствующим информационным выходам счетчика по модулю три, счетный вход которого через первый элемент НЕ подключен к третьему входу шестого элемента И, при этом выход седьмого элемента И соединен с вторым

10

15

20

25

30

35

40

45

401 )

ииформ ц К|Иныг- тг етьего мультиплексора , выход которого  вл етс  третьим выходом блсжа управлени , четвертым выходом которого  вл етс  выход второго элемента И, второй вход которого объединен с первым входом четвертого элемента И и подключен к второму выходу элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, первый информационный вход четвертого мультиплексора  вл етс  шиной логической единипы, а первые информа- ционные входы второго и п того мультиплексоров объединены с С-входом третьего D-триггера и подключены к выходу переполнени  счетчика по модулю три, счетный вход которого объединен с вторыми информационными входами четвертого и п того мультиплексоров, вторым входом первого элемента И-НЕ и  вл етс  третьим входом блока управлени , четвертым входом которого  вл етс  второй информационный вход второго мультиплексора, а п тым и шестым выходом - соответственно выходы четвертого мультиплексора и первого элемента И, второй вход которого соединен с инверсным выходом третьего триггера, причем седьмым выходом блока управлени   вл етс  выход первого элемента И-НЕ, третий вход которого соединен с первым информационным выходом счетчика по модулю три, а четвертый вход - с выходом второго элемента НЕ, вход которого объединен с вторым входом четвертого элемента И и третьим входом п того элемента И и  вл етс  п тым входом блока управлени , восьмым выходом которого  вл етс  выход п того мультиплексора, дев тым выходом - выход первого мультиплексора , первый и второй информационные входы которого соответственно подключены к выходам четвертого и п того элементов И, дес тым выходом блока управлени   вл етс  выход второго элемента И-НЕ.

ys.. tg tg tio tt tilZ tl bll, ttS ttS

1 111 I

J e-Ui- u ,

1ЕцглАллллпш1шгллшг|1

.

V-у-y-y-tf-V

1

.

Редактор Л.Гратилло

Составитель В.Войтов Техред Л.Сердюкова

Заказ 4245/55Тираж 901Подписное

ВНИИПИ Государственного комитета СССР

по делам изобретений и открытий 113035, Москва, , Раушска  наб., д. 4/5

Производственно-полиграфическое предпри тие, г, Ужгород, ул. Проектна , 4

Корректор М.Пожо