KR100270345B1 - 디지탈 아날로그 컨버터 내장 집적 회로 - Google Patents

Abstract

종래에는, DAC의 테스트 장치가 복잡하고 고가로 된다고 하는 과제가 있었다.

본 발명은, 카운트 모드 전환 신호에 근거하여 업 카운트를 반복하는 카운트 모드와 다운 카운트를 반복하는 카운트 모드를 전환할 수 있는 카운터와, 디지탈 신호를 아날로그 신호로 변환하는 D/A 컨버터와, 테스트를 개시하기 위한 테스트 인에이블 신호가 입력된 경우에 카운트 동작을 개시시키고 이와 동시에 선택기에 카운터로부터의 디지탈 신호를 선택하여 출력하도록 하고, 그 후 카운터에 카운트 모드 전환 신호를 출력하여 카운트 모드를 전환하도록 제어하는 D/A 컨버터 내장 집적 회로를 제공한다.

Description

디지탈 아날로그 컨버터 내장 집적 회로

본 발명은, D/A 컨버터를 내장한 아날로그·디지탈 혼재(混在)의 LSI 등의 집적 회로에 있어서, D/A 컨버터 부분의 테스트를 용이하게 할 수 있는 D/A 컨버터 내장 집적 회로에 관한 것이다.

도 10은 종래의 D/A 컨버터(이하, DAC로 기록함)를 내장한 아날로그·디지탈혼재의 LSI의 구성을 도시하는 블럭도이다. 동일 도면에 도시하는 LSI(1)는 논리/RAM 회로(2)와 LSI(1)의 내부 클럭을 발생시키기 위한 클럭/타이밍 발생기(3)와 8비트의 DAC(4)를 구비하고 있다. 또한, 클럭/타이밍 발생기(3)는 논리/RAM 회로(2)에 클럭을 공급하고 이와 동시에 DAC(4)에 D/A 변환을 위한 타이밍 신호를 공급한다. 또, 이 LSI(l)는 다수의 디지탈 입출력 단자(5)와 소수의 아날로그 출력 단자(6)를 갖는다.

다음에 동작에 대하여 설명한다.

이 LSI(1)의 DAC(4)의 테스트를 행할 때는 DAC(4)가 삼각파 또는 톱니파를 출력하도록 다수의 디지탈 입출력 단자(5)를 통해 데이터를 입력하여 아날로그 출력 단자(6)로부터 출력되는 신호의 파형을 A/D 변환 등을 행한 후 디지탈 연산 처리를 하여 판단한다.

또, 일본국 특허 공개 평성 제 4-360418 호 공보에는, 디지탈 입력과 펄스 발생 회로에서 생성한 펄스를 동기 카운터로 계수한 출력을 직선성 측정 제어 신호 입력(linearity measurement control signal input)에 의해 전환하여 디지탈·아날로그 변환기에 입력하여 테스트를 하는 구성이 개시되어 있다. 또한, 일본국 특허 공개 평성 제 6-45935 호 공보에는, 디지탈 회로로부터의 출력과 카운터 회로로부터의 출력을 전환하여 D/A 컨버터에 공급해서 테스트하는 것이 개시되어 있다. 또한, 일본국 특허 공개 평성 제 6-258402 호 공보, 일본국 특허 공개 평성 제 6-152412 호 공보에도 유사한 기술이 개시되어 있다. 이들에 개시되어 있는 장치에서는 카운터의 동작이 한방향 카운트이기 때문에 직선성의 히스테리시스(hysteresis)시험을 할 수 없어서, 정확한 직선성의 테스트를 실행할 수 없다고 하는 문제가 있었다.

D/A 컨버터 내장 집적 회로는 이상과 같이 구성되어 있기 때문에, 디지탈 입력 단자를 통해 비교적 복잡한 신호를 입력하지 않으면 안되어, 테스트 장치 그 자체가 복잡하고 고가로 된다고 하는 문제가 있었다. 또한 히스테리시스 시험을 용 이하게 실행하는 것이 곤란하였다.

본 발명은, 상기한 바와 같은 과제를 해결하기 위해 이루어진 것으로서, 간단하고 염가의 테스트 장치에 의해 DAC의 히스테리시스 등의 테스트를 용이하게 실행할 수 있는 D/A 컨버터 내장 집적 회로를 얻는 것을 목적으로 한다.

도 1은 본 발명의 실시예 1에 따른 D/A 컨버터 내장 LSI의 구성을 도시하는 블럭도,

도 2는 도 1의 카운터의 구성을 도시하는 회로도,

도 3은 도 2의 업 다운 전환 회로의 구성을 도시하는 회로도,

도 4는 도 3의 업 다운 전환 회로의 입출력 신호의 진리값표를 도시하는 도면,

도 5는 실시예 1의 동작에 따라 아날로그 단자로부터 출력되는 파형을 도시하는 도면,

도 6은 실시예 1에 있어서 테스트 인에이블 신호를 외부에서 직접 입력하는 입력 단자를 마련하여 이 입력 단자로부터 테스트 인에이블 신호를 입력하도록 한 경우의 구성을 도시하는 블럭도,

도 7은 본 발명의 실시예 2에 따른 DAC 내장 LSI의 구성을 도시하는 블럭도,

도 8은 도 7에 도시하는 카운터의 상세한 구성을 도시하는 회로도,

도 9는 실시예 2에 있어서 아날로그 단자로부터 출력되는 파형을 도시하는 도면,

도 10은 종래의 D/A 컨버터를 내장한 아날로그·디지탈 혼재의 LSI의 구성을 도시하는 블럭도,

도 11은 D/A 컨버터로부터 출력되는 아날로그 출력 신호와 이상 직선을 나타낸 그래프,

도 12는 INL을 디지탈 코드마다 도시한 그래프,

도 13은 DNL을 디지탈 코드마다 도시한 그래프,

도 14는 INL의 직선성 히스테리시스 시험의 모양을 도시하는 그래프,

도 15는 DNL의 직선성 히스테리시스 시험의 모양을 도시하는 그래프.

도면의 주요 부분에 대한 부호의 설명

11 : 논리/RAM 회로(디지탈 신호 처리 수단)

12 : 클럭/타이밍 발생기(클럭 신호 생성 수단)

13 : D/A 컨버터 14, 14a : 카운터

15, 15a : 테스트 모드 제어 회로(제어 수단) 16 : 선택기

청구항 1에 기재된 발명에 관한 D/A 컨버터 내장 집적 회로는, 입력된 디지탈 신호에 대하여 소정의 처리를 행하여 출력하는 디지탈 신호 처리 수단과, 클럭 신호 생성 수단에 의해 생성된 클럭 신호의 펄스를 카운트하여 디지탈 신호를 출력하는 카운터에 있어서, 카운트 모드 전환 신호에 근거하여 업 카운트(up count)를 반복하는 카운트 모드와 다운 카운트(down count)를 반복하는 카운트 모드를 전환할 수 있는 카운터와, 선택 신호에 따라 디지탈 신호 처리 수단으로부터 출력된 디지탈 신호와 카운터로부터 출력된 디지탈 신호중 어느 한 쪽을 선택하여 출력하는 선택기와, 선택기로부터 출력된 디지탈 신호를 아날로그 신호로 변환하는 D/A 컨버터와, D/A 컨버터의 테스트를 개시하기 위한 테스트 인에이블 신호가 입력된 경우에 카운터의 카운트 동작을 개시시키고 이와 동시에 선택기에 카운터로부터의 디지탈 신호를 선택하여 출력하도록 선택 신호를 출력하고, 소정수의 클럭 신호를 카운트했을 때에는, 카운터에 카운트 모드 전환 신호를 출력하여 카운트 모드를 전환하도록 제어하는 제어 수단을 구비하는 것이다.

청구항 2에 기재된 발명에 관한 D/A 컨버터 내장 집적 회로의 제어 수단은, 카운트 모드를 전환한 후에 소정수의 클럭 신호를 카운트한 경우에는 디지탈 신호 처리 수단으로부터 출력한 디지탈 신호를 선택하여 출력하도록 선택기에 선택 신호를 송출하는 구성으로 한 것이다.

청구항 3에 기재된 발명에 관한 D/A 컨버터 내장 집적 회로는, 입력된 디지탈 신호에 대하여 소정의 처리를 행하여 출력하는 디지탈 신호 처리 수단과, 클럭 신호 생성 수단에 의해 생성된 클럭 신호의 펄스에 대해 연속적으로 업 카운트와 다운 카운트를 반복하여 실행하는 카운터와, 선택 신호에 의해 디지탈 신호 처리 수단으로부터 출력된 디지탈 신호와 카운터로부터 출력된 디지탈 신호중 어느 한 쪽을 선택하여 출력하는 선택기와, 선택기로부터 출력된 디지탈 신호를 아날로그 신호로 변환하는 D/A 컨버터와, D/A 컨버터의 테스트를 개시하기 위한 테스트 인에이블 신호가 입력된 경우에 카운터의 카운트 동작을 개시시키고 이와 동시에 선택기에 카운터로부터의 디지탈 신호를 선택하여 출력하도록 제어하는 제어 수단을 구비하는 것이다.

(발명의 실시예)

이하, 본 발명의 일실시예에 대해 설명한다.

(실시예 1)

도 1은 본 발명의 실시예 1에 따른 D/A 컨버터(이하, DAC로 기록함) 내장 LSI(10)(D/A 컨버터 내장 집적 회로)의 구성을 도시하는 블럭도이다. 동일 도면에 있어서, (11)은 논리 회로 및 RAM 회로를 갖는 논리/RAM 회로(디지탈 신호 처리 수단), (12)는 이 DAC 내장 LSl(l0)의 각부에 클럭 및 소정의 타이밍 신호를 공급하는 클럭/타이밍 발생기(클럭 신호 생성 수단), (13)은 8비트의 DAC(D/A 컨버터), (14)는 모드 전환 신호 M에 따라 업 카운터, 또는 다운 카운터의 동작을 하는 8비트의 카운터, (15)는 논리/RAM 회로(11)로부터의 테스트 인에이블 신호 TE에 따라 테스트 모드의 동작을 제어하는 테스트 모드 제어 회로(제어 수단), (16)은 테스트 모드 제어 회로(15)의 제어에 따라 통상 모드시는 논리/RAM 회로(11)로부터의 신호 R1∼R8를 DAC(13)에 출력하고, 테스트 모드시는 카운터(14)로부터의 출력 Q1∼Q8을 DAC(13)에 출력하는 선택기, (17)은 논리/RAM 회로(11)에 디지탈 신호를 입력하기 위한 다수의 입력 단자, (18)은 DAC(13)로부터 아날로그 신호를 출력하기 위한 출력 단자를 각각 나타내고 있다. 또, 클럭/타이밍 발생기(12)는 카운터(14)에는 클럭 CLK1을, DAC(13)에는 클럭 CLK2를, 논리/RAM 회로(11)에는 클럭 CLK3을, 각각 공급하고 있다.

도 2는 도 1의 카운터(14)의 구성을 도시하는 회로도이다. 동일 도면에 있어서, (21)은 JK 플립플롭, (22)는 업 다운 전환 회로(up-down switching circuits)를 나타내고 있다. 그리고 리셋 단자(23)에 「H」 신호가 입력되면 플립플롭(21)이 리셋되고, 「L」이 입력되면 리셋이 해제된다. 또한, 모드 단자(24)에 「H」 신호가 입력되면 업 카운트하고, 「L」 신호가 입력되면 다운 카운트하도록 구성되어 있다. 또한, 클럭 신호 CLK1은 입력 단자(25)로부터 입력된다.

도 3은 도 2의 업 다운 전환 회로의 구성을 도시하는 회로도이다. 동일 도면에 도시하는 바와 같이 이 업 다운 전환 회로(22)는 2개의 AND 게이트와 1개의 OR 게이트로 구성되어 있고, 전단의 플립플롭(21)의 출력 신호 Q, Q의 반전(도면에서는 문자 Q의 위에 가로선을 그어, Q의 반전을 나타내고 있음)을 입력 신호로 하여 신호 Fout를 출력한다. 도 4는 모드 신호 M, 신호 Q, Q의 반전, 출력 신호 Fout의 진리값표를 나타낸 도면이다. 동일 도면에 도시하는 바와 같이 모드 단자(24)에 「H」 레벨의 신호가 입력되면 신호 Q가 출력 신호로서 선택되며, 「L」 레벨의 신호가 입력되면 Q의 반전 신호가 출력 신호로서 선택되는 것을 알 수 있다. 그리고, 도 2에 도시하는 카운터는, 모드 단자(24)의 신호 레벨에 근거하여 클럭 CLK1의 업 카운트 또는 다운 카운트가 행해지도록 구성되어 있다.

다음에 동작에 대하여 설명한다.

도 1에 도시하는 LSI(10)는 통상 모드와 테스트 모드를 갖고 있다. 우선 통상 모드에 대하여 설명한다. LSI(10)에 전원이 공급된 상태에서는 LSI(10)는 통상 모드로 되어 있다. 즉, 테스트 모드 제어 회로(15)는 카운터(14) 및 선택기(16)에 「H」 레벨의 선택 신호 S를 출력하고 있다. 이 상태에서는 카운터는 리셋된 상태에 있으며, 또한 선택기(16)는 논리/RAM 회로(11)로부터의 출력 신호 R1∼R8을 선택하여 이들을 출력 신호 B1∼B8로서 DAC(13)에 공급한다. 즉, 논리/RAM 회로(11)의 출력 신호 R1∼R8에 따라 DAC(13)에서 D/A 변환이 행해져 출력 단자(18)로부터 아날로그 신호가 출력된다.

다음에 테스트 모드에 대하여 설명한다. 통상 모드에서 동작하고 있을 때에 디지탈 입력 단자(17)로부터 소정의 신호 패턴이 입력되면 논리/RAM 회로(11)는 테스트 모드를 기동하는 테스트 인에이블 신호 TE를 출력한다. 이 신호가 테스트 모드 제어 회로(15)에 입력되면 테스트 모드 제어 회로(15)는, 우선 모드 신호 M을 「H」 레벨로 하고, 또한 선택 신호 S를 「L」 레벨로 한다. 선택 신호 S가 「L」 레벨로 되는 것에 의해 카운터는 업 카운트를 개시한다. 클럭/타이밍 발생기(12)에 의해 발생된 클럭 신호 CLK1가 256에 도달할 때마다 1사이클의 업 카운트를 하는 디지탈 신호 Q1∼Q8이 생성된다. 생성된 출력 신호 Q1∼Q8의 신호는 선택기(16)에 의해 선택되어 DAC(13)에 출력된다. DAC(13)에서는 디지탈 신호로부터 아날로그 신호로 변환되어 256 클럭마다 업 카운트의 톱니파가 출력된다.

톱니파가 10펄스 출력되면, 즉 테스트 모드 제어 회로(15)가 클럭 CLK1을 2560 클럭만큼 카운트하면 모드 신호 M을 「H」 레벨에서 「L」 레벨로 변경한다. 이 때문에 카운터(14)는 클럭 신호 CLK1이 256에 도달할 때마다 다운 카운트하는 디지탈 신호 Q1∼Q8를 생성한다. 이 신호는 DAC(13)에 공급되어 256 클럭마다 다운 카운트의 톱니파가 출력된다.

그리고, 테스트 모드 제어 회로(15)는 클럭 신호 CLK1을 5120 클럭 펄스 검출하면 선택 신호 S를 「L」에서 「H」로 한다. 즉, 테스트 모드에서 통상 모드로 이행한다.

도 5는, 이상의 일련의 동작에 의해 출력 단자(18)로부터 출력되는 파형을 도시한 도면이다. 동일 도면에 도시하는 바와 같이 업 카운트의 톱니파를 10펄스 출력한 후, 다운 카운트의 톱니파를 10펄스 출력하고 테스트 모드를 종료하여, 통상 모드로 이행하는 것이 도시되어 있다.

또, 출력 단자(18)로부터의 신호는 LSI 테스터 등(도시하지 않음)에 의해 A/D 변환되어, 디지탈적으로 신호 처리가 이루어진다. 이 신호 처리에서는 톱니파의 상승 또는 톱니파의 하강으로 직선성의 시험이 행해진다. 또한 업 카운트의 톱니파의 상승과 다운 카운트의 톱니파의 하강을 나누어 디지탈적으로 신호 처리를 함으로써 직선성의 히스테리시스 시험이 행해진다.

도 11은 D/A 컨버터(13)로부터 출력되는 아날로그 출력 신호 C1과 이상 직선 L을 나타낸 그래프이다. 이 그래프의 횡축은 디지탈 코드의 값, 종축은 D/A 컨버터(13)의 아날로그 출력을 나타내고 있다. 디지탈 코드가 0일 때의 아날로그 출력값은 Voffset, 디지탈 코드가 255일 때의 아날로그 출력값은 풀 스케일(full scale) FS이고, 이들 값의 차는 Vff로 되어 있다. 이 때 1LSB = Vff/255로 된다. 이 그래프에 있어서 INL은 이상 직선 L로부터의 어긋남을 나타내는 적분 직선성 오차(積分 直線性 誤差), DNL은 앞 코드로부터의 어긋남을 나타내는 미분 직선성 오차(微分 直線性 誤差)를 나타내고 있다. 일반적으로 직선성의 시험에는, INL을 기준으로 하는 것과 DNL을 기준으로 하는 것의 2가지 종류가 있다.

도 12는 INL을 디지탈 코드마다 도시한 그래프이다. 일반적으로는 이 경우의 곡선 C2의 절대값의 최대값에 의해 양호/불량을 판정한다. 또한, 도 13은 DNL을 디지탈 코드마다 도시한 그래프이다. 이 경우도 곡선 C3의 절대값의 최대값에 의해 양호/불량을 판정한다.

도 14는 본 실시예에서 실행할 수 있는 INL의 직선성의 히스테리시스 시험의 모양을 도시하는 그래프이다. 동일 도면에 도시하는 바와 같이 디지탈 코드를 0에서 255로 증가시키고, 다시 255에서 0으로 감소시키도록 한다. 이 때 곡선 C4에 이어서 곡선 C5가 도시된다. 곡선 C4의 절대값은 A점의 값이지만, 곡선 C5의 절대값은 B점의 값으로 하며, B점의 값의 절대값쪽이 크기 때문에 B점을 기준으로 INL의 직선성의 양호/불량이 판단된다.

도 15는 본 실시예에서 실행할 수 있는 DNL의 직선성의 히스테리시스 시험의 모양을 도시하는 그래프이다. 동일 도면에 도시하는 바와 같이 디지탈 코드를 0에서 255로 증가시키고, 다시 255에서 0으로 감소시키도록 한다. 이 때 곡선 C6에 이어서 곡선 C7이 도시된다. 곡선 C6의 절대값은 A점의 값이지만, 곡선 C7의 절대값은 B점의 값이며, B점의 값의 절대값쪽이 크기 때문에 B점을 기준으로 DNL의 직선성의 양호/불량이 판단된다.

이상과 같이 디지탈 코드를 0에서 255 사이에서 증가시키는 경우뿐만 아니라, 255에서 0까지 감소시키는 경우도 고려하여 직선성의 양호/불량을 판단하기 때문에, 보다 정확한 직선성 시험을 실행하는 것이 가능해진다.

또한, 이 실시예에서 특징적인 것은, 동일한 파형의 톱니파가 10개씩 출력되기 때문에, 이들 톱니파가 고속이어도 예컨대 10개의 점의 샘플링을 하는 경우에 첫 번째의 샘플링을 첫 번째의 톱니파 펄스로 실행하고, 두 번째의 샘플링을 두 번째의 톱니파 펄스로 실행하며, i번째의 샘플링을 i번째의 톱니파 펄스로 실행하도록 할 수 있어서, 비교적 저속 동작하는 LSI 테스터를 사용할 수 있다고 하는 효과가 있다. 또한, 테스트 모드에서 소정의 필요한 파형을 출력한 후는 자동적으로 통상 모드로 돌아가기 때문에, 새롭게 특별한 신호를 입력하여 통상 모드로 돌아갈 필요가 없다.

또, 상술한 실시예에서는 업 카운트의 톱니파 10개와 다운 카운트의 톱니파 10개를 연속하여 출력하도록 구성하였지만 10개라는 수는 예시적으로 든 것이기 때문에, 일반적으로 자연수 N으로 할 수 있다. 이 경우에는 N에 근거하여 테스트 모드 제어 회로(15)가 카운트하는 클럭 CLK1의 수를 정할 필요가 있다.

또한, 도 1에서는 논리/RAM 회로(11)로부터 테스트 모드 제어 회로(15)에 테스트 인에이블 신호 TE를 출력하도록 하였지만, 도 6에 도시하는 바와 같이 테스트 인에이블 신호 TE를 외부에서 직접 입력하는 입력 단자(19)를 마련하여 이 입력 단자(19)로부터 테스트 인에이블 신호 TE를 입력하도록 하여도 좋다. 이 경우에는, 외부 단자는 증가하지만, 입력 단자(17)로부터의 신호를 논리/RAM 회로(11)에서 디 코드할 필요가 없어지기 때문에 논리/RAM 회로(11)의 구성을 간단히 할 수 있는 효과가 있다.

(실시예 2)

도 7은 본 발명의 실시예 2에 따른 DAC 내장 LSI(10a)의 구성을 도시하는 블럭도이다. 도 1과 동일하거나 동등한 부분에는 동일한 부호를 부여하고, 중복되는 설명은 생략한다. 이 실시예의 카운터(14a)는 클럭/타이밍 발생기(12)로부터 출력되는 클럭 CLK1을 카운트하여 업 카운트와 다운 카운트를 연속하여 실행해서, 그 디지탈 신호 Q1∼Q8을 선택기(16)에 출력하는 것이다.

도 8은 카운터(14a)의 상세한 구성을 도시하는 회로도이며, 도 2와 동일하거나 동등한 부분에는 동일한 부호를 부여하고, 중복되는 설명은 생략한다. 이 카운터는 9비트째에 JK 플립플롭을 마련하여, 그 출력 신호 Q의 반전을 모드 단자(24)에 접속하고 있는 것이다. 이 때문에, 이 카운터(14a)는 업 카운트와 다운 카운트를 교대로 실행하여, 클럭 CLK1의 펄스를 512개 카운트하여 업 카운트, 다운 카운트의 1사이클이 실행된다.

또, 테스트 모드 제어 회로(제어 수단)(15a)는 통상 모드의 상태일 때에 논리/RAM 회로(11)로부터 테스트 인에이블 신호 TE가 출력되면 카운터(14a) 및 선택기(16)에 공급되어 있는 선택 신호 S를 「H」 레벨에서 「L」 레벨로 변화시킨다. 이 때문에 카운터(14a)는 카운트 동작을 실행하여, 선택기(16)에 의해 카운터(14a)에서 출력된 디지탈 신호가 DAC(13)에 입력된다. 또한, 테스트 모드 제어 회로(15a)는, 클럭 CLK1의 펄스를 5120개, 즉 업 카운트와 다운 카운트의 10사이클분이 카운트되면, 카운터(14a)와 선택기(16)에 공급되어 있는 「L」 레벨의 선택 신호 S를 「H」 레벨로 바꾼다. 이 때문에 도 7에 도시하는 LSI(10a)는 통상 모드로 되어, 논리/RAM 회로(11)로부터의 출력 신호 R1∼R8이 DAC(13)에 출력된다.

도 9는 이 실시예에 있어서, 이상의 일련의 동작에 의해 출력 단자(18)로부터 출력되는 파형을 도시하는 도면이다. 동일 도면에 도시하는 바와 같이 삼각파를 10 펄스 출력한 후 테스트 모드를 종료하여, 통상 모드로 이행하는 것이 도시되어 있다.

또, 실시예 1과 마찬가지로 출력 단자(18)로부터의 신호는 LSI 테스터 등(도시하지 않음)에 의해 A/D 변환되어, 디지탈적으로 신호 처리가 이루어진다. 이 신호 처리에서는 삼각파의 상승 또는 하강으로 직선성의 시험이 행해진다. 또한 삼각파의 상승과 하강을 나누어 디지탈적으로 신호 처리를 함으로써 직선성의 히스테리시스 시험이 행해진다.

또한, 이 실시예에서 특징적인 것은, 동일한 파형의 삼각파가 10개 출력되기 때문에, 이들의 삼각파가 고속이어도, 예컨대 10개의 점의 샘플링을 하는 경우에 첫 번째의 샘플링을 첫 번째의 삼각파 펄스로 행하고, 두 번째의 샘플링을 두 번째의 삼각파 펄스로 행하며, i번째의 샘플링을 i번째의 삼각파 펄스로 행하도록 할 수 있어서, 비교적 저속 동작하는 LSI 테스터를 사용할 수 있다고 하는 효과가 있다. 또한, 테스트 모드에서 소정의 필요한 파형을 출력한 후는 자동적으로 통상 모드로 되돌아가기 때문에, 새롭게 특별한 신호를 입력하여 통상 모드로 되돌릴 필요가 없다.

또, 상술한 실시예에서는 삼각파 10개를 연속하여 출력하도록 구성하였지만 10개라는 수는 예시적으로 든 것이므로, 일반적으로 자연수 N으로 할 수 있다. 이 경우에는 N에 근거하여 테스트 모드 제어 회로(15a)가 카운트하는 클럭 CLK1의 수를 정할 필요가 있다.

또한, 도 7에서는 논리/RAM 회로(11)로부터 테스트 모드 제어 회로(15a)에 테스트 인에이블 신호 TE를 출력하도록 하였지만, 실시예 1의 도 6에서 설명한 바와 같이 테스트 인에이블 신호 TE를 외부에서 직접 입력하는 입력 단자를 마련하여 이 입력 단자로부터 테스트 인에이블 신호 TE를 입력하도록 하여도 좋다. 이 경우에는, 외부 단자는 증가하지만, 입력 단자(17)로부터의 신호를 논리/RAM 회로(11)에서 디코드할 필요가 없어지기 때문에 논리/RAM 회로(11)의 구성을 간단히 할 수 있는 효과가 있다.

이상과 같이, 청구항 1에 기재된 발명에 의하면, D/A 컨버터의 테스트를 개시하기 위한 테스트 인에이블 신호가 입력된 경우에 카운터의 카운트 동작을 개시시키고 이와 동시에 선택기에 카운터로부터의 디지탈 신호를 선택하여 출력하도록 선택 신호를 출력하고, 소정수의 클럭 신호를 카운트했을 때에는, 카운터에 카운트 모드 전환 신호를 출력하여 카운트 모드를 전환하도록 제어하는 제어 수단을 구비하도록 구성하였기 때문에, 외부에서 복잡한 신호를 입력하지 않고서 D/A 컨버터의 테스트를 실행할 수 있는 효과가 있다.

또한, D/A 컨버터로부터 출력되는 신호가 고속인 경우에서도 비교적 저속인 테스트 장치를 이용할 수 있는 효과가 있다.

청구항 2에 기재된 발명에 의하면, 제어 수단을, 카운트 모드를 전환한 후에 소정수의 클럭 신호를 카운트했을 경우에는, 디지탈 신호 처리 수단으로부터 출력한 디지탈 신호를 선택하여 출력하도록 선택기에 선택 신호를 송출하는 구성으로 하였기 때문에, 특별한 조작을 하지 않고서 통상 모드로 복귀할 수 있어서, 테스트 동작을 간단히 할 수 있는 효과가 있다.

청구항 3에 기재된 발명에 의하면, D/A 컨버터의 테스트를 개시하기 위한 테스트 인에이블 신호가 입력된 경우에 카운터에 연속적으로 업 카운트와 다운 카운트를 반복하여 실행하는 카운트 동작을 개시시키고 이와 동시에 선택기에 카운터로부터의 디지탈 신호를 선택하여 출력하도록 구성하였기 때문에, 외부에서 복잡한 신호를 입력하지 않고서 D/A 컨버터의 테스트를 실행할 수 있는 효과가 있다.

또한, D/A 컨버터로부터 출력되는 신호가 고속인 경우에서도 비교적 저속의 테스트 장치를 이용할 수 있는 효과가 있다.

Claims (3)

1. 입력된 디지탈 신호에 대하여 소정의 처리를 행하여 출력하는 디지탈 신호 처리 수단과,

   클럭 신호를 생성하는 클럭 신호 생성 수단과,

   상기 클럭 신호 생성 수단에 의해 생성된 클럭 신호의 펄스를 카운트하여 디지탈 신호를 출력하는 카운터로서, 카운트 모드 전환 신호에 근거하여 업 카운트를 반복하는 카운트 모드와 다운 카운트를 반복하는 카운트 모드를 전환할 수 있는 카운터와,

   선택 신호에 따라 상기 디지탈 신호 처리 수단으로부터 출력된 디지탈 신호와 상기 카운터로부터 출력된 디지탈 신호중 어느 한 쪽을 선택하여 출력하는 선택기와,

   상기 선택기로부터 출력된 디지탈 신호를 아날로그 신호로 변환하는 D/A 컨버터와,

   상기 D/A 컨버터의 테스트를 개시하기 위한 테스트 인에이블 신호가 입력된 경우에 상기 카운터의 카운트 동작을 개시시키고 이와 동시에 상기 선택기에 상기 카운터로부터의 디지탈 신호를 선택하여 출력하도록 선택 신호를 출력하고, 소정수의 클럭 신호를 카운트했을 때에는, 상기 카운터에 카운트 모드 전환 신호를 출력하여 카운트 모드를 전환하도록 제어하는 제어 수단을 포함하는 것을 특징으로 하는 D/A 컨버터 내장 집적 회로.
2. 제 1 항에 있어서,

   상기 제어 수단은, 카운트 모드를 전환한 후에 소정수의 클럭 신호를 카운트한 경우에는 디지탈 신호 처리 수단으로부터 출력된 디지탈 신호를 선택하여 출력하도록 선택기에 선택 신호를 송출하는 것을 특징으로 하는 D/A 컨버터 내장 집적 회로.
3. 입력된 디지탈 신호에 대하여 소정의 처리를 행하여 출력하는 디지탈 신호 처리 수단과,

   클럭 신호를 생성하는 클럭 신호 생성 수단과,

   상기 클럭 신호 생성 수단에 의해 생성된 클럭 신호의 펄스에 대해 연속적으로 업 카운트와 다운 카운트를 반복하여 실행하는 카운터와,

   선택 신호에 따라 상기 디지탈 신호 처리 수단으로부터 출력된 디지탈 신호와 상기 카운터로부터 출력된 디지탈 신호중 어느 한 쪽을 선택하여 출력하는 선택기와,

   상기 선택기로부터 출력된 디지탈 신호를 아날로그 신호로 변환하는 D/A 컨버터와,

   상기 D/A 컨버터의 테스트를 개시하기 위한 테스트 인에이블 신호가 입력된 경우에 상기 카운터의 카운트 동작을 개시시키고 이와 동시에 상기 선택기에 상기 카운터로부터의 디지탈 신호를 선택하여 출력하도록 제어하는 제어 수단을 포함하는 것을 특징으로 하는 D/A 컨버터 내장 집적 회로.

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