JPH0645935A - アナログ・デジタル混載集積回路 - Google Patents
アナログ・デジタル混載集積回路Info
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- JPH0645935A JPH0645935A JP19833692A JP19833692A JPH0645935A JP H0645935 A JPH0645935 A JP H0645935A JP 19833692 A JP19833692 A JP 19833692A JP 19833692 A JP19833692 A JP 19833692A JP H0645935 A JPH0645935 A JP H0645935A
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Abstract
(57)【要約】
【目的】アナログ・デジタル混載ＬＳＩに内蔵するＤＡ
変換回路をテストする際、ＤＡ変換回路が高速タイプで
ある場合でも、ＤＡ変換精度が高周波数ノイズの影響を
受け難くし、ＤＡ変換特性を精度よくモニターする。 【構成】デジタル回路11から供給されるデジタル信号を
アナログ信号に変換するＤＡ変換回路12およびカウンタ
回路13あるいはメモリ回路が形成されたアナログ・デジ
タル混載ＬＳＩにおいて、ＤＡ変換回路のテストに際し
て、カウンタ回路あるいはメモリ回路から並列ビット信
号を出力させてＤＡ変換回路の入力信号として供給する
ように制御するテスト制御回路16を具備することを特徴
とする。
変換回路をテストする際、ＤＡ変換回路が高速タイプで
ある場合でも、ＤＡ変換精度が高周波数ノイズの影響を
受け難くし、ＤＡ変換特性を精度よくモニターする。 【構成】デジタル回路11から供給されるデジタル信号を
アナログ信号に変換するＤＡ変換回路12およびカウンタ
回路13あるいはメモリ回路が形成されたアナログ・デジ
タル混載ＬＳＩにおいて、ＤＡ変換回路のテストに際し
て、カウンタ回路あるいはメモリ回路から並列ビット信
号を出力させてＤＡ変換回路の入力信号として供給する
ように制御するテスト制御回路16を具備することを特徴
とする。
Description
【０００１】
【産業上の利用分野】本発明は、アナログ・デジタル混
載集積回路に係り、特にデジタル・アナログ変換回路を
内蔵する場合にそれをテストする回路に関する。
載集積回路に係り、特にデジタル・アナログ変換回路を
内蔵する場合にそれをテストする回路に関する。
【０００２】
【従来の技術】図６および図７は、それぞれ従来のデジ
タル・アナログ変換回路（ＤＡ変換回路）をオンチップ
化したアナログ・デジタル混載ＬＳＩにおけるＤＡ変換
回路のテスト時の回路接続を示している。
タル・アナログ変換回路（ＤＡ変換回路）をオンチップ
化したアナログ・デジタル混載ＬＳＩにおけるＤＡ変換
回路のテスト時の回路接続を示している。
【０００３】図６に示すテスト回路は、ＬＳＩ外部のデ
ジタルテスター79から出力するシリアルなテストパター
ン信号をＬＳＩ70のパターン入力端子71に入力し、ＬＳ
Ｉ内部ではパターン入力端子71の入力信号をシフトレジ
スタ72でパラレル変換する。そして、テストモード信号
をＬＳＩ70のテストモード信号入力端子73に入力して切
換回路74を制御し、デジタル回路75の出力に代えて前記
シフトレジスタ72の出力をＤＡ変換回路76に入力し、Ｄ
Ａ変換回路76のアナログ出力信号を出力端子77から外部
に出力する。ＬＳＩ外部では、ＬＳＩ70からのアナログ
出力信号をＡＤ変換回路78によりデジタル信号に変換し
た後にデジタルテスター79に取り込み、テスト結果を判
定する。
ジタルテスター79から出力するシリアルなテストパター
ン信号をＬＳＩ70のパターン入力端子71に入力し、ＬＳ
Ｉ内部ではパターン入力端子71の入力信号をシフトレジ
スタ72でパラレル変換する。そして、テストモード信号
をＬＳＩ70のテストモード信号入力端子73に入力して切
換回路74を制御し、デジタル回路75の出力に代えて前記
シフトレジスタ72の出力をＤＡ変換回路76に入力し、Ｄ
Ａ変換回路76のアナログ出力信号を出力端子77から外部
に出力する。ＬＳＩ外部では、ＬＳＩ70からのアナログ
出力信号をＡＤ変換回路78によりデジタル信号に変換し
た後にデジタルテスター79に取り込み、テスト結果を判
定する。
【０００４】また、図７に示すテスト回路は、図６に示
したテスト回路と比べて、ＬＳＩ外部のデジタルテスタ
ー89から出力するパラレルなテストパターン信号をＬＳ
Ｉ80のパターン入力端子81群に入力し、同時に、テスト
モード信号をＬＳＩ80のテストモード信号入力端子73に
入力して切換回路74を制御し、デジタル回路75の出力に
代えて前記パターン入力端子81群の入力信号をＤＡ変換
回路76に入力する点が異なる。
したテスト回路と比べて、ＬＳＩ外部のデジタルテスタ
ー89から出力するパラレルなテストパターン信号をＬＳ
Ｉ80のパターン入力端子81群に入力し、同時に、テスト
モード信号をＬＳＩ80のテストモード信号入力端子73に
入力して切換回路74を制御し、デジタル回路75の出力に
代えて前記パターン入力端子81群の入力信号をＤＡ変換
回路76に入力する点が異なる。
【０００５】しかし、図６のような構成では、ＤＡ変換
回路76が高速タイプである場合に、それをテストする際
にデジタルテスター79からシリアルに出力するデジタル
信号の周波数を高くすると、テスト信号入力系（配線な
ど）から発生する高周波数ノイズがＬＳＩ内部のＤＡ変
換回路76に混入し、ＤＡ変換精度が劣化するという問題
がある。また、図７のような構成では、テスト回路の構
成が複雑化し、テスト装置が高価になるという問題があ
る。
回路76が高速タイプである場合に、それをテストする際
にデジタルテスター79からシリアルに出力するデジタル
信号の周波数を高くすると、テスト信号入力系（配線な
ど）から発生する高周波数ノイズがＬＳＩ内部のＤＡ変
換回路76に混入し、ＤＡ変換精度が劣化するという問題
がある。また、図７のような構成では、テスト回路の構
成が複雑化し、テスト装置が高価になるという問題があ
る。
【０００６】
【発明が解決しようとする課題】上記したように従来の
アナログ・デジタル混載集積回路は、内蔵するＤＡ変換
回路をテストする際、ＤＡ変換回路が高速タイプである
場合に高周波数ノイズの影響を受けてＤＡ変換精度が劣
化するという問題、あるいは、テスト回路の構成が複雑
化し、テスト装置が高価になるという問題があった。
アナログ・デジタル混載集積回路は、内蔵するＤＡ変換
回路をテストする際、ＤＡ変換回路が高速タイプである
場合に高周波数ノイズの影響を受けてＤＡ変換精度が劣
化するという問題、あるいは、テスト回路の構成が複雑
化し、テスト装置が高価になるという問題があった。
【０００７】本発明は上記の問題点を解決すべくなされ
たもので、内蔵するＤＡ変換回路をテストする際、ＤＡ
変換回路が高速タイプである場合でもＤＡ変換精度を精
度よくモニターでき、しかも、テスト回路の構成を簡易
化し得るアナログ・デジタル混載集積回路を提供するこ
とを目的とする。
たもので、内蔵するＤＡ変換回路をテストする際、ＤＡ
変換回路が高速タイプである場合でもＤＡ変換精度を精
度よくモニターでき、しかも、テスト回路の構成を簡易
化し得るアナログ・デジタル混載集積回路を提供するこ
とを目的とする。
【０００８】
【課題を解決するための手段】本発明は、同一半導体チ
ップ上にカウンタ回路あるいはメモリ回路およびＤＡ変
換回路が形成されたアナログ・デジタル混載集積回路に
おいて、上記ＤＡ変換回路のテストに際して、上記カウ
ンタ回路あるいはメモリ回路から並列ビット信号を出力
させて上記ＤＡ変換回路のテスト入力信号として供給す
るように制御するテスト制御回路を具備することを特徴
とする。
ップ上にカウンタ回路あるいはメモリ回路およびＤＡ変
換回路が形成されたアナログ・デジタル混載集積回路に
おいて、上記ＤＡ変換回路のテストに際して、上記カウ
ンタ回路あるいはメモリ回路から並列ビット信号を出力
させて上記ＤＡ変換回路のテスト入力信号として供給す
るように制御するテスト制御回路を具備することを特徴
とする。
【０００９】
【作用】ＬＳＩチップに外部からクロック信号ＣＫを供
給してカウンタ回路から出力する並列ビット信号の内容
を変化させ、これによりＤＡ変換回路の入力信号の大き
さを段階的に変化させるので、ＤＡ変換回路が高速タイ
プである場合でも、チップに対して高速にデジタル信号
を供給しなくて済み、テスト信号入力系で高周波数ノイ
ズが発生しなくなる。従って、ＤＡ変換回路の変換精度
が高周波数ノイズの影響を受け難くなり、ＤＡ変換特性
を精度よくモニターすることが可能になる。
給してカウンタ回路から出力する並列ビット信号の内容
を変化させ、これによりＤＡ変換回路の入力信号の大き
さを段階的に変化させるので、ＤＡ変換回路が高速タイ
プである場合でも、チップに対して高速にデジタル信号
を供給しなくて済み、テスト信号入力系で高周波数ノイ
ズが発生しなくなる。従って、ＤＡ変換回路の変換精度
が高周波数ノイズの影響を受け難くなり、ＤＡ変換特性
を精度よくモニターすることが可能になる。
【００１０】
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。図１は、本発明の第１実施例に係る例えば
ＭＯＳ型のアナログ・デジタル混載ＬＳＩの一部および
そのテスト回路を示している。
に説明する。図１は、本発明の第１実施例に係る例えば
ＭＯＳ型のアナログ・デジタル混載ＬＳＩの一部および
そのテスト回路を示している。
【００１１】このＬＳＩ10には、デジタル回路11と、こ
のデジタル回路11から供給されるデジタル信号をアナロ
グ信号に変換するＤＡ変換回路12と、カウンタ回路13
と、上記ＤＡ変換回路12のテストに際して外部からクロ
ック信号ＣＫを入力するためのクロック入力端子14と、
上記ＤＡ変換回路12のアナログ出力信号を外部に出力す
るための出力端子15と、ＤＡ変換回路12のテストに際し
て、テストモード信号入力端子17に外部から入力するテ
ストモード信号を受けて制御されるテスト制御回路16が
形成されている。
のデジタル回路11から供給されるデジタル信号をアナロ
グ信号に変換するＤＡ変換回路12と、カウンタ回路13
と、上記ＤＡ変換回路12のテストに際して外部からクロ
ック信号ＣＫを入力するためのクロック入力端子14と、
上記ＤＡ変換回路12のアナログ出力信号を外部に出力す
るための出力端子15と、ＤＡ変換回路12のテストに際し
て、テストモード信号入力端子17に外部から入力するテ
ストモード信号を受けて制御されるテスト制御回路16が
形成されている。
【００１２】上記テスト制御回路16は、クロック入力端
子14に外部から入力するクロック信号ＣＫをカウンタ回
路13に入力するスイッチ回路18と、デジタル回路11の出
力に代えてカウンタ出力をＤＡ変換回路12の入力信号と
して供給するように制御する切換回路19を有する。な
お、21はＬＳＩ外部のクロック発生装置、22はＬＳＩ外
部のアナログテスターである。前記ＤＡ変換回路12が例
えば３ビットのＤＡ変換回路である場合には、これに対
応してカウンタ回路13として３ビットのバイナリカウン
タが用いられる。
子14に外部から入力するクロック信号ＣＫをカウンタ回
路13に入力するスイッチ回路18と、デジタル回路11の出
力に代えてカウンタ出力をＤＡ変換回路12の入力信号と
して供給するように制御する切換回路19を有する。な
お、21はＬＳＩ外部のクロック発生装置、22はＬＳＩ外
部のアナログテスターである。前記ＤＡ変換回路12が例
えば３ビットのＤＡ変換回路である場合には、これに対
応してカウンタ回路13として３ビットのバイナリカウン
タが用いられる。
【００１３】図２は、図１中の３ビットのバイナリカウ
ンタ13を示すブロック図である。このバイナリカウンタ
13は、３段のＭＯＳフリップフロップ回路ＦＦと、１個
のＣＭＯＳインバータＩＶとからなる。図３は、図１中
の３ビットのＤＡ変換回路12をテストする際の動作を示
すタイミング波形図である。
ンタ13を示すブロック図である。このバイナリカウンタ
13は、３段のＭＯＳフリップフロップ回路ＦＦと、１個
のＣＭＯＳインバータＩＶとからなる。図３は、図１中
の３ビットのＤＡ変換回路12をテストする際の動作を示
すタイミング波形図である。
【００１４】ＤＡ変換回路12をテストする際、ＬＳＩ外
部からテストモード信号およびクロック信号ＣＫをＬＳ
Ｉ10に入力する。これにより、カウンタ回路13から出力
する３ビットのデジタル信号Ａ０、Ａ１、Ａ２の内容が
８段階に変化し、このデジタル信号Ａ０、Ａ１、Ａ２を
ＤＡ変換回路12がＤＡ変換し、アナログ出力信号をＬＳ
Ｉ外部のアナログテスター22に出力する。
部からテストモード信号およびクロック信号ＣＫをＬＳ
Ｉ10に入力する。これにより、カウンタ回路13から出力
する３ビットのデジタル信号Ａ０、Ａ１、Ａ２の内容が
８段階に変化し、このデジタル信号Ａ０、Ａ１、Ａ２を
ＤＡ変換回路12がＤＡ変換し、アナログ出力信号をＬＳ
Ｉ外部のアナログテスター22に出力する。
【００１５】このアナログテスター22では、クロック信
号ＣＫに同期をとりながらＤＡ変換出力をモニターし、
図４中に実線で示すようなＤＡ変換特性の理想特性と実
際の特性との誤差を求める。
号ＣＫに同期をとりながらＤＡ変換出力をモニターし、
図４中に実線で示すようなＤＡ変換特性の理想特性と実
際の特性との誤差を求める。
【００１６】上記第１実施例のテスト回路によれば、Ｌ
ＳＩチップにクロック信号ＣＫを供給してカウンタ回路
13から出力する並列ビット信号の内容を段階的に変化さ
せることによりＤＡ変換回路12の入力信号の大きさを段
階的に変化させる。
ＳＩチップにクロック信号ＣＫを供給してカウンタ回路
13から出力する並列ビット信号の内容を段階的に変化さ
せることによりＤＡ変換回路12の入力信号の大きさを段
階的に変化させる。
【００１７】従って、ＤＡ変換回路12が高速タイプであ
る場合でも、チップに対してテストパターン信号を高速
に供給しなくて済み、テスト信号入力系で高周波数ノイ
ズが発生しなくなる。これにより、ＤＡ変換回路12の変
換精度が高周波数ノイズの影響を受け難くなり、ＤＡ変
換特性を精度よくモニターすることが可能になる。
る場合でも、チップに対してテストパターン信号を高速
に供給しなくて済み、テスト信号入力系で高周波数ノイ
ズが発生しなくなる。これにより、ＤＡ変換回路12の変
換精度が高周波数ノイズの影響を受け難くなり、ＤＡ変
換特性を精度よくモニターすることが可能になる。
【００１８】しかも、従来例のようにＬＳＩ外部のデジ
タルテスターからパラレルなテストパターン信号をＬＳ
Ｉの入力端子群に入力する場合に比べて、テスト回路の
構成が簡易になり、テスト装置を低価格で実現すること
が可能になる。図５は、本発明の第２実施例に係るアナ
ログ・デジタル混載ＬＳＩの一部を示している。
タルテスターからパラレルなテストパターン信号をＬＳ
Ｉの入力端子群に入力する場合に比べて、テスト回路の
構成が簡易になり、テスト装置を低価格で実現すること
が可能になる。図５は、本発明の第２実施例に係るアナ
ログ・デジタル混載ＬＳＩの一部を示している。
【００１９】このＬＳＩ50には、デジタル回路11、ＤＡ
変換回路12、メモリ回路43、ＤＡ変換回路12のテストに
際してＤＡ変換出力信号を外部に出力するための出力端
子15、テストモード信号入力端子17に外部から入力する
テストモード信号を受けて制御されるテスト制御回路46
が形成されている。
変換回路12、メモリ回路43、ＤＡ変換回路12のテストに
際してＤＡ変換出力信号を外部に出力するための出力端
子15、テストモード信号入力端子17に外部から入力する
テストモード信号を受けて制御されるテスト制御回路46
が形成されている。
【００２０】上記テスト制御回路46は、ＤＡ変換回路12
のテストに際して、メモリ回路43から一連の並列ビット
データを読み出すように制御するアドレス制御回路と、
デジタル回路11の出力に代えてメモリ回路43からの読み
出し出力をＤＡ変換回路12の入力信号として供給するよ
うに制御する切換回路19を有する。
のテストに際して、メモリ回路43から一連の並列ビット
データを読み出すように制御するアドレス制御回路と、
デジタル回路11の出力に代えてメモリ回路43からの読み
出し出力をＤＡ変換回路12の入力信号として供給するよ
うに制御する切換回路19を有する。
【００２１】上記第２実施例のテスト回路によれば、前
述した第１実施例のテスト回路に準じた動作により、ほ
ぼ同様の効果が得られる。しかも、ＬＳＩ外部からカウ
ンタ入力用のクロック信号ＣＫを入力させる必要がなく
なるので、第１実施例におけるようなカウンタ入力用の
クロック入力端子14、クロック発生装置21が不要にな
り、テスト回路の構成が一層簡易になり、テスト装置を
一層低価格で実現することが可能になる。
述した第１実施例のテスト回路に準じた動作により、ほ
ぼ同様の効果が得られる。しかも、ＬＳＩ外部からカウ
ンタ入力用のクロック信号ＣＫを入力させる必要がなく
なるので、第１実施例におけるようなカウンタ入力用の
クロック入力端子14、クロック発生装置21が不要にな
り、テスト回路の構成が一層簡易になり、テスト装置を
一層低価格で実現することが可能になる。
【００２２】なお、アナログ・デジタル混載ＬＳＩのチ
ップの付加価値を高めるために、通常、デジタル回路11
の関連するデータが書き込まれているマスクＲＯＭ（読
み出し専用メモリ）をオンチップ化しており、しかも、
デジタル回路11の高集積化が進み、６４Ｋビット、２５
６Ｋビットなどの大容量のＲＯＭを内蔵することが可能
であるので、このＲＯＭの一部（例えば８ビットデータ
の２５６通りの変化に対応する２５６バイト分）を前記
メモリ回路43として用いれば、パターン面積の増加、チ
ップコストの増加も殆んど問題なく、非常にメリットが
大きい。
ップの付加価値を高めるために、通常、デジタル回路11
の関連するデータが書き込まれているマスクＲＯＭ（読
み出し専用メモリ）をオンチップ化しており、しかも、
デジタル回路11の高集積化が進み、６４Ｋビット、２５
６Ｋビットなどの大容量のＲＯＭを内蔵することが可能
であるので、このＲＯＭの一部（例えば８ビットデータ
の２５６通りの変化に対応する２５６バイト分）を前記
メモリ回路43として用いれば、パターン面積の増加、チ
ップコストの増加も殆んど問題なく、非常にメリットが
大きい。
【００２３】なお、前記メモリ回路43としては、上記マ
スクＲＯＭに限らず、ＥＰＲＯＭ、ＥＥＰＲＯＭ、ＳＲ
ＡＭ、ＤＲＡＭ、ＥＲＳＲＡＭなどに置換することが可
能である。
スクＲＯＭに限らず、ＥＰＲＯＭ、ＥＥＰＲＯＭ、ＳＲ
ＡＭ、ＤＲＡＭ、ＥＲＳＲＡＭなどに置換することが可
能である。
【００２４】
【発明の効果】上述したように本発明のアナログ・デジ
タル混載集積回路によれば、内蔵するＤＡ変換回路をテ
ストする際、ＤＡ変換回路が高速タイプである場合で
も、ＤＡ変換精度が高周波数ノイズの影響を受け難くな
り、ＤＡ変換特性を精度よくモニターすることが可能に
なる。しかも、テスト回路の構成が簡易になり、テスト
装置を低価格で実現することができる。
タル混載集積回路によれば、内蔵するＤＡ変換回路をテ
ストする際、ＤＡ変換回路が高速タイプである場合で
も、ＤＡ変換精度が高周波数ノイズの影響を受け難くな
り、ＤＡ変換特性を精度よくモニターすることが可能に
なる。しかも、テスト回路の構成が簡易になり、テスト
装置を低価格で実現することができる。
【図１】本発明の第１実施例に係るアナログ・デジタル
混載ＬＳＩの一部を示すブロック図。
混載ＬＳＩの一部を示すブロック図。
【図２】図１中のカウンタの一例を示す回路図。
【図３】図１中のＤＡ変換回路のテスト動作を示すタイ
ミング波形図。
ミング波形図。
【図４】図１中のＤＡ変換回路のＤＡ変換特性をモニタ
ーした結果の一例を示す特性図。
ーした結果の一例を示す特性図。
【図５】本発明の第２実施例に係るアナログ・デジタル
混載ＬＳＩの一部を示す回路図。
混載ＬＳＩの一部を示す回路図。
【図６】従来のアナログ・デジタル混載ＬＳＩのテスト
回路の一例を示す回路図。
回路の一例を示す回路図。
【図７】従来のアナログ・デジタル混載ＬＳＩのテスト
回路の他の例を示す回路図。
回路の他の例を示す回路図。
10、50…ＬＳＩ、11…デジタル回路、12…ＤＡ変換回
路、13…カウンタ回路、14…クロック入力端子、15…出
力端子、16、46…テスト制御回路、17…テストモード信
号入力端子、18…スイッチ回路、19…切換回路、21…ク
ロック発生装置、22…アナログテスター、43…メモリ回
路、47…アドレス制御回路。
路、13…カウンタ回路、14…クロック入力端子、15…出
力端子、16、46…テスト制御回路、17…テストモード信
号入力端子、18…スイッチ回路、19…切換回路、21…ク
ロック発生装置、22…アナログテスター、43…メモリ回
路、47…アドレス制御回路。
Claims (3)
- 【請求項１】 デジタル回路と、 このデジタル回路から供給されるデジタル信号をアナロ
グ信号に変換するＤＡ変換回路と、 カウンタ回路と、 上記ＤＡ変換回路のテストに際して、上記カウンタ回路
から並列ビット信号を出力させて上記ＤＡ変換回路のテ
スト入力信号として供給するように制御するテスト制御
回路とを具備することを特徴とするアナログ・デジタル
混載集積回路。 - 【請求項２】 デジタル回路と、 このデジタル回路から供給されるデジタル信号をアナロ
グ信号に変換するＤＡ変換回路と、 メモリ回路と、 上記ＤＡ変換回路のテストに際して、上記メモリ回路か
ら並列ビット信号を読み出し、上記ＤＡ変換回路のテス
ト入力信号として供給するように制御するテスト制御回
路とを具備することを特徴とするアナログ・デジタル混
載集積回路。 - 【請求項３】 デジタル回路と、 このデジタル回路の関連するデータが書き込まれている
読み出し専用メモリと、 前記デジタル回路から供給されるデジタル信号をアナロ
グ信号に変換するＤＡ変換回路と、 上記ＤＡ変換回路のテストに際して、上記読み出し専用
メモリから並列ビット信号を読み出し、上記ＤＡ変換回
路の入力信号として供給するように制御するテスト制御
回路とを具備することを特徴とするアナログ・デジタル
混載集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19833692A JPH0645935A (ja) | 1992-07-24 | 1992-07-24 | アナログ・デジタル混載集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19833692A JPH0645935A (ja) | 1992-07-24 | 1992-07-24 | アナログ・デジタル混載集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0645935A true JPH0645935A (ja) | 1994-02-18 |
Family
ID=16389424
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19833692A Withdrawn JPH0645935A (ja) | 1992-07-24 | 1992-07-24 | アナログ・デジタル混載集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0645935A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5719706A (en) * | 1995-03-15 | 1998-02-17 | Matsushita Electric Industrial Co., Ltd. | Illuminating apparatus, projection lens, and display apparatus including the illumination apparatus and the projection lens |
| US6011500A (en) * | 1997-06-27 | 2000-01-04 | Mitsubishi Electric Engineering Co., Ltd. | Integrated circuit with a built-in D/A converter |
| KR100340057B1 (ko) * | 1998-12-24 | 2002-07-18 | 박종섭 | 아날로그-디지털변환기의시험방법 |
| JP2016072823A (ja) * | 2014-09-30 | 2016-05-09 | 株式会社デンソー | 半導体装置 |
| JP2020507842A (ja) * | 2017-01-20 | 2020-03-12 | インターナショナル・ビジネス・マシーンズ・コーポレーションＩｎｔｅｒｎａｔｉｏｎａｌ Ｂｕｓｉｎｅｓｓ Ｍａｃｈｉｎｅｓ Ｃｏｒｐｏｒａｔｉｏｎ | ハードウェア人工ニューラル・ネットワークにおけるニューロン値の非同期伝達のためのシステムおよび方法 |
-
1992
- 1992-07-24 JP JP19833692A patent/JPH0645935A/ja not_active Withdrawn
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
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Legal Events
| Date | Code | Title | Description |
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| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19991005 |