JP2001166013A - Ａ／ｄ変換器のテスト対応型集積回路 - Google Patents

Abstract

(57)【要約】 【課題】 近年の集積回路のシステムＬＳＩ化の下で、
機器がアナログ／デジタル両方の回路を装備するのは普
通になっている。更にシステムの複雑化に伴い、Ａ／Ｄ
コンバータからの出力がその後流のロジック回路からの
出力より高周波数であること少なからずある。さて、Ｌ
ＳＩの出荷試験時にＡ／Ｄコンバータ単体の検査を行う
が、出力ＰＡＤがロジック回路からの出力周波数でなく
Ａ／Ｄコンバータからの出力周波数に対応したものであ
ると、特性の劣化やノイズ発生のもととなる。 【解決手段】 Ａ／Ｄコンバータ単体のテスト時に、Ａ
／Ｄコンバータから出力される高周波数のデータを一旦
格納する記憶手段を設ける。その後、出力ＰＡＤに対応
した周波数でこのデータを読出す。またこの際、機器が
ロジック回路に合わせて有する記憶手段を流用する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する分野】本発明は、集積回路の検査に関
し、特にＡ／Ｄコンバータを装備した集積回路における
Ａ／Ｄコンバータ単体の検査に関する。

【０００２】

【従来技術】近年、テレビジョン放送はアナログ方式と
ディジタル方式の両方がなされているがごとく、各種通
信、情報処理等において、アナログデータとディジタル
データの両方が取り扱われている。このもとで、集積回
路のシステムＬＳＩ化の進歩を背景として、ビデオカメ
ラ、デジタルカメラ等各種の機器では、アナログ（Ａ）
／デジタル（Ｄ）変換機能を有するのは普通になってい
る。更に、システムの複雑化や顧客の要望の多様化に伴
い、ディジタルのロジック回路からの機器外部への出力
より高速で（高周波数で）その上流側のアナログを動作
させる（高速でＡ／Ｄ変換後のディジタルデータをロジ
ック回路へ出力する）ことが必要なことも多々生じるよ
うになってきている。そのような下では、Ａ／Ｄコンバ
ータを装備したＬＳＩの出荷試験に際して、Ａ／Ｄコン
バータ単体の検査をも行うことが望ましい。

【０００３】以下、この従来のＡ／Ｄコンバータ内蔵の
ＬＳＩの、Ａ／Ｄコンバータ単体のテストの内容を回路
構成図を参照しつつ、少し詳しく説明する。

【０００４】図１に、従来のＡ／Ｄコンバータ内蔵のＬ
ＳＩのＡ／Ｄコンバータ単体テスト時の回路構成を示
す。本図において、１は、Ａ／Ｄコンバータである。２
は、Ｄ−ＦＦ（Ｄ−Ｆｌｉｐ Ｆｌｏｐ）である。３
は、セレクタである。４は、出力ＰＡＤである。５は、
ディジタルのロジック回路である。６は、記憶素子（あ
るいは、手段又は部）である。なおここで、この記憶素
子は、特に映像信号を処理する機器においてそうである
が、高周波数の信号をデータの間引き等なしでロジック
回路にて低周波数信号に変更しようとする場合にデータ
の蓄積が必要である等のため、わざわざ設けられている
ものである。

【０００５】以上の他、クロック信号発生回路やその受
信端子、セレクタの切換え手段等を有しているのは勿論
であるが、これらは自明かつ本発明の趣旨に直接の関係
がないので図示等は省略する。

【０００６】さてこのＬＳＩのＡ／Ｄコンバータ単体テ
スト時においては、Ａ／Ｄコンバータ１の出力がＤ−Ｆ
Ｆ２に接続され、Ｄ−ＦＦ２の出力はセレクタ３のＡ入
力端及びロジック回路５に接続され、セレクタ出力３は
出力ＰＡＤ４に接続される。また、ロジック回路５の出
力はセレクタ３のＢ入力端と接続され、更に、データの
処理の必要上ロジック回路５と記憶素子６も接続され
る。

【０００７】以上の回路構成のもとで、Ａ／Ｄコンバー
タ単体のテスト時のＬＳＩの動作について説明する。

【０００８】まず、Ａ／Ｄコンバータ１より出力された
信号はＤ−ＦＦ２へ入力され、更にこのＤ−ＦＦ２から
の出力はセレクタ３のＡ入力端に入力される。ここに、
セレクタ３は、あらかじめこのテスト用に端子を設けて
いたり、あるいはマイコンのレジスタを設けたりしてお
き、その制御のもとでＡ／Ｄコンバータ単体テスト時の
みＡ入力端が選択されるようになっている。そして、選
択された即ち受け入れられたテスト信号はセレクタ３を
経て出力端子４に入力され、この出力端子４から外部へ
出力される。検査員は、この出力された信号をＬＳＩテ
スタ等を使用して検査し、Ａ／Ｄコンバータ単体での良
品／不良品の判定を行う。

【０００９】なお、Ａ／Ｄコンバータ単体のテスト時以
外、すなわち機器の実際の動作時、あるいはユーザによ
る機器の本来の用途への使用時には、ロジック回路５よ
りセレクタ３のＢ入力端にディジタル処理後の信号が入
力される。このため、Ａ／Ｄコンバータ１からロジック
回路５へ入力された信号は、ロジック回路５で記憶部６
を使用しての演算処理等が行われ、この処理済の信号が
出力端子４、そして外部へ出力されることとなる。

【００１０】なおここで、セレクタ３をロジック回路５
の後流側に設けているのは、上流側に設けると実作動時
のＡ／Ｄコンバータ１とロジック回路５の接続部のテス
トが困難となるからである。

【００１１】

【発明が解決しようとする課題】しかしながら、Ａ／Ｄ
コンバータの出入力信号、特に出力信号の周波数がこの
機器自体の出力信号、特にディジタルロジック回路から
の出力信号より周波数が高い場合が多々ありうる。

【００１２】さてこの場合、従来の構成では、Ａ／Ｄコ
ンバータがロジック回路の出力周波数より高い周波数で
動作するときの検査等を考えると、出力ＰＡＤは、Ａ／
Ｄコンバータの単体テストモード時に備えて実際の機器
の動作時以上の周波数に対応可能とすることが必要とな
る。

【００１３】若しそうでなければ、出力ＰＡＤはこのテ
スト時に実際に使用するのより高い周波数で動作するた
め、電源／ＧＮＤラインを介してノイズが回り込み、ま
た、Ａ／Ｄコンバータの特性を落としてしまい、正しい
特性を測定することができなくなってしまう危険性が生
じる。しかも、周波数が高いほどノイズが大きくなるた
め、映像信号のＡ／Ｄ変換等ではより好ましくないこと
となる。

【００１４】と言って、必要以上の出力能力を持つＰＡ
Ｄにすると、電力消費が大きくなり、輻射等の弊害の原
因ともなるため、これまた好ましくない。ましてや、こ
のテスト専用の出力端子を設けるなど、スペース等以前
に、デザイン、美観の面から好ましくない。

【００１５】このため、Ａ／Ｄコンバータ内蔵のＬＳＩ
のＡ／Ｄコンバータ単体テスト時において、ロジック回
路が実際の機器の使用時に出力するのよりも高い周波数
でＡ／Ｄコンバータがテスト用信号を出力する場合であ
っても、正しい特性の測定を成しえ、ノイズも発生せ
ず、しかも出力ＰＡＤは機器の実際の使用時にロジック
回路が出力する周波数に対応した能力のままでよく、そ
の上コストもかからない技術の開発が望まれていた。

【００１６】

【課題を解決するための手段】本発明は、以上の課題を
解決することを目的としてなされたものであり、Ａ／Ｄ
コンバータ単体のテスト時の高周波数の出力信号を、機
器が本来有している記憶手段に一旦記憶させ、しかる後
この記憶した出力信号を低周波数で読出して検査する様
にしたものである。具体的には、以下の構成としてい
る。

【００１７】請求項１記載の発明においては、Ａ／Ｄコ
ンバータ内蔵のＬＳＩのＡ／Ｄコンバータの単体テスト
時には、Ａ／Ｄコンバータからのテスト用出力を受けた
Ｄ−ＦＦの後段にＡ／Ｄコンバータの単体テスト時の高
周波数の出力信号を記憶する記憶手段（素子）を設けて
いる。なお、この記憶手段は、機器の実動作時にはロジ
ック回路と連動して動作する、ＳＲＡＭ，ＤＲＡＭ、ラ
インメモリとするのが原則であるが、必要に応じてテス
ト用に設けたものであっても構わない。そして、この記
憶素子の出力は、Ａ／Ｄコンバータの単体テスト時には
それからの出力信号を選定し、機器の実動作時にはＡ／
Ｄコンバータからの直接の出力信号は断とする（後流に
行かない様にする）セレクタ（回路）に接続（入力）さ
れる。更に、このセレクタからの出力は外部への出力Ｐ
ＡＤへ入力される。

【００１８】以上の他、Ａ／Ｄコンバータ単体のテスト
が可能な集積回路であるため、テストに先立つ何等かの
操作や電圧信号の入力等により、テスト時にはＡ／Ｄコ
ンバータからのテスト用出力信号がロジック回路を通過
せずに集積回路外部へ取り出すことが可能な結線、回路
構成となしうるようになされており、また単体テスト時
には、そのようにされるのは勿論である。ただし、この
ような結線等自体は、本発明さえ想到すれば実現はそう
困難とは思われないので、わざわざの説明は省略する。

【００１９】上記構成により、以下の作用がなされる。

【００２０】Ｄ−ＦＦより出力されたＡ／Ｄコンバータ
からの高周波数のテスト用出力信号は、Ａ／Ｄコンバー
タの実際の動作周波数のまま記憶手段に格納される。格
納されたデータは、その後検査者の都合に合わせた任意
の時間に読出され、上述のＡ／Ｄコンバータの単体テス
トを考慮したセレクタを介して外部出力ＰＡＤへ入力さ
れ、更にこの出力ＰＡＤからＬＳＴ回路の外部へ出力さ
れる。ところで、このテスト用の高周波数のデータの読
出しの際、クロックレートを切り換える等してその周波
数をロジック回路から実際に出力される周波数以下、あ
るいは出力ＰＡＤの能力に合致した値にする。これによ
り、出力ＰＡＤの能力はロジック回路から実際に出力さ
れる周波数に対応した能力のまま、Ａ／Ｄコンバータ単
体のテスト時に、テスト信号が高周波数の出力であって
もノイズが少なくまた正しい特性の測定を可能とし得
る。

【００２１】請求項２記載の発明においては、基本的な
構成は請求項１記載の発明と同じであるが、機器の実作
動時に使用する記憶手段を、Ａ／Ｄコンバータの単体テ
スト時にＡ／Ｄコンバータから出力される高周波数のテ
スト用出力信号の記憶手段に流用している。

【００２２】上記構成により、以下の作用がなされる。

【００２３】基本的な作用は、請求項１記載の発明と同
じであるが、Ａ／Ｄコンバータの単体テスト時にＡ／Ｄ
コンバータから出力される高周波数のテスト用信号は、
機器の、そしてＬＳＩのロジック回路に併せて設けられ
た記憶手段若しくはその一部にそのまま記憶される。

【００２４】なおこのため、記憶手段はあらかじめＡ／
Ｄコンバータから出力される高周波数のテスト用信号を
記憶可能とされているだけでなく、このテスト時と機器
の実動作時にＬＳＩのロジック回路から出力されるデー
タとを認識し、区分けして記憶する記憶制御手段とを有
しているのは勿論である。

【００２５】なおまた、この記憶制御手段は、セレクタ
の切換え等によりＡ／Ｄコンバータの単体テスト用結線
あるいは回路とされた場合には、セレクタの切換えによ
りこれを検知して必要な作用をなしたり、セレクタを切
換えると自動的にＡ／Ｄコンバータからの出力信号を記
憶するようになったりする等の機能を有している、ある
いはその様なＡ／Ｄコンバータの単体テストを考慮した
構成であるのは勿論である。

【００２６】請求項３記載の発明においては、例えば映
像の１画面の平均値を蓄積したりする場合等において
は、記憶手段の動作周波数はＡ／Ｄコンバータからの出
力周波数より遅くても良いため、機器によってはロジッ
ク回路に併せて装備する記憶手段はそのような低周波数
用のものとなっていることがあるが、このような場合や
その他高周波数記憶手段の付設が困難な場合でも、この
記憶手段を使用して請求項１や請求項２の発明と同じく
Ａ／Ｄコンバータから出力される高周波数のテスト信号
を一時記憶し、更に出力ＰＡＤに適応した周波数で読出
し可能となるようにしている。

【００２７】従って、記憶手段は複数有しており、更に
この複数の記憶手段はいずれもその上流側にロード／ホ
ールド機能を有するＤ−ＦＦとこのＤ−ＦＦに対応して
その上流若しくは後流に設けられたセレクタとセレクタ
を切り換えるセレクタ制御手段とを有している。また、
記憶手段の後流側にもテスト用出力信号を順に出力する
ためのセレクタとセレクタを所定の手順で切り換える出
力制御手段とを有している。

【００２８】以上の構成により、以下の作用がなされ
る。

【００２９】Ａ／Ｄコンバータから出力される高周波数
のテスト用信号は、複数のロード／ホールド機能を有す
るＤ−ＦＦとセレクタにより、記憶手段への書き込みが
可能な低周波数へ変換され、併せて分割される。さて、
各ロード／ホールド機能を有するＤ−ＦＦの上流若しく
は後流にはセレクタが設けられており、更にこれらセレ
クタはセレクタ切換え制御手段により所定の手順で回路
切換えがなされる。このため、Ａ／Ｄコンバータからの
高周波のテスト用出力信号は、複数の記憶手段に分割し
て順に、しかも低周波に変換されて記憶される。

【００３０】次に、この信号データの読出しであるが、
各記憶手段の後流側に設けられているセレクタを所定の
手順で切り換えることにより、記憶されているデータは
Ａ／Ｄコンバータからその出力された順に、しかも低周
波数に変換されて出力されることとなる。

【００３１】なお、本請求項の発明においても、Ａ／Ｄ
コンバータ単体のテストに先立ち、集積回路全体の構
成、結線はそのようになされ、またあらかじめそのよう
になすことが可能とされているのは勿論である。また、
複数の記憶手段はあくまでもＡ／Ｄコンバータ単体のテ
ストにおいてその出力信号を分割して記憶するという意
味での複数であり、機器の実動作時においてはロジック
回路に併せて設けられた１の記憶手段であったり、ある
いはさらにその一部であったりしても良いのは勿論であ
る。

【００３２】

【発明の実施の形態】以下、本発明をその実施の形態に
基づいて説明する。

【００３３】（第１の実施の形態）本実施の形態は、Ａ
／Ｄコンバータからの高周波数のテスト用出力信号を一
旦記憶素子に記憶させることにより、高周波数でのＡ／
Ｄコンバータ単体のテストに対応可能としたものであ
る。

【００３４】図２に、本実施の形態のＡ／Ｄコンバータ
内蔵のＬＳＩの、Ａ／Ｄコンバータ単体テスト時の信号
の流れを中心とする回路の構成を示す。

【００３５】なお、本図において、従来技術と同じもの
には原則として同一の符号を付してある。そしてこのこ
とは、他の実施の形態においても同様である。

【００３６】ただし、セレクタは２つ装備するため、上
流側のものを３１、後流側のものを３２としている。ま
た、記憶素子はロジック回路に直接には接続されていな
いため、６１としている。

【００３７】本実施の形態のＡ／Ｄコンバータ内蔵のＬ
ＳＩは、そのＡ／Ｄコンバータ単体テスト時には、Ａ／
Ｄコンバータ１の出力はＤ−ＦＦ２に入力（接続）さ
れ、Ｄ−ＦＦ２の出力は上流側のセレクタ３１のＡ入力
端に入力され、このセレクタ３１の出力は記憶素子（手
段）６１に接続され、記憶素子６１の出力は後流側のセ
レクタ３２のＡ入力端に入力され、このセレクタ３２の
出力は出力ＰＡＤ４に入力される回路構成となる。

【００３８】また、機器の実際の使用の際には、ロジッ
ク回路５の出力は、上流側セレクタ３１のＢ入力端及び
後流側セレクタ３２のＢ入力端に入力される回路構成と
なる。

【００３９】以上の下で、このＡ／Ｄコンバータ内蔵の
ＬＳＩのＡ／Ｄコンバータ単体テスト時の動作あるいは
信号の流れを説明する。

【００４０】まず、Ａ／Ｄコンバータ１からのテスト用
出力信号はＤ−ＦＦ２に入力される。そして、Ｄ−ＦＦ
２より出力されたＡ／Ｄコンバータ１からの出力信号
は、上流側セレクタ３１のＡ入力端へ入力される。な
お、このセレクタ３１は、Ａ／Ｄコンバータ単体のテス
ト時にはＡ入力端が入力端子として選択され、実動作時
にはＢ入力端が選択されるようになっている。そして、
Ａ／Ｄコンバータ単体テストであるため、上流側セレク
タ３１のＡ入力端へ入力された信号は、Ａ／Ｄコンバー
タが実際に出力するテスト用の高周波数で記憶素子６１
に格納される。

【００４１】そして、この格納されたデータは、任意の
時間に、任意の周波数で読出しがなされる。さてその
際、この記憶素子６１より出力された信号は、その後流
側のセレクタ３２へ入力される。ところで、このセレク
タ３２は、Ａ／Ｄコンバータの単体テスト時にはＡ入力
端を選択し、機器の実動作時にはＢ入力端を選択する。
このため、Ａ入力端が選択される。そして、記憶素子６
１より低周波数に変換された状態で読出されたテスト用
信号は出力ＰＡＤ６へ入力され、更にこの出力ＰＡＤよ
り外部へ出力される。

【００４２】従って、記憶している高周波数のテスト用
データは、ロジックの実動作時の周波数以下の周波数で
出力ＰＡＤから出力される。そしてこれにより、Ａ／Ｄ
コンバータの単体テスト時に過剰動作によるノイズの影
響を無くし正しい特性の測定が可能となる。また、ＰＡ
Ｄの能力も適正なものとすることができる。

【００４３】なお念のため記載するならば、Ａ／Ｄコン
バータの単体テスト時以外、すなわち機器の実際の動作
時においては、上流側のセレクタ３１はロジック回路５
よりＢ入力端に入力された信号を選択し、その選択した
信号を記憶素子６１に入力する。このもとで演算処理等
が行われ、ロジック回路５はその結果を後流側のセレク
タ３２のＢ入力端に入力し、更にこのセレクタ３２はこ
の入力信号を出力ＰＡＤ４へ出力し、最終的には出力Ｐ
ＡＤ６より外部へ出力することとなる。

【００４４】なおまた、本図においては図１と異なり、
ロジック回路と記憶素子間の２本の接続線は記載してい
ないが、これはＡ／Ｄコンバータ単体のテスト時の説明
に直接の関係がないため、図の煩雑化防止のため省略し
ただけのものであり、接続がなされているのが原則なの
は勿論である。更にまた、Ａ／Ｄコンバータの単体テス
ト時には外部からの操作や操作を検知して自動的に接続
がなされなくなるようにしていてもよいのは勿論であ
る。

【００４５】（変形例）図３に本実施の形態の変形例を
示す。本図において、３０は上流側セレクタ３１に換え
てのスイッチである。また、記憶素子６１はあらかじめ
その一部が高周波信号を記憶可能なテスト用記憶部６０
を有しており、Ａ／Ｄコンバータからのテスト用の高周
波出力信号は、スイッチのＯＮにより直接ここに入力さ
れて記憶されることとなる。

【００４６】（第２の実施の形態）本実施の形態は、複
数の記憶素子とこれに対応しての複数のロード／ホール
ド機能を有するＤ−ＦＦ等を採用することにより、記憶
素子が高周波数用でない場合でもＡ／Ｄコンバータ単独
のテストを可能とすることを図ったものである。

【００４７】図４に、本実施の形態のＡ／Ｄコンバータ
内蔵のＬＳＩの、Ａ／Ｄコンバータの単体テスト時の信
号の流れを中心とする回路構成を示す。

【００４８】本図において、７１、７２はロード／ホー
ルド機能を有するＤ−ＦＦである。また、記憶素子６
２、６３とＤ−ＦＦ２１、２２は各２個有している。更
に、セレクタ３３、３４、３５、３６は４個装備してい
る。

【００４９】このＡ／Ｄコンバータ内蔵のＬＳＩは、Ａ
／Ｄコンバータの単体テスト時には、Ａ／Ｄコンバータ
１からのテスト用出力信号は上流側のＤ−ＦＦ２１に入
力され、更にこのＤ−ＦＦ２１からの出力は、直接には
後流側のＤ−ＦＦ２２とロード／ホールド付きＤ−ＦＦ
７１とロジック回路５に入力される。次に、後流側のＤ
−ＦＦ２２からの出力は、もう１個のロード／ホールド
付きＤ−ＦＦ７２に入力される。そしてこの２個のロー
ド／ホールド付きＤ−ＦＦ７１、７２からの出力はそれ
ぞれその直後流に位置する上流側セレクタ３３、３４の
Ａ入力端に入力され、更にこれらのセレクタ３３、３４
からの出力はそれぞれその直後流に位置する記憶素子６
２、６３に入力される。

【００５０】そして、記憶素子６２からの出力は中流側
のセレクタ３５のＢ入力端に入力される。一方、後流側
のＤ−ＦＦ２２を経由する記憶素子６３からの出力は中
流側セレクタ３５のＡ入力端に入力される。中流側セレ
クタ３５からの出力は、Ａ、Ｂ何れの入力端に入力され
た信号も後流側セレクタ３６のＡ入力端に入力され、更
にこの後流側セレクタ３６からの出力は出力ＰＡＤ４に
入力され、外部に出力される。

【００５１】また一方、ロジック回路５からの出力は、
２個の中流側セレクタ３４のＢ入力端及び後流側セレク
タ３６のＢ入力端に入力される。

【００５２】以上の他、各セレクタを切り換える制御回
路等をも有しているのは勿論である。ただし、この制御
回路は例えばクロックの２分周信号で制御する等実現容
易なので、わざわざの記載や説明は省略する。

【００５３】次に、以上の構成のＡ／Ｄコンバータ内蔵
のＬＳＩにおけるそのＡ／Ｄコンバータ単体のテスト時
の信号の流れ、取扱いについて、図５をも参照しつつ説
明する。

【００５４】まず、Ａ／Ｄコンバータ１からのテスト用
出力信号は、Ｄ−ＦＦ２１に入力される。そして、この
Ｄ−ＦＦ２１より出力された信号はＴＣ２のような波形
となり、次段のＤ−ＦＦ２２及びロード／ホールド付き
Ｄ−ＦＦ７１に入力される。なお、ロジック回路にも入
力されるが、これは本テストには無関係であり、また外
部に出力されない。

【００５５】この際、ロード／ホールド付ＤーＦＦ７
１、７２の図示しないクロック入力端子に入力されるク
ロック信号は、図５のＴＣ１に示すようにＡ／Ｄ動作周
波数ＴＣ０の２分周のパルスとされる。

【００５６】また、後流側Ｄ−ＦＦ２２の出力は、上流
のＤーＦＦのためＴＣ３の様に１クロック分遅延して時
ロード／ホールド付きＤ−ＦＦ７２に入力される。この
際のロード／ホールド付きＤ−ＦＦ７１、７２からの出
力信号であるが、これらはロード／ホールド付きＤ−Ｆ
Ｆ７１からのものがＴＣ４のようにＡ１、Ａ３、Ａ５、
Ａ７…であり、ロード／ホールド付きＤ−ＦＦ７２から
のものがＴＣ５のようにＡ２、Ａ４、Ａ６、Ａ８…のよ
うにそれぞれ１つ飛び、しかもＡ／Ｄ動作周波数の２分
周の周期信号である。

【００５７】そして、これらロード／ホールド付きＤ−
ＦＦ７１、７２からの出力はそれぞれそれら直下段の上
流側セレクタ３３、３４に入力される。なおここに、こ
れら２つの上流側セレクタ３３、３４は、Ａ／Ｄコンバ
ータの単体テスト時にはＡ入力端が選択されるようにな
っている。このため、Ａ／Ｄコンバータの単体テスト時
には、出力されたテスト信号のデータはそれぞれ後流側
セレクタ３３、３４の後流の記憶素子６２、６３に格納
されることとなる。そして、この格納されたデータは、
任意の時間に読出しがおこなわれることとなる。

【００５８】ところで、この２個の記憶素子６２、６３
から読出された信号は、各中流側セレクタ３５の入力端
Ａ、入力端Ｂへ入力される。さてこの際、この中流側セ
レクタはＢ、Ａ、Ｂ、Ａ、Ｂ、Ａの順に２個の記憶素子
６２、６３からの読出しのタイミングに合わせて入力を
選択する。このため、この中流側セレクタからの出力
は、ＴＣ６に示すように周波数こそ半分となるものの、
Ａ１、Ａ２、Ａ３、Ａ４…とＡ／Ｄコンバータ１から出
力されたのと同じになる。そして、このもとでこの出力
信号が後流側セレクタ３６へ入力される。

【００５９】さて、この後流側セレクタ３６は、Ａ／Ｄ
コンバータの単体テスト時にはＡ入力端を選択し、実動
作時にはＢ入力端を選択するようにしている。このた
め、Ａ／Ｄコンバータの単体テスト時はＡ入力端が選択
される。従って、このテスト用のデータは、この後流側
セレクタ３６から更に出力ＰＡＤ４へと入力され、この
下で更に出力ＰＡＤ４から外部へ出力されることとな
る。

【００６０】ところでこの際、上述の説明で判る様に、
Ａ／Ｄコンバータ１からのテスト用出力信号、そしてこ
れは任意の高周波数であるが、を外部へ出力する際、ロ
ジック回路５の実動作周波数以下、少くも出力ＰＡＤの
能力範囲内にすることが可能となる。このため、Ａ／Ｄ
コンバータのテスト時に、過剰動作によるノイズの悪影
響が無くなり、正しい特性の測定が可能となり、また、
併せてＰＡＤの能力も適正なものとすることができる。

【００６１】また、記憶素子の動作周波数がＡ／Ｄコン
バータの動作周波数の半分の周波数であってもテストが
可能となる。

【００６２】なお、Ａ／Ｄコンバータの単体テスト時以
外、すなわち実際の動作時においては、２個の上流側セ
レクタ３３、３４は、ロジック回路５から出力される信
号をＢ入力端に入力される。そしてロジック回路５はＡ
／Ｄコンバータから出力された信号を高周波数、低周波
数を問わず記憶素子６２、６３を用いる等して演算等の
処理を行い、高周波数の信号はともかく低周波数化して
出力することとなる。更に、その出力は後段のセレクタ
３６のＢ入力端に入力される。このセレクタ３６のＢ入
力端への信号は更に出力ＰＡＤ４へ出力され、更に出力
ＰＡＤ４はこれを外部へ出力することとなる。

【００６３】以上、本発明をその幾つかの実施の形態に
基づいて説明してきたが、本発明は何もこれらに限定さ
れないのは勿論である。すなわち、例えば以下のように
していても良い。

【００６４】１）第１の実施の形態において、精度の良
好なＡ／Ｄコンバータとロジック回路の下、Ｄ−ＦＦを
廃止している。

【００６５】２）第１の実施の形態の変形例にて多少言
及したが、セレクタに換えてこれと均等の作用をなすス
イッチと結線の組合せ等を採用している。

【００６６】３）セレクタ、スイッチ等は機械的な手段
でなく、半導体としている。そして、外部からの所定の
電圧信号やパルス信号の入力や電圧の付加によりＯＮ／
ＯＦＦされ、これによりＡ／Ｄコンバータ単体のテスト
対応の結線あるいは配線となったり、機器本来の使用状
態の結線あるいは配線となったりする。

【００６７】４）第１の実施の形態の変形例として、記
憶素子は３個以上としている。

【００６８】５）低周波数でのテストでは、直接外部へ
テスト信号を取出すことが可能としている。勿論、一旦
記憶手段に格納される様にしても良い。

【００６９】

【発明の効果】以上の説明で判るように、本発明におい
ては、Ａ／Ｄコンバータ単体のしかも高周波数でのテス
ト時用に、Ａ／Ｄコンバータの後段にあらかじめテスト
用データを一旦格納する記憶部を設け、あるいは機器の
記憶部にテスト用データを一旦格納し、テスト終了後に
低周波数化して読出しあるいは取出し可能としている。
このため、出力ＰＡＤは機器の実際の使用時に合わせた
能力の物であっても、特性の劣化やノイズの発生無しに
テストが可能となる。

【図面の簡単な説明】

【図１】 従来技術のＡ／Ｄコンバータ内蔵のＬＳＩ
の、Ａ／Ｄコンバータ単体テスト時の回路における信号
の流れを示す図である。

【図２】 本発明の第１の実施形態のＡ／Ｄコンバータ
内蔵のＬＳＩの、Ａ／Ｄコンバータ単体テスト時の信号
の流れを説明するための回路構成図である。

【図３】 上記実施の形態の変形例である。

【図４】 本発明の第２の実施形態のＡ／Ｄコンバータ
内蔵のＬＳＩの、Ａ／Ｄコンバータ単体テスト時の信号
の流れを説明するための回路構成図である。

【図５】 上記実施の形態における各信号のタイミング
を示す図である。

【符号の説明】

１ Ａ／Ｄコンバータ ２ Ｄ−ＦＦ ２１ 上流側Ｄ−ＦＦ ２２ 後流側Ｄ−ＦＦ ３ セレクタ ３０ スイッチ ３１、３３、３４ 上流側セレクタ ３２、３６ 後流側セレクタ ３５ 中流側セレクタ ４ 出力ＰＡＤ ５ ロジック回路 ６、６１、６２ 記憶素子 ７１、７２ ロード／ホールド（機能）付きＤ−
ＦＦ

Claims (3)

【特許請求の範囲】
1. 【請求項１】 Ａ／Ｄコンバータを装備し、このＡ／Ｄ
   コンバータ単体のテストが可能な集積回路であって、 Ａ／Ｄコンバータと、 前記Ａ／Ｄコンバータの単独テスト時にＡ／Ｄコンバー
   タから出力される高周波数のデータを記憶する記憶手段
   と、 前記記憶手段に記憶されているＡ／Ｄコンバータからの
   テスト用出力信号を出力ＰＡＤに対応した周波数で読出
   すことを可能とする読出し速度制御手段とを有している
   ことを特徴とするＡ／Ｄ変換器のテスト対応型集積回
   路。
2. 【請求項２】 Ａ／Ｄコンバータを装備し、このＡ／Ｄ
   コンバータ単体のテストが可能な集積回路であって、 Ａ／Ｄコンバータと、 前記Ａ／Ｄコンバータの単独テスト時にＡ／Ｄコンバー
   タから出力される高周波数のデータと機器の実動作時の
   ロジック回路からのデータとを記憶する両用記憶手段
   と、 前記記憶手段に記憶されているＡ／Ｄコンバータからの
   テスト用出力信号を出力ＰＡＤに対応した周波数で読出
   すことを可能とする読出し速度制御手段とを有している
   ことを特徴とするＡ／Ｄ変換器のテスト対応型集積回
   路。
3. 【請求項３】 Ａ／Ｄコンバータを装備し、このＡ／Ｄ
   コンバータ単体のテストが可能な集積回路であって、 Ａ／Ｄコンバータと、 前記Ａ／Ｄコンバータ単体のテスト時にＡ／Ｄコンバー
   タから出力される高周波数のデータを所定の内容で分割
   し、低周波化するための複数のロード／ホールド付きＤ
   −ＦＦと、 前記ロード／ホールド付きＤ−ＦＦに対応して設けられ
   た複数のセレクタと、 前記ロード／ホールド付きＤ−ＦＦに協力してその目的
   を達成するため、前記複数のセレクタを上記所定の内容
   に対応した手順で切り換えるセレクタ制御手段と、 前記ロード／ホールド付きＤ−ＦＦの後流側に接続さ
   れ、機器の実動作時のデータのみならず、Ａ／Ｄコンバ
   ータの単体テスト時にはＡ／Ｄコンバータから高周波数
   で出力され、更に上記所定の内容で分割され、低周波化
   されたデータをもこれに対応した手順で記憶する複数の
   両用記憶手段と、 前記複数の両用記憶手段に上記対応した手順で記憶され
   たテスト用データを出力ＰＡＤに対応した周波数で読出
   す読出し制御手段と、 上記読出されたテスト用信号を上記分割した所定の手順
   に相応した手順で外部へ出力することを可能とする出力
   制御手段とを有していることを特徴とするＡ／Ｄ変換器
   のテスト対応型集積回路。