JPH1010194A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH1010194A JPH1010194A JP8160017A JP16001796A JPH1010194A JP H1010194 A JPH1010194 A JP H1010194A JP 8160017 A JP8160017 A JP 8160017A JP 16001796 A JP16001796 A JP 16001796A JP H1010194 A JPH1010194 A JP H1010194A
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- JP
- Japan
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- circuit
- output
- test
- semiconductor integrated
- integrated circuit
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Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
Abstract
(57)【要約】
【課題】 大規模化した複雑な回路で沢山のテスト出力
を必要とする半導体集積回路においても、テスト回路の
部分の面積を小さくすると共に、ユーザにとって不要な
入力端子をできるだけ少なくし、小さなチップ面積で従
来と同様の機能回路およびテスト回路を有する半導体集
積回路を提供する。 【解決手段】 チップ内に機能回路が形成されると共
に、該機能回路の特定点をテストのために外部の電極パ
ッドに接続するセレクタ回路１および該セレクタ回路を
制御する制御回路２を備えた半導体集積回路であって、
前記制御回路が、リセット信号Ｒの入力端子とクロック
信号ＣＬＫの入力端子とを有し、複数のフリップフロッ
プＴ１、Ｔ２、・・・Ｔｎが従属接続されたカウンタ回
路からなっている。
を必要とする半導体集積回路においても、テスト回路の
部分の面積を小さくすると共に、ユーザにとって不要な
入力端子をできるだけ少なくし、小さなチップ面積で従
来と同様の機能回路およびテスト回路を有する半導体集
積回路を提供する。 【解決手段】 チップ内に機能回路が形成されると共
に、該機能回路の特定点をテストのために外部の電極パ
ッドに接続するセレクタ回路１および該セレクタ回路を
制御する制御回路２を備えた半導体集積回路であって、
前記制御回路が、リセット信号Ｒの入力端子とクロック
信号ＣＬＫの入力端子とを有し、複数のフリップフロッ
プＴ１、Ｔ２、・・・Ｔｎが従属接続されたカウンタ回
路からなっている。
Description
【０００１】
【発明の属する技術分野】本発明は本来の回路を構成す
る機能回路と共に、該回路内の特定の点をテストのため
に外部の電極パッドに接続するセレクタ回路および該セ
レクタ回路を制御する制御回路が形成された半導体集積
回路に関する。さらに詳しくは、該制御回路を簡単な構
成として、チップを小形化することができる半導体集積
回路に関する。
る機能回路と共に、該回路内の特定の点をテストのため
に外部の電極パッドに接続するセレクタ回路および該セ
レクタ回路を制御する制御回路が形成された半導体集積
回路に関する。さらに詳しくは、該制御回路を簡単な構
成として、チップを小形化することができる半導体集積
回路に関する。
【０００２】
【従来の技術】従来、論理回路などの複雑な回路が１チ
ップ内に形成される半導体集積回路では、設計後半導体
チップにした後に、機能回路内の主要点をテスト点（以
下、モニタ点もいう）として外部の電極パッドに接続
し、各要素ごとに正常であるか否かのテストを行う方法
が採られている。そのため、モニタ点を外部の電極パッ
ドに接続し得るテスト用配線と、該テスト用配線と本来
の回路配線との切替を行うセレクタ回路と、該セレクタ
回路を制御する制御回路とからなるテスト回路が、本来
の回路と共に半導体集積回路内に作り込まれている。こ
のようなテスト回路が設けられた半導体集積回路の一例
を図３に示す。
ップ内に形成される半導体集積回路では、設計後半導体
チップにした後に、機能回路内の主要点をテスト点（以
下、モニタ点もいう）として外部の電極パッドに接続
し、各要素ごとに正常であるか否かのテストを行う方法
が採られている。そのため、モニタ点を外部の電極パッ
ドに接続し得るテスト用配線と、該テスト用配線と本来
の回路配線との切替を行うセレクタ回路と、該セレクタ
回路を制御する制御回路とからなるテスト回路が、本来
の回路と共に半導体集積回路内に作り込まれている。こ
のようなテスト回路が設けられた半導体集積回路の一例
を図３に示す。
【０００３】図３において、（ａ）は集積回路が形成さ
れた半導体チップの配置図を示す図で、集積回路が形成
された回路部１１の周囲に電極パッド１２が形成されて
いる状態を示している。（ｂ）は回路部１１の一例の一
部１１ａで、モニタ点１３が形成された部分の拡大図が
示されており、１４はモニタ点１３を外部に引き出すた
めのテスト用配線、１６はテスト用配線１４と本来の回
路の配線１５とを選択するセレクタ回路で、スイッチン
グ素子１６ａと制御信号を正反転させるＮＯＴ回路１６
ｂとからなっている。１７はセレクタ回路１６を制御す
るための制御信号を入力するテスト制御用端子である。
れた半導体チップの配置図を示す図で、集積回路が形成
された回路部１１の周囲に電極パッド１２が形成されて
いる状態を示している。（ｂ）は回路部１１の一例の一
部１１ａで、モニタ点１３が形成された部分の拡大図が
示されており、１４はモニタ点１３を外部に引き出すた
めのテスト用配線、１６はテスト用配線１４と本来の回
路の配線１５とを選択するセレクタ回路で、スイッチン
グ素子１６ａと制御信号を正反転させるＮＯＴ回路１６
ｂとからなっている。１７はセレクタ回路１６を制御す
るための制御信号を入力するテスト制御用端子である。
【０００４】（ｃ）はセレクタ回路１６を制御するため
の制御信号を前述のテスト制御用端子１７に印加する制
御回路の一例を示す図で、１８はシフトレジスタ、１９
はラッチ回路で、シフトレジスタ１８にはデータＤＡＴ
の入力端子とクロック信号ＣＬＫの入力端子が、ラッチ
回路１９にはラッチイネーブルＬＥの入力端子とリセッ
ト信号ＲＳＴの入力端子とがそれぞれ設けられている。
このシフトレジスタ１８とラッチ回路１９とにより構成
する制御回路の例は、とくに回路が大規模化し、モニタ
点の数、すなわちテストのための出力が増え、テスト制
御用端子１７の数が増える場合に、（ｃ）に示される回
路で順次データを印加することによりシフトレジスタ１
８およびラッチ回路１９の４つの入力端子に信号ＤＡ
Ｔ、ＣＬＫ、ＬＥ、ＲＳＴをそれぞれ供給するだけで、
多くのテスト出力を順次得ることができる。その結果、
テスト制御用端子１７を等価的に増やしてセレクタ回路
１６を制御することができる。
の制御信号を前述のテスト制御用端子１７に印加する制
御回路の一例を示す図で、１８はシフトレジスタ、１９
はラッチ回路で、シフトレジスタ１８にはデータＤＡＴ
の入力端子とクロック信号ＣＬＫの入力端子が、ラッチ
回路１９にはラッチイネーブルＬＥの入力端子とリセッ
ト信号ＲＳＴの入力端子とがそれぞれ設けられている。
このシフトレジスタ１８とラッチ回路１９とにより構成
する制御回路の例は、とくに回路が大規模化し、モニタ
点の数、すなわちテストのための出力が増え、テスト制
御用端子１７の数が増える場合に、（ｃ）に示される回
路で順次データを印加することによりシフトレジスタ１
８およびラッチ回路１９の４つの入力端子に信号ＤＡ
Ｔ、ＣＬＫ、ＬＥ、ＲＳＴをそれぞれ供給するだけで、
多くのテスト出力を順次得ることができる。その結果、
テスト制御用端子１７を等価的に増やしてセレクタ回路
１６を制御することができる。
【０００５】
【発明が解決しようとする課題】前述のように、従来の
半導体集積回路のテスト回路では、シフトレジスタおよ
びラッチ回路を用いることにより、半導体集積回路の大
規模化に対応しているが、それでもテスト用として４個
の制御用信号入力端子とシフトレジスタおよびラッチ回
路とが必要となる。そのため、半導体集積回路のチップ
面積が大きくなり、コストアップの原因になるという問
題がある。
半導体集積回路のテスト回路では、シフトレジスタおよ
びラッチ回路を用いることにより、半導体集積回路の大
規模化に対応しているが、それでもテスト用として４個
の制御用信号入力端子とシフトレジスタおよびラッチ回
路とが必要となる。そのため、半導体集積回路のチップ
面積が大きくなり、コストアップの原因になるという問
題がある。
【０００６】さらに、これらの制御用信号の入力端子や
回路はこの半導体集積回路を使用するユーザには関係の
ない部分でありながら、この部分のためにチップの面積
が大きくなったり、制御用信号の入力端子が存在するこ
とにより、利用面においてパッケージの制約を受けると
共に、実装面積の制約を受けるという問題がある。
回路はこの半導体集積回路を使用するユーザには関係の
ない部分でありながら、この部分のためにチップの面積
が大きくなったり、制御用信号の入力端子が存在するこ
とにより、利用面においてパッケージの制約を受けると
共に、実装面積の制約を受けるという問題がある。
【０００７】本発明はこのような問題を解決するために
なされたもので、大規模化した複雑な回路で沢山のテス
ト出力を必要とする半導体集積回路においても、テスト
回路の部分の面積を小さくすると共に、ユーザにとって
不要な入力端子をできるだけ少なくし、小さなチップ面
積で従来と同様の機能回路およびテスト回路を有する半
導体集積回路を提供することを目的とする。
なされたもので、大規模化した複雑な回路で沢山のテス
ト出力を必要とする半導体集積回路においても、テスト
回路の部分の面積を小さくすると共に、ユーザにとって
不要な入力端子をできるだけ少なくし、小さなチップ面
積で従来と同様の機能回路およびテスト回路を有する半
導体集積回路を提供することを目的とする。
【０００８】
【課題を解決するための手段】本発明による半導体集積
回路は、チップ内に機能回路が形成されると共に、該機
能回路の特定点をテストのために外部の電極パッドに接
続するセレクタ回路および該セレクタ回路を制御する制
御回路を備えた半導体集積回路であって、前記制御回路
が、リセット信号入力端子とクロック信号入力端子とを
有し、複数のフリップフロップが従属接続されたカウン
タ回路からなっている。
回路は、チップ内に機能回路が形成されると共に、該機
能回路の特定点をテストのために外部の電極パッドに接
続するセレクタ回路および該セレクタ回路を制御する制
御回路を備えた半導体集積回路であって、前記制御回路
が、リセット信号入力端子とクロック信号入力端子とを
有し、複数のフリップフロップが従属接続されたカウン
タ回路からなっている。
【０００９】前記カウンタ回路と前記セレクタ回路との
間に、該カウンタ回路の出力に対応した１つの出力に変
換するデコーダ回路を挿入することにより、テストが必
要とされるモニタ点の出力を１回ずつ取り出すことがで
き、検査を効率化することができる。
間に、該カウンタ回路の出力に対応した１つの出力に変
換するデコーダ回路を挿入することにより、テストが必
要とされるモニタ点の出力を１回ずつ取り出すことがで
き、検査を効率化することができる。
【００１０】前記セレクタ回路の複数個の出力が１つの
前記電極パッドに導出されていることが、前記制御回路
に入力するクロック信号に同期させて前記セレクタ回路
の出力を時分割出力することにより、１つの電極パッド
で各テスト点の出力を検出し得るため、検査用の出力端
子をグループ化して減らすことができる。そのため、大
規模に集積化された半導体集積回路においても、検査の
出力端子用に電極パッドを増やす必要がなくなる。
前記電極パッドに導出されていることが、前記制御回路
に入力するクロック信号に同期させて前記セレクタ回路
の出力を時分割出力することにより、１つの電極パッド
で各テスト点の出力を検出し得るため、検査用の出力端
子をグループ化して減らすことができる。そのため、大
規模に集積化された半導体集積回路においても、検査の
出力端子用に電極パッドを増やす必要がなくなる。
【００１１】
【発明の実施の形態】つぎに、図面を参照しながら本発
明の半導体集積回路について説明をする。
明の半導体集積回路について説明をする。
【００１２】図１は本発明の半導体集積回路のテスト回
路部分の説明図である。図１において、１はセレクタ回
路で、集積回路内のテストが必要とされるモニタ点Ｐ
１、Ｐ２、・・・Ｐｎごとに本回路の配線１５とモニタ
点Ｐ１、Ｐ２、・・・Ｐｎからのテスト用配線１４とを
選択するためのスイッチング素子Ｓ１、Ｓ２、・・・か
らなっている。２はセレクタ回路１の制御回路で、Ｔ形
フリップフロップＴ１、Ｔ２、Ｔ３、・・・Ｔｎが従属
接続され、リセット信号ＲＳＴの入力端子とクロック信
号ＣＬＫの入力端子とを有して、クロックパルスの数に
応じて順次出力するカウンタ回路を構成している。この
制御回路２では、テストを行わない通常の状態では、リ
セットされて出力はすべてローレベル「Ｌ」になってお
り、テスト時にはリセットが解除されてクロック信号Ｃ
ＬＫの入力端子より適当な幅のパルスが送られる。な
お、図１において、Ｎ１、Ｎ２はクロック信号を反転さ
せるＮＯＴ回路、２１はリセット信号ＲＳＴがローレベ
ルのときのみクロック信号ＣＬＫの変化を伝えるゲート
回路、各Ｔ形フリップフロップにおけるＣはクロック信
号ＣＬＫの入力端子、Ｒはリセット信号ＲＳＴの入力端
子、Ｑ１、Ｑ２、Ｑ３は各カウンタ回路の出力信号、出
力Ｏ１、Ｏ２、・・・Ｏｎは半導体チップの電極パッド
を表すと共に、セレクタ回路１を経てモニタ点Ｐ１、Ｐ
２、・・・Ｐｎが外部の電極パッド１２に導出された出
力をそれぞれ示している。
路部分の説明図である。図１において、１はセレクタ回
路で、集積回路内のテストが必要とされるモニタ点Ｐ
１、Ｐ２、・・・Ｐｎごとに本回路の配線１５とモニタ
点Ｐ１、Ｐ２、・・・Ｐｎからのテスト用配線１４とを
選択するためのスイッチング素子Ｓ１、Ｓ２、・・・か
らなっている。２はセレクタ回路１の制御回路で、Ｔ形
フリップフロップＴ１、Ｔ２、Ｔ３、・・・Ｔｎが従属
接続され、リセット信号ＲＳＴの入力端子とクロック信
号ＣＬＫの入力端子とを有して、クロックパルスの数に
応じて順次出力するカウンタ回路を構成している。この
制御回路２では、テストを行わない通常の状態では、リ
セットされて出力はすべてローレベル「Ｌ」になってお
り、テスト時にはリセットが解除されてクロック信号Ｃ
ＬＫの入力端子より適当な幅のパルスが送られる。な
お、図１において、Ｎ１、Ｎ２はクロック信号を反転さ
せるＮＯＴ回路、２１はリセット信号ＲＳＴがローレベ
ルのときのみクロック信号ＣＬＫの変化を伝えるゲート
回路、各Ｔ形フリップフロップにおけるＣはクロック信
号ＣＬＫの入力端子、Ｒはリセット信号ＲＳＴの入力端
子、Ｑ１、Ｑ２、Ｑ３は各カウンタ回路の出力信号、出
力Ｏ１、Ｏ２、・・・Ｏｎは半導体チップの電極パッド
を表すと共に、セレクタ回路１を経てモニタ点Ｐ１、Ｐ
２、・・・Ｐｎが外部の電極パッド１２に導出された出
力をそれぞれ示している。
【００１３】つぎに、このテスト回路の動作について説
明をする。
明をする。
【００１４】前述のように、リセット信号ＲＳＴがハイ
レベル「Ｈ」のときには、各Ｔ形フリップフロップがリ
セットされてその出力信号Ｑはローレベル「Ｌ」になる
ので、本回路の配線１５がセレクタ回路１により選択さ
れる。そして、テストを行うときはリセット信号ＲＳＴ
をローレベル「Ｌ」にして制御回路２のリセットを解除
し、クロック信号ＣＬＫを送る。クロックパルスが１発
目のときは第１のＴ形フリップフロップＴ１の出力Ｑ１
がハイレベル「Ｈ」となり、セレクタ回路１の第１のス
イッチング素子Ｓ１はモニタ点Ｐ１側をオンとし、出力
Ｏ１にモニタ点Ｐ１が出力される。
レベル「Ｈ」のときには、各Ｔ形フリップフロップがリ
セットされてその出力信号Ｑはローレベル「Ｌ」になる
ので、本回路の配線１５がセレクタ回路１により選択さ
れる。そして、テストを行うときはリセット信号ＲＳＴ
をローレベル「Ｌ」にして制御回路２のリセットを解除
し、クロック信号ＣＬＫを送る。クロックパルスが１発
目のときは第１のＴ形フリップフロップＴ１の出力Ｑ１
がハイレベル「Ｈ」となり、セレクタ回路１の第１のス
イッチング素子Ｓ１はモニタ点Ｐ１側をオンとし、出力
Ｏ１にモニタ点Ｐ１が出力される。
【００１５】つぎに、クロックパルスが２発目のときは
第２のＴ形フリップフロップＴ２の出力Ｑ２がハイレベ
ル「Ｈ」となり、セレクタ回路１の第２のスイッチング
素子Ｓ２はモニタ点Ｐ２側をオンとし、出力Ｏ２にモニ
タ点Ｐ２が出力される。このとき、第１のスイッチング
素子Ｓ１の出力Ｏ１はローレベル「Ｌ」となり、モニタ
点Ｐ１は出力されない。
第２のＴ形フリップフロップＴ２の出力Ｑ２がハイレベ
ル「Ｈ」となり、セレクタ回路１の第２のスイッチング
素子Ｓ２はモニタ点Ｐ２側をオンとし、出力Ｏ２にモニ
タ点Ｐ２が出力される。このとき、第１のスイッチング
素子Ｓ１の出力Ｏ１はローレベル「Ｌ」となり、モニタ
点Ｐ１は出力されない。
【００１６】さらに、クロックパルスが３発目のとき
は、第１のＴ形フリップフロップＴ１の出力Ｑ１および
第２のＴ形フリップフロップＴ２の出力Ｑ２が共にハイ
レベル「Ｈ」となり、出力Ｏ１に第１のモニタ点Ｐ１
が、出力Ｏ２に第２のモニタ点Ｐ２がそれぞれ出力され
る。さらに、クロックパルスが４発目のときは、第３の
Ｔ形フリップフロップＴ３の出力Ｑ３がハイレベル
「Ｈ」となり、図示しない第３のモニタ点が外部の電極
パッドに出力される。
は、第１のＴ形フリップフロップＴ１の出力Ｑ１および
第２のＴ形フリップフロップＴ２の出力Ｑ２が共にハイ
レベル「Ｈ」となり、出力Ｏ１に第１のモニタ点Ｐ１
が、出力Ｏ２に第２のモニタ点Ｐ２がそれぞれ出力され
る。さらに、クロックパルスが４発目のときは、第３の
Ｔ形フリップフロップＴ３の出力Ｑ３がハイレベル
「Ｈ」となり、図示しない第３のモニタ点が外部の電極
パッドに出力される。
【００１７】このクロックパルスの数により、セレクタ
回路１の選択を任意に制御することができ、必要なモニ
タ点を直ちに出力することができ、集積回路の主要部ご
とに誤動作がないか否かを検査することができる。すな
わち、従属接続されたＴ形フリップフロップＴ１、Ｔ
２、Ｔ３、・・・からなるカウンタ回路にクロック信号
ＣＬＫの入力端子とリセット信号ＲＳＴの入力端子とが
設けられるだけで、複雑な集積回路のテスト回路をも簡
単に構成することができる。しかも、クロック信号ＣＬ
Ｋはテスト回路ではない本来の回路においても用いら
れ、そのクロック信号ＣＬＫを利用するようにすればリ
セット信号ＲＳＴの入力端子１個だけを設けることによ
りテスト回路を構成することができる。
回路１の選択を任意に制御することができ、必要なモニ
タ点を直ちに出力することができ、集積回路の主要部ご
とに誤動作がないか否かを検査することができる。すな
わち、従属接続されたＴ形フリップフロップＴ１、Ｔ
２、Ｔ３、・・・からなるカウンタ回路にクロック信号
ＣＬＫの入力端子とリセット信号ＲＳＴの入力端子とが
設けられるだけで、複雑な集積回路のテスト回路をも簡
単に構成することができる。しかも、クロック信号ＣＬ
Ｋはテスト回路ではない本来の回路においても用いら
れ、そのクロック信号ＣＬＫを利用するようにすればリ
セット信号ＲＳＴの入力端子１個だけを設けることによ
りテスト回路を構成することができる。
【００１８】図２は本発明の半導体集積回路の他の実施
形態を示す図である。図１に示される例では、制御回路
２の各カウンタ出力の「１」、「０」の組み合わせで順
次セレクタ回路１の選択を行うもので、たとえば第１の
モニタ点Ｐ１は、第１発目のクロックパルスのみなら
ず、３発目、５発目、７発目などの奇数発目においても
出力される。しかし、図２（ａ）に示される例では、た
とえば１発目のクロックパルスでは第１のモニタ点Ｐ１
のみが、２発目のクロックパルスでは第２のモニタ点の
みが、３発目のクロックパルスでは第３のモニタ点のみ
がそれぞれ出力されるようにセレクタ回路１への入力信
号がデコーダ回路３により変換される例である。
形態を示す図である。図１に示される例では、制御回路
２の各カウンタ出力の「１」、「０」の組み合わせで順
次セレクタ回路１の選択を行うもので、たとえば第１の
モニタ点Ｐ１は、第１発目のクロックパルスのみなら
ず、３発目、５発目、７発目などの奇数発目においても
出力される。しかし、図２（ａ）に示される例では、た
とえば１発目のクロックパルスでは第１のモニタ点Ｐ１
のみが、２発目のクロックパルスでは第２のモニタ点の
みが、３発目のクロックパルスでは第３のモニタ点のみ
がそれぞれ出力されるようにセレクタ回路１への入力信
号がデコーダ回路３により変換される例である。
【００１９】たとえば簡単のため、第１および第２のＴ
形フリップフロップの出力Ｑ１、Ｑ２に対してのみの変
換例を図２（ｂ）に示す。図２（ｂ）において、１発目
のクロックパルスに対してはＱ１がハイレベル「１」
で、Ｑ２はローレベル「０」であるため、Ａ１のみが
「１」となり、２発目のパルスに対してはＱ１が
「０」、Ｑ２が「１」になるため、Ａ２のみが「１」、
３発目に対してはＱ１、Ｑ２が共に「１」となるため、
Ａ３のみが「１」となり、入力するクロックパルス信号
に対応したモニタ点のみをセレクタ回路１を介して出力
することができる。
形フリップフロップの出力Ｑ１、Ｑ２に対してのみの変
換例を図２（ｂ）に示す。図２（ｂ）において、１発目
のクロックパルスに対してはＱ１がハイレベル「１」
で、Ｑ２はローレベル「０」であるため、Ａ１のみが
「１」となり、２発目のパルスに対してはＱ１が
「０」、Ｑ２が「１」になるため、Ａ２のみが「１」、
３発目に対してはＱ１、Ｑ２が共に「１」となるため、
Ａ３のみが「１」となり、入力するクロックパルス信号
に対応したモニタ点のみをセレクタ回路１を介して出力
することができる。
【００２０】このようなデコーダ回路３を挿入し、入力
するクロック信号に対応したモニタ点のみを出力するこ
とにより、その出力を別々の電極パッドに取り出さない
で、１つの電極パッドに複数のモニタ点の出力Ｏを取り
出すことができる。たとえば図２（ｂ）に示されるよう
に、デコーダ回路３の各順番の出力とモニタ点Ｐ１、Ｐ
２、Ｐ３・・・をそれぞれＡＮＤ回路とＯＲ回路からな
るセレクタ回路１を経ると共に、クロック信号に同期さ
せて１つの電極パッドに出力Ｏを時分割出力させる。こ
れにより、複数個のモニタ信号を１つの電極パッドから
順次得ることができ、簡単に検査をすることができる。
この場合、テストをする測定点が多い場合、いくつかの
グループに分けて、グループごとに別の電極パッドに出
力することもできる。このようにすることにより、大規
模に集積化された半導体集積回路においても、検査の出
力端子用に電極パッドを増やす必要がなくなる。
するクロック信号に対応したモニタ点のみを出力するこ
とにより、その出力を別々の電極パッドに取り出さない
で、１つの電極パッドに複数のモニタ点の出力Ｏを取り
出すことができる。たとえば図２（ｂ）に示されるよう
に、デコーダ回路３の各順番の出力とモニタ点Ｐ１、Ｐ
２、Ｐ３・・・をそれぞれＡＮＤ回路とＯＲ回路からな
るセレクタ回路１を経ると共に、クロック信号に同期さ
せて１つの電極パッドに出力Ｏを時分割出力させる。こ
れにより、複数個のモニタ信号を１つの電極パッドから
順次得ることができ、簡単に検査をすることができる。
この場合、テストをする測定点が多い場合、いくつかの
グループに分けて、グループごとに別の電極パッドに出
力することもできる。このようにすることにより、大規
模に集積化された半導体集積回路においても、検査の出
力端子用に電極パッドを増やす必要がなくなる。
【００２１】
【発明の効果】本発明によれば、テストのための入力お
よび出力の端子を少なくすることができ、チップ面積の
うち、テスト回路のための面積が小さくなる。そのた
め、半導体集積回路のパッケージの形状も小さくなり、
ピン数も減らせると共に、ユーザサイドでの実装のレイ
アウトも容易となり、使用勝手の良い半導体集積回路が
安価に得られる。
よび出力の端子を少なくすることができ、チップ面積の
うち、テスト回路のための面積が小さくなる。そのた
め、半導体集積回路のパッケージの形状も小さくなり、
ピン数も減らせると共に、ユーザサイドでの実装のレイ
アウトも容易となり、使用勝手の良い半導体集積回路が
安価に得られる。
【図１】本発明の半導体集積回路の一実施形態のテスト
回路部の一部の説明図である。
回路部の一部の説明図である。
【図２】本発明の半導体集積回路のテスト回路部の他の
実施形態の説明図である。
実施形態の説明図である。
【図３】従来の半導体集積回路のテスト回路部の説明図
である。
である。
１ セレクタ回路 ２ 制御回路 ３ デコーダ回路
Claims (2)
- 【請求項１】 チップ内に機能回路が形成されると共
に、該機能回路の特定点をテストのために外部の電極パ
ッドに接続するセレクタ回路および該セレクタ回路を制
御する制御回路を備えた半導体集積回路であって、前記
制御回路が、リセット信号入力端子とクロック信号入力
端子とを有し、複数のフリップフロップが従属接続され
たカウンタ回路からなる半導体集積回路。 - 【請求項２】 前記セレクタ回路の複数個の出力が１つ
の前記電極パッドに導出され、前記制御回路に入力する
クロック信号に同期させて前記セレクタ回路の出力を時
分割出力することにより１つの電極パッドで各テスト点
の出力を検出し得る請求項１記載の半導体集積回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8160017A JPH1010194A (ja) | 1996-06-20 | 1996-06-20 | 半導体集積回路 |
| US08/879,810 US5877648A (en) | 1996-06-20 | 1997-06-20 | Integrated circuit having a control circuit for controlling connection of monitor points to electrode pads |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8160017A JPH1010194A (ja) | 1996-06-20 | 1996-06-20 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1010194A true JPH1010194A (ja) | 1998-01-16 |
Family
ID=15706184
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8160017A Pending JPH1010194A (ja) | 1996-06-20 | 1996-06-20 | 半導体集積回路 |
Country Status (2)
| Country | Link |
|---|---|
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| JP (1) | JPH1010194A (ja) |
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Also Published As
| Publication number | Publication date |
|---|---|
| US5877648A (en) | 1999-03-02 |
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