JPH07104035A - バウンダリスキャンテスト回路 - Google Patents

バウンダリスキャンテスト回路

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JPH07104035A
JPH07104035A JP5247829A JP24782993A JPH07104035A JP H07104035 A JPH07104035 A JP H07104035A JP 5247829 A JP5247829 A JP 5247829A JP 24782993 A JP24782993 A JP 24782993A JP H07104035 A JPH07104035 A JP H07104035A
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Abstract

(57)【要約】 【目的】 バウンダリスキャンテスト回路を有するデバ
イスの構成を簡素化する。 【構成】 バウンダリスキャンテスト回路のレジスタセ
ルが、デバイスの識別コードを示す１つのコードを持
ち、このコードを表わすコード信号をシリアルテストデ
ータとして、各レジスタセルによって構成されるシフト
レジスタを転送してテストデータ出力端子に出力する。
これにより、バウンダリスキャンテスト回路では、ＩＤ
ＥＣＯＤＥ用のレジスタを備えることなく必要な識別コ
ードをテストデータとして得ることができるので、テス
ト回路の構成を簡素化しデバイスのチップ面積を縮小化
する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、バウンダリスキャンテ
スト回路に係り、特に半導体集積回路のバウンダリスキ
ャンテスト回路のデータレジスタの改良に関する。
【０００２】
【従来の技術】表面実装、テープ自動化ボンディング、
マルチチップモジュール或いは複雑なＡＳＩＣ等の先端
テクノロジーが採用される実装基板上の半導体装置で
は、ＩＣテスタ利用の通常のテストでは、実装基板上に
装着された各ＩＣチップの全てのノードをカバーできな
いという事態が生じている。
【０００３】バウンダリスキャンテストは、実装基板に
装着されたこのような半導体装置の良否をテストする手
法の１つであり、全てのＩＣチップが正しく実装されて
いること、ＩＣチップの全ての接続ピンが実装基板に正
しく接続されていること、或いはＩＣチップの各内部ロ
ジック回路が所定の機能を果たすこと等をテストするた
めに利用される。
【０００４】図５は、バウンダリスキャンテストが行な
われるデバイスの構成を示す模式的斜視図である。同図
において、このデバイスには、入力ピン５３及び出力ピ
ン５３ａから成る接続ピンが設けられ、各接続ピン５
３、５３ａと内部ロジック３８との間には、夫々バウン
ダリスキャンレジスタセル３１、３１ａが配置されてい
る。通常（ノーマル）動作モードでは、入力側の各レジ
スタセル３１は、入力ピン５３から入力されるデータを
内部ロジック３８にそのまま伝達し、また、出力側の各
レジスタセル３１ａは、内部ロジック３８から得られた
データを出力ピン５３ａからそのまま出力する。
【０００５】各バウンダリスキャンレジスタセル３１、
３１ａは、図示のごとくこれらのセル３１、３１ａを一
連に接続することにより、１つのシフトレジスタとして
構成される。この構成に基づいて、テスト作動モードで
は、テスト作動モードによりテストデータ入力端子ＴＤ
Ｉから入力され或いは外部接続ピンから直接に入力され
るテスト信号が内部ロジック回路３８に供給され、ま
た、内部ロジック回路３８からのテストデータがテスト
データ出力端子ＴＤＯから出力され或いは外部接続ピン
へ直接に出力される。デバイス内には、各バウンダリス
キャンレジスタセル３１、３１ａの他にこれら各セル３
１、３１ａを制御するために図示したテスト用の回路が
設けられる。
【０００６】図６に、従来のバウンダリスキャンテスト
回路のシステム構成図を示す。同図において、このバウ
ンダリスキャンテスト回路は、ＴＡＰ（テストアクセス
ポート）コントローラ３０、インストラクションレジス
タ３４、データレジスト用セレクタ３５、出力セレクタ
３６、及び、データレジスタ３７から構成され、機能回
路を構成する内部ロジック回路３８をノーマル動作モー
ド又はテスト動作モードの何れかで作動させ、テスト動
作モードにおいて必要なデータを収集する。ここで、デ
ータレジスタ３７は、各入出力ピンに対応するバウンダ
リスキャンレジスタセル３１，３１ａと、各デバイス毎
の固有情報を格納する例えば３２ビットの識別コードレ
ジスタ（ＩＤＣＯＤＥレジスタ）３２と、データをバイ
パスして通過させるためのバイパスレジスタ３３とから
構成される。
【０００７】ＴＡＰコントローラ３０は、テスト回路全
体の作動を制御するために設けられ、例えば１６モード
から成るテストモードの内から１つのモードを指定する
テストモードセレクト信号４３と、テストのタイミング
を指定するテストクロック（ＣＬＫ）４４とを入力信号
として受信し、これらの信号から、テストデータ入力４
２として入力されるシリアルデータをラッチするための
タイミングを指定するデータレジスタ制御信号（ラッチ
信号）４６と、インストラクションレジスタ制御信号４
７と、出力切替え信号４８とを生成する。
【０００８】インストラクションレジスタ３４は、テス
トデータ入力信号４２及びインストラクションレジスタ
制御信号４７を入力信号として受け取り、これらの信号
から、モード切替え信号４９及びレジスタ切替え信号１
１を生成すると共に、インストラクションレジスタ出力
信号５０を出力する。インストラクションレジスタ３４
は、実行するテストの内容及びレジスタを指定する機能
を有する。
【０００９】図７は、図６のデータレジスタ３７を構成
するバウンダリスキャンレジスタセル３１又は３１ａ、
識別コードレジスタ３２、及び、バイパスレジスタ３３
の一般的な構成を示す。図７において、バウンダリスキ
ャンレジスタセル３１又は３１ａは、セレクタ２１ｃ及
び２１ｄと、レジスタ２０ｃ及び２０ｄとを備えてい
る。セレクタ２１ｃは、デバイス入力信号４０又は内部
ロジック回路からの出力信号（パラレルデータ）が入力
されるパラレル入力端子１と、シリアルテストデータが
入力されるシリアル入力端子２とを備え、また、これら
の入力を切り替えるための制御信号を成す入力切替え信
号３が入力される。
【００１０】レジスタ２０ｃは、データ入力としてセレ
クタ２１ｃの出力信号が、ラッチ信号としてＴＡＰコン
トローラ３０のデータレジスタ制御信号４６であるシリ
アルラッチ信号４が夫々入力され、シリアルテストデー
タ７ａを出力する。レジスタ２０ｃの出力７ａは、シリ
アルテストデータを転送するためのシフトレジスタを構
成する次段のレジスタセル３１、３１ａの入力端子２に
入力され、或いは、図示のごとく、最後尾のレジスタセ
ル３１ａの場合にはデータレジスタ用セレクタ３５に入
力される。
【００１１】レジスタ２０ｄは、データ入力としてレジ
スタ２０ｃの出力７ａが入力され、ラッチ入力としてＴ
ＡＰコントローラの出力信号４６であるパラレルラッチ
信号５が入力され、パラレルデータを出力する。セレク
タ２１ｄには、パラレル入力端子１からのパラレルデー
タと、レジスタ２０ｄの出力信号とが入力され、また、
切替え制御のためにＴＡＰコントローラの出力信号４６
である出力切替え信号６が入力されており、その出力と
してパラレル出力信号８が得られる。
【００１２】識別コードレジスタ３２は、セレクタ２１
ｅ及びレジスタ２０ｅから成り、セレクタ２１ｅには、
テストデータ入力信号４２を成すシリアル入力端子２と
識別コード信号９が入力され、また、これらを切り替え
るためにＴＡＰコントローラ３０の出力信号４６である
切替え信号３が入力される。レジスタ２０ｅには、デー
タとしてセレクタ２１ｅの出力信号が、ラッチ信号とし
てＴＡＰコントローラの出力信号４６であるシリアルラ
ッチ信号４が夫々入力され、識別コード信号１０を出力
する。レジスタ２０ｃの出力信号７ａは、シリアルデー
タを転送するためのシフトレジスタを構成する次段のレ
ジスタ３１の出力端子２に入力され、或いは図示の如く
最後尾のレジスタ２０の場合には、データレジスタ用セ
レクタ３５に入力される。セレクタ３５は、レジスタ２
０ｃの出力であるシリアル出力信号７ａと、レジスタ２
０ｅの出力信号である識別コード出力信号１０とが入力
され、更に、切替えのためのレジスタ切替え信号１１が
入力され、データレジスタ出力信号１３を出力する。
【００１３】バイパスレジスタ３３は、シリアルデータ
であるテストデータ入力信号４２がシリアルラッチ信号
４と共に入力されており、その出力信号５１はデータレ
ジスタ用セレクタ３５に入力される。
【００１４】データレジスタ用セレクタ３５は、レジス
タ切替え信号１１に基づき、シリアルデータ出力７ａ、
識別コードレジスタ出力信号１０、バイパスレジスタ出
力信号５１の何れかを選択し、データレジスタ出力信号
１３として出力する。図６に示した出力セレクタ３６
は、出力制御信号４８の制御に基づき、データレジスタ
制御信号１３又はインストラクションレジスタ出力信号
５０を選択し、テストデータ出力信号として出力する。
【００１５】図８は、上記バウンダリスキャン回路にお
ける信号のタイミング図である。同図を更に参照して図
７の回路の動作を説明する。セレクタ２１ｃは、入力切
替え信号３によって制御され、入力切替え信号３がロー
レベルのときパラレル入力端子１を選択し、ハイレベル
信号のときシリアル入力端子２を選択してこれを出力す
る。レジスタ２０ｃは、シリアルラッチ信号４の立上り
時点でセレクタ２１ｃの出力をラッチし、この出力をレ
ジスタ２０ｄ又はデータセレクタ用レジスタ３５に与え
る。レジスタ２０ｄは、パラレルラッチ信号５の立上り
時点でレジスタ２０ｃの出力をラッチする。入力切替え
信号３は、ＴＡＰコントローラ３０のモードによりロー
レベルとなり、シリアル入力選択からパラレル入力選択
に切り替える。
【００１６】セレクタ２１ｄは、モード切替えのための
出力切替え信号６がハイレベルのときにレジスタ２０ｄ
の出力を選択し、出力切替え信号６がローレベルのとき
にパラレル入力端子１の信号を選択する。また、識別コ
ードレジスタ３２内のセレクタ２１ｅは、モード切替え
信号３がローレベルのときに識別コード入力端子９の信
号を選択し、ハイレベルのときにテストデータ入力信号
４２或いは前段の識別コード出力信号を成すシリアル入
力端子２を選択する。レジスタ２０ｅは、その選択され
た信号をシリアルラッチ信号４の立上りでラッチして、
これを識別コード出力信号１０として出力する。
【００１７】データレジスタ用セレクタ３５は、インス
トラクションレジスタ３４の出力であるレジスタ切替え
信号１１がローレベルのときに、識別コード出力信号１
０を選択し、また、ハイレベルのときにシリアル出力信
号７を選択し、この選択された信号をデータレジスタ出
力信号として出力する。
【００１８】上記のようにして、このバウンダリスキャ
ンテスト回路では、テスト作動モードにおいて、各バウ
ンダリスキャンレジスタセルをシフトレジスタとして構
成してシリアルテストデータを転送すると共に、この転
送されたシリアルデータを、内部ロジック回路に対して
パラレルデータとして一斉に与え、或いは、内部ロジッ
ク回路から得られたパラレルデータをシリアルデータと
して転送して、テストデータ出力として外部に出力す
る。また、各バウンダリスキャンレジスタセルは、通常
作動モードでは、単に外部接続ピンと内部ロジック回路
との間で信号の伝達を行う。
【００１９】
【発明が解決しようとする課題】上記従来のバウンダリ
スキャンテスト回路では、データレジスタ回路３７にお
いて、識別コードレジスタ１０とバウンダリスキャンレ
ジスタセル３１ａとを並列に設け、そのときのテストモ
ードが内部ロジックの機能テストモードであるのか、或
いは、各デバイスの識別コードを読み出す装着テストモ
ードであるのかに対応して所定の制御信号１１が入力さ
れる。即ち、この入力される制御信号１１に制御される
データレジスタ用セレクタ３５によって、識別コードレ
ジスタ３２又はレジスタセル３１、３１ａのレジスタ出
力のいづれかを選択する構成となっているため、識別コ
ードレジスタ３２の各セル及びバウンダリスキャンレジ
スタセル３１、３１ａの各台数の和だけレジスタを設け
なければならず、マスクの占有面積が増大するという問
題があった。
【００２０】本発明は、上記に鑑み、バウンダリスキャ
ンレジスタと識別コードレジスタとを並列に設けること
なく、共通のレジスタでバウンダリスキャンレジスタと
識別コードレジスタ機能を有するデータレジスタを備え
るバウンダリスキャンテスト回路を提供し、もってバウ
ンダリスキャンテスト回路を備える半導体装置の構成を
簡素化し、そのチップ面積を縮小することを目的として
いる。
【００２１】
【課題を解決するための手段】上記目的を達成するた
め、本発明の第１の態様に係るデータレジスタは、半導
体装置の接続ピンに対応して配設され、該各接続ピンと
内部ロジック回路との間でパラレルデータを夫々伝達す
るバウンダリスキャンレジスタセルを備え、該各バウン
ダリスキャンレジスタセル相互が、所定の制御信号に基
づいてシリアルデータを転送するシフトレジスタとして
相互に結合される型式のバウンダリスキャンテスト回路
において、前記バウンダリスキャンレジスタセルが、前
記パラレルデータが入力される第１の入力端子、前記シ
リアルデータが入力される第２の入力端子、及び、半導
体装置の識別コードを示すコード信号が入力される第３
の入力端子を備え、該各入力端子に入力された信号のい
ずれかを入力切替え信号に従って選択する第１選択回路
と、第１のラッチ信号に対応して前記第１選択回路の出
力をラッチする第１レジスタと、第２のラッチ信号に対
応して前記第１レジスタの出力をラッチする第２レジス
タと、出力切替え信号に従って前記パラレルデータ又は
前記第２レジスタの出力の何れかを選択する第２の選択
回路と備え、前記第１レジスタの出力が、前記シフトレ
ジスタとして結合された際に後続するバウンダリスキャ
ンレジスタセルに入力されるシリアルデータとして構成
されることを特徴とする。
【００２２】また、本発明の第２の態様に係るデータレ
ジスタは、半導体装置の接続ピンに対応して配設され、
該各接続ピンと内部ロジック回路との間でパラレルデー
タを夫々伝達するバウンダリスキャンレジスタセルを備
え、該各バウンダリスキャンレジスタセル相互が、所定
の制御信号に基づいてシリアルデータを転送するシフト
レジスタとして相互に結合される型式のバウンダリスキ
ャンテスト回路において、前記バウンダリスキャンレジ
スタセルが、前記パラレルデータが入力される第１の入
力端子及び前記シリアルデータが入力される第２の入力
端子を備え、該各入力端子に入力された信号のいずれか
を入力切替え信号に従って選択する第１選択回路と、第
１のラッチ信号に対応して前記第１選択回路の出力をラ
ッチすると共に、外部信号に応答して半導体装置の識別
コードを示すコード信号に従ってセット又はリセットさ
れる第１レジスタと、第２のラッチ信号に対応して前記
第１レジスタの出力をラッチする第２レジスタと、出力
切替え信号に従って前記パラレルデータ又は前記第２レ
ジスタの出力の何れかを選択する第２の選択回路と備
え、前記第１レジスタの出力が、前記シフトレジスタと
して結合された際に後続するバウンダリスキャンレジス
タセルに入力されるシリアルデータとして構成されるこ
とを特徴とする。
【００２３】
【作用】本発明の第１の態様に係るデータレジスタで
は、テスト作動モードにおいて、各バウンダリスキャン
レジスタセルで第１選択回路の選択により、パラレルデ
ータ、シリアルデータ、又は、半導体装置の識別コード
を示すコード信号の何れかを選択し、テストデータをシ
フトレジスタにより転送することを可能とする一方、通
常作動モードで入力されたパラレルデータを内部ロジッ
ク回路又は接続ピンに向けて出力することができ、ま
た、各バウンダリスキャンレジスタセルに半導体装置の
識別コードに対応するコード信号を直接に入力すること
で、このコード信号を読み出すことを可能にし、コード
信号を格納するための識別コードレジスタを省略する。
【００２４】更に、本発明の第２の態様に係るデータレ
ジスタでは、テスト作動モードにおいて、各バウンダリ
スキャンレジスタセルで第１選択回路の選択により、パ
ラレルデータ又はシリアルデータのいずれかを選択し、
選択された信号を第１レジスタに入力すると共に、必要
に応じてこのレジスタの値を半導体装置の識別コードに
対応するコード信号に書き換えることにより、テストデ
ータをシリアルデータとしてシフトレジスタにより転送
することを可能とする一方、通常作動モードで入力され
たパラレルデータを内部ロジック回路又は外部接続ピン
に向けて出力することができ、また、各バウンダリスキ
ャンレジスタセルに直接に識別コードを示すコード信号
を入力することで、このコード信号を読み出すことを可
能にし、コード信号を格納するための識別コードレジス
タを省略する。
【００２５】
【実施例】以下、図面を参照して本発明の実施例を説明
する。本発明に係るバウンダリスキャンテスト回路は、
図６を参照して説明したテスト回路とはデータレジスタ
３７の構成を除いて同様の構成を有する。従って、図６
のテスト回路と同様な構成を有する部分についての説明
を省略する。なお、以下で示す図面中、同一の構成要素
には図７及び図８に付した参照符号と同様な参照番号を
付す。
【００２６】図１は、本発明に係るバウンダリスキャン
テスト回路の第１の実施例の回路について、そのレジス
タセル回路部分を示す。また、図２はこの第１の実施例
における信号のタイミングを示す。図１において、この
実施例のバウンダリスキャンテスト回路のレジスタセル
は、第１セレクタ２２と、第２セレクタ２１と、第１レ
ジスタ２０と，第２レジスタ２０ａとを備えている。セ
レクタ２２は、通常作動モード又はテスト作動モードの
データが入力されるパラレル入力端子１と、テスト作動
のための信号が入力されるシリアル入力端子２と、半導
体装置の識別コードが入力される識別コード入力端子９
とを備えており、また、これら各入力を設定された動作
モードに従って切り替えるための入力切替え信号３及び
レジスタ切替え信号１１が制御信号として入力されてい
る。
【００２７】レジスタ２０には、データとしてセレクタ
２２の出力信号が、ラッチ信号としてシリアルラッチ信
号４が入力されている。レジスタ２０ａには、レジスタ
２０の出力信号とパラレルラッチ信号５とが入力されて
いる。セレクタ２１には、パラレル入力端子１と、レジ
スタ２０ａの出力とがその入力に接続され、また、これ
らの入力を切替えるための出力切替え信号６が入力され
ている。レジスタ２０の出力は、シリアル出力信号７と
して取り出され、また、セレクタ２１の出力はパラレル
出力信号８として出力される。
【００２８】レジスタ２０の出力信号１３は、シフトレ
ジスタとしての作動において後続する次段のバウンダリ
スキャンレジスタセル３１、３１ａのシリアル入力端子
２に入力される。また、最後尾のバウンダリスキャンレ
ジスタセル３１ａのレジスタ２０の出力信号１３は、図
７に示した出力セレクタ３５の入力７ａとして使用さ
れ、同図に示したように例えばバイパスレジスタ３３か
らの入力と切り替えて出力される。
【００２９】図２を参照して図１に示す回路の動作を更
に説明する。セレクタ２２は、入力切替え信号３とレジ
スタ切替え信号１１とによって制御され、入力切替え信
号３がローレベルでありレジスタ切替え信号がハイレベ
ルのときにパラレル入力端子１のデータを選択し、外部
信号に応答して入力切替え信号３及びレジスタ切替え信
号１１が共にローレベルのときに、識別コード入力端子
９のデータを選択し、入力切替え信号３がハイレベルの
ときにシリアル入力端子２のデータを選択する。
【００３０】レジスタ２０は、シリアルラッチ信号４の
立ち上がりでセレクタ２２の出力信号をラッチする。レ
ジスタ２０ａは、パラレルラッチ信号５の立ち上がりで
レジスタ２０の出力信号をラッチする。セレクタ２１
は、出力切替え信号６がローレベルのときにパラレル入
力端子１を選択し、ハイレベルのときにレジスタ２０ａ
の出力信号を選択する。
【００３１】このように、レジスタ２０ａの入力信号を
選択するセレクタに、識別コード入力端子９を設けたの
で、識別コードを格納するためのレジスタを必要としな
い。識別コード入力端子９は、当該デバイスに特有のＩ
Ｄコードに従い、レジスタセル毎に１つのコードが定め
られる。例えば識別コード入力端子９は、レジスタセル
毎に定められたコードに従ってＧＮＤライン又は電源ラ
インに接続されることで、ローレベル又はハイレベルに
設定される。
【００３２】上記のように構成することにより、この実
施例では、識別コードレジスタを設けることなくデバイ
ス固有の識別コードが生成され、識別コードを格納する
レジスタを要することなく、テスト作動モードにおける
テストモードの選択に従って必要となる識別コードデー
タが得られる。識別コードレジスタを省略することによ
り、デバイスの構成が簡素化される。
【００３３】図３は、本発明に係るバウンダリスキャン
テスト回路の第２の実施例におけるレジスタセルの回路
図である。また、図４はこの第２の実施例における信号
のタイミング図である。この実施例のバウンダリスキャ
ンテスト回路のレジスタセルは、セレクタ２１ａ，２１
ｂと、セット・リセット付レジスタ２５と、レジスタ２
０ｂと、制御回路２４とを備えている。ここで、セレク
タ２１ａには、パラレル入力端子１と、シリアル入力端
子２とが接続され、また、切替え制御のために入力切替
え信号３が入力されている。制御回路２４には、入力切
替え信号３とシリアルラッチ信号４とレジスタ切替え信
号１１とが入力されている。
【００３４】レジスタ２５には、データとしてセレクタ
２１ａの出力信号が、ラッチ入力としてシリアルラッチ
信号４が入力されており、また、セット又はリセットの
ために、制御回路２４の出力である識別コード設定信号
１２が入力されている。レジスタ２０ｂには、セット・
リセット付レジスタ２５の出力信号とパラレルラッチ信
号５とが入力されている。セレクタ２１ｂの入力には、
パラレル入力端子１と、レジスタ２０ｂの出力とが接続
され、また、切替え制御入力として出力切替え信号６が
入力されている。セット・リセット付きレジスタ２５か
らはシリアル出力信号７が出力され、セレクタ２１ｂか
らはパラレル出力信号８データが出力される。
【００３５】図４を参照して図３の回路の動作を説明す
る。セレクタ２１ａは、入力切替え信号３によって制御
され、入力切替え信号３がローレベルのときにパラレル
入力端子１のデータを選択し、入力切替え信号３がハイ
レベルのときにシリアル入力端子２のデータを選択す
る。制御回路２４は、入力切替え信号３がローレベル、
レジスタ切替え信号１１がローレベルであり、シリアル
ラッチ信号４がハイレベルのときに、その出力である識
別コード設定信号１２をローレベルとする。
【００３６】セット・リセット付レジスタ２５は、シリ
アルラッチ信号４の立ち上がりでセレクタ２１ａの出力
をラッチすると共に、外部信号によって定まるインスト
ラクションレジスタ３４の出力及びＴＡＰコントローラ
３０のテストモードに応答して識別コード設定信号１２
がローレベルのときに、シリアルラッチ信号４に非同期
でセット又はリセットされることによって、ローレベル
又はハイレベルに設定される。レジスタ２０ｂは、パラ
レルラッチ信号５の立ち上がりでセット・リセット付レ
ジスタ２５の出力をラッチする。セレクタ２１ｂは、出
力切替え信号６がローレベルのときにパラレル入力端子
１を選択し、ハイレベルのときにレジスタ２０ｂの出力
信号を選択する。
【００３７】上記本発明の第２の実施例では、入力切替
え信号３に従ってパラレルデータ又はシリアルデータを
出力する第１選択回路２１ａを設けるとともに、入力切
替え信号及びレジスタ切替え信号に基づき識別コード設
定信号を出力する制御回路を設けることとしている。こ
の識別コード設定信号の制御に従い、レジスタは前記第
１選択回路の出力信号を受けることができ、また、識別
コードを示すコード信号に従って設定されるので、識別
コード用のレジスタと識別コード入力端子とを省略する
ことができ、バウンダリスキャンテスト回路を備えるデ
バイスの占有面積を減少させることができる。
【００３８】例えば、ｍビットの識別コードレジスタ
と、ｎビットのバウンダリスキャンレジスタとを有する
バウンダリスキャン回路を想定した場合、数ｍと数ｎの
内いずれか小さな値ｘ個のレジスタを削除することが可
能となり、例えばｍ＞ｎならば、ｎ個のレジスタ分の面
積を小さくすることができる。
【００３９】なお、上記各実施例の構成は単に例示であ
り、上記実施例の構成から種々の修正及び変更を加えた
バウンダリスキャンテスト回路もまた、本発明の範囲に
含まれる。
【００４０】
【発明の効果】以上説明したように、本発明のバウンダ
リスキャンテスト回路によると、識別コードレジスタを
備えることなく、識別コードを示す信号をシリアルテス
トデータとして得ることが出来るので、バウンダリスキ
ャンテスト回路を備えるデバイスの構成を簡素化し、そ
のチップ面積を小さくすることが出来る。
【図面の簡単な説明】
【図１】
【図２】図１のバウンダリスキャンテスト回路における
信号のタイミング図である。
【図３】本発明に係るバウンダリスキャンテスト回路の
第２の実施例の回路図である。
【図４】図１のバウンダリスキャンテスト回路における
信号のタイミング図である。
【図５】バウンダリスキャンを行なう従来のデバイスの
模式的斜視図である。
【図６】従来のバウンダリスキャンテスト回路のシステ
ム構成図である。
【図７】図６のバウンダリスキャンテスト回路における
データレジスタ構成を示す回路図である。
【図８】図６のバウンダリスキャンテスト回路における
信号のタイミング図である。
【符号の説明】
１…パラレル入力端子 ２…シリアル入力端子 ３…入力切替え信号 ４…シリアルラッチ信号 ５…パラレルラッチ信号 ６…出力切替え信号 ７，７ａ…シリアル出力信号 ８…パラレル出力信号 ９…識別コード入力信号 １０…識別コード出力信号 １１…レジスタ切替え信号 １２…識別コード設定信号 １３…データレジスタ出力信号 ２０，２０ａ，２０ｂ，２０ｃ，２０ｄ…レジスタ ２１，２１ａ，２１ｂ，２１ｃ，２１ｄ…セレクタ ２２…セレクタ ２４…制御回路 ２５…セット・リセット付レジスタ ３０…ＴＡＰコントローラ ３１，３１ａ…バウンダリスキャンレジスタ ３２…識別コードレジスタ ３３…バイパスレジスタ ３４…インストラクションレジスタ ３５…データレジスタ用セレクタ ３６…出力セレクタ ３７…データレジスタ ３８…システム回路 ４０…デバイス入力信号 ４１…デバイス出力信号 ４２…テストデータ入力信号 ４３…テストモードセレクト信号 ４４…テストクロック信号 ４５…テストデータ出力信号 ４６…データレジスタ制御信号 ４７…インストラクションレジスタ制御信号 ４８…出力制御信号 ４９…モード切替え信号 ５０…インストラクションレジスタ出力信号 ５１…バイパスレジスタ出力信号 ５３、５３ａ…接続ピン

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 半導体装置の接続ピンに対応して配設さ
    れ、該各接続ピンと内部ロジック回路との間でパラレル
    データを夫々伝達するバウンダリスキャンレジスタセル
    を備え、該各バウンダリスキャンレジスタセル相互が、
    所定の制御信号に基づいてシリアルデータを転送するシ
    フトレジスタとして相互に結合される型式のバウンダリ
    スキャンテスト回路において、前記各バウンダリスキャ
    ンレジスタセルが、 前記パラレルデータが入力される第１の入力端子、前記
    シリアルデータが入力される第２の入力端子、及び、半
    導体装置の識別コードを示すコード信号が入力される第
    ３の入力端子を備え、該各入力端子に入力された信号の
    いずれかを入力切替え信号に従って選択する第１選択回
    路と、 第１のラッチ信号に対応して前記第１選択回路の出力を
    ラッチする第１レジスタと、 第２のラッチ信号に対応して前記第１レジスタの出力を
    ラッチする第２レジスタと、 出力切替え信号に従って前記パラレルデータ又は前記第
    ２レジスタの出力の何れかを選択する第２の選択回路と
    を備え、 前記第１レジスタの出力が、前記シフトレジスタとして
    結合された際に後続するバウンダリスキャンレジスタセ
    ルに入力されるシリアルデータとして構成されることを
    特徴とするバウンダリスキャンテスト回路。
  2. 【請求項２】 前記コード信号を生成する手段を更に前
    記バウンダリスキャンレジスタセル内に備えることを特
    徴とする請求項１に記載のバウンダリスキャンテスト回
    路。
  3. 【請求項３】 半導体装置の接続ピンに対応して配設さ
    れ、該各接続ピンと内部ロジック回路との間でパラレル
    データを夫々伝達するバウンダリスキャンレジスタセル
    を備え、該各バウンダリスキャンレジスタセル相互が、
    所定の制御信号に基づいてシリアルデータを転送するシ
    フトレジスタとして相互に結合される型式のバウンダリ
    スキャンテスト回路において、前記バウンダリスキャン
    レジスタセルが、 前記パラレルデータが入力される第１の入力端子及び前
    記シリアルデータが入力される第２の入力端子を備え、
    該各入力端子に入力された信号のいずれかを入力切替え
    信号に従って選択する第１選択回路と、 第１のラッチ信号に対応して前記第１選択回路の出力を
    ラッチすると共に、外部信号に応答して半導体装置の識
    別コードを示すコード信号に従ってセット又はリセット
    される第１レジスタと、 第２のラッチ信号に対応して前記第１レジスタの出力を
    ラッチする第２レジスタと、 出力切替え信号に従って前記パラレルデータ又は前記第
    ２レジスタの出力の何れかを選択する第２の選択回路と
    を備え、 前記第１レジスタの出力が、前記シフトレジスタとして
    結合された際に後続するバウンダリスキャンレジスタセ
    ルに入力されるシリアルデータとして構成されることを
    特徴とするバウンダリスキャンテスト回路。
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