JPH0312570A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH0312570A JPH0312570A JP1147321A JP14732189A JPH0312570A JP H0312570 A JPH0312570 A JP H0312570A JP 1147321 A JP1147321 A JP 1147321A JP 14732189 A JP14732189 A JP 14732189A JP H0312570 A JPH0312570 A JP H0312570A
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- Japan
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- scan
- latch
- test
- inputted
- terminal
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 15
- 239000013598 vector Substances 0.000 abstract description 7
- 230000000694 effects Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000002950 deficient Effects 0.000 description 1
Landscapes
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明はテスト容易化のためのスキャンパスを含む半
導体集積回路に関するものである。
導体集積回路に関するものである。
〔従来の技術］
第３図は従来のスキャンパス回路を含む半導体集積回路
の構成図である。図において、１０は半導体集積回路、
１，２はスキャンテストの対象となる内部論理回路、３
はスキャン入力端子、４はスキャン出力端子、５はスキ
ャンレジスクラッチであり、端子３．４の間に直列に連
結されるとともに、内部論理回路１．２の入力、出力部
に並列に連結される。
の構成図である。図において、１０は半導体集積回路、
１，２はスキャンテストの対象となる内部論理回路、３
はスキャン入力端子、４はスキャン出力端子、５はスキ
ャンレジスクラッチであり、端子３．４の間に直列に連
結されるとともに、内部論理回路１．２の入力、出力部
に並列に連結される。
［発明が解決しようとする諜Ｂ］
従来のスキャンパスを含む半導体集積回路は以上のよう
に構成されているので、テスト対象回路からの出力デー
タはスキャンパス内をシフトさせることにより、チップ
外へ読み出されてしまうために、テスト対象回路からの
出力データを次段のテスト対象回路への入力データとし
て用いることはできなかった。
に構成されているので、テスト対象回路からの出力デー
タはスキャンパス内をシフトさせることにより、チップ
外へ読み出されてしまうために、テスト対象回路からの
出力データを次段のテスト対象回路への入力データとし
て用いることはできなかった。
この発明は上記のような問題点を解消するためになされ
たもので、最小限の付加回路でテスト対象回路からの出
力データを、次段のテスト対象回路への入力データとし
て用いることができ、それによってテストベクトルを大
幅に減少できるとともに、テストベクトル作成を容易に
行うことができる半導体集積回路を得ることを目的とす
る。
たもので、最小限の付加回路でテスト対象回路からの出
力データを、次段のテスト対象回路への入力データとし
て用いることができ、それによってテストベクトルを大
幅に減少できるとともに、テストベクトル作成を容易に
行うことができる半導体集積回路を得ることを目的とす
る。
この発明に係る半導体集積回路装置は、スキャン出力端
子からの出力データを、スキャン入力端子から入力でき
るように構成したものである。
子からの出力データを、スキャン入力端子から入力でき
るように構成したものである。
この発明における半導体集積回路装置はスキャン出力端
子からの出力データを、スキャン入力端子から入力でき
るように構成したので、最小限の付加回路でテスト対象
回路からの出力データを、次段のテスト対象回路への入
力データとして用いることができ、それによってテスト
ベクトルを大幅に減少させることができるとともに、テ
ストベクトル作成を容易に行うことができる。
子からの出力データを、スキャン入力端子から入力でき
るように構成したので、最小限の付加回路でテスト対象
回路からの出力データを、次段のテスト対象回路への入
力データとして用いることができ、それによってテスト
ベクトルを大幅に減少させることができるとともに、テ
ストベクトル作成を容易に行うことができる。
〔実施例］
以下、この発明の一実施例を第１図について説明する。
第１図において、第３図と同一符号は同一部分を示す。
１１は本発明によるスキャンパス回路を含む半導体集積
回路、６は第２のスキャン入力端子、７はセレクタ、８
はセレクタコントロール端子、９９はチップ外で、スキ
ャン出力端子４とスキャン入力端子６を結ぶ結線である
。
回路、６は第２のスキャン入力端子、７はセレクタ、８
はセレクタコントロール端子、９９はチップ外で、スキ
ャン出力端子４とスキャン入力端子６を結ぶ結線である
。
次に動作について説明する。
スキャン入力時、スキャンレジスクラッチ５はシリアル
接続モードになっており、スキャン入力端子３からデー
タがシフト入力され、各スキャンレジスクラッチ５にテ
ストパターンデータがセントされる。但しこの場合、コ
ントロール端子８の制御によりセレクタ７はスキャン入
力端子３からの入力を選択通過させている。
接続モードになっており、スキャン入力端子３からデー
タがシフト入力され、各スキャンレジスクラッチ５にテ
ストパターンデータがセントされる。但しこの場合、コ
ントロール端子８の制御によりセレクタ７はスキャン入
力端子３からの入力を選択通過させている。
次にスキャンレジスクラッチ５のシリアル接続パスがカ
ットされ、並列接続モードに切り替わると、スキャンレ
ジスタに既にセットされているテストパターンにより、
テスト対象回路１．２が評価される。この場合、テスト
対象回路１．２を動作させるために、クロックを印加し
、テスト対象回路１，２の出力がスキャンレジスタラッ
チ５に格納される。
ットされ、並列接続モードに切り替わると、スキャンレ
ジスタに既にセットされているテストパターンにより、
テスト対象回路１．２が評価される。この場合、テスト
対象回路１．２を動作させるために、クロックを印加し
、テスト対象回路１，２の出力がスキャンレジスタラッ
チ５に格納される。
再びスキャンレジスタラッチ５をシリアル接続モードに
切り替えると共に、コントロール端子８によりセレクタ
７を制御し、セレクタ７は第２のスキャン入力端子６か
らの入力を選択的に通過させるように設定する。その後
、スキャンレジスクラッチをシフト動作させ、スキャン
出力端子４からテスト対象回路１．２の出力データをシ
リアルに読み出してテスタで評価する。さらに、テスト
対象回路１，２の出力データは結線９９を介してスキャ
ン入力端子６からシフトパス中へ再入力され、再びスキ
ャンレジスタラッチ５に入力される。
切り替えると共に、コントロール端子８によりセレクタ
７を制御し、セレクタ７は第２のスキャン入力端子６か
らの入力を選択的に通過させるように設定する。その後
、スキャンレジスクラッチをシフト動作させ、スキャン
出力端子４からテスト対象回路１．２の出力データをシ
リアルに読み出してテスタで評価する。さらに、テスト
対象回路１，２の出力データは結線９９を介してスキャ
ン入力端子６からシフトパス中へ再入力され、再びスキ
ャンレジスタラッチ５に入力される。
この時のスキャンレジスタラッチ５の内容はシフト前の
データと全く同一である。
データと全く同一である。
次にスキャンレジスタラッチ５のシリアル接続パスがカ
ットされ、再び並列接続モードに切り替えると、スキャ
ンレジスタに既にセットされているテスト対象回路１．
２の前テスト時の出力データが新しい入カバターンとな
り、テスト対象回路ｌ ２が再びテストされる。
ットされ、再び並列接続モードに切り替えると、スキャ
ンレジスタに既にセットされているテスト対象回路１．
２の前テスト時の出力データが新しい入カバターンとな
り、テスト対象回路ｌ ２が再びテストされる。
上記実施例ではスキャン出力端子４とスキャン入力端子
６を短絡するパス９９をチップ外に設けているが、チッ
プ内に設けてもよいことは言うまでもない。その場合に
は、第２図に示す第２の実施例のような構成となる。
６を短絡するパス９９をチップ外に設けているが、チッ
プ内に設けてもよいことは言うまでもない。その場合に
は、第２図に示す第２の実施例のような構成となる。
またテスト対象回路は、論理回路でも、メモリ回路でも
よく、その組合せでもよい。さらにスキャン入力端子は
２個に限らず、３個以上でもよく、その場合にはセレク
タコントロール回路を付加するだけでよい。
よく、その組合せでもよい。さらにスキャン入力端子は
２個に限らず、３個以上でもよく、その場合にはセレク
タコントロール回路を付加するだけでよい。
またスキャン入力端子へのフィードバックパスはスキャ
ン出力端子からだけでなく、スキャンレジスタパスのい
ずれからでもよい。また、このようなスキャンパス回路
は１チツプ内に複数個あってもよい。
ン出力端子からだけでなく、スキャンレジスタパスのい
ずれからでもよい。また、このようなスキャンパス回路
は１チツプ内に複数個あってもよい。
（発明の効果〕
以上のように、この発明にかかる半導体集積回路によれ
ば、スキャン出力とスキャン入力を短絡入力テストパタ
ーン量が削減され、テストバターン作成が容易になる。
ば、スキャン出力とスキャン入力を短絡入力テストパタ
ーン量が削減され、テストバターン作成が容易になる。
また、不良箇所の同定がより容易になるなどの効果があ
る。
る。
第１図は本発明の一実施例によるスキャンパスを含む半
導体集積回路を示す図、第２図は本発明の第２の実施例
によるスキャンパスを含む半導体集積回路を示す図、第
３図は従来のスキャンパスを含む半導体集積回路の構成
を示す図である。 １．２・・・内部論理回路、３・・・スキャン入力端子
、４・・・スキャン出力端子、５・・・スキャンレジス
クラッチ、６・・・第２のスキャン入力端子、７・・・
セレクタ、８・・・セレクタコントロール端子、１１・
・・半導体集積回路、９９・・・結線。 なお図中同一符号は同−又は相当部分を示す。
導体集積回路を示す図、第２図は本発明の第２の実施例
によるスキャンパスを含む半導体集積回路を示す図、第
３図は従来のスキャンパスを含む半導体集積回路の構成
を示す図である。 １．２・・・内部論理回路、３・・・スキャン入力端子
、４・・・スキャン出力端子、５・・・スキャンレジス
クラッチ、６・・・第２のスキャン入力端子、７・・・
セレクタ、８・・・セレクタコントロール端子、１１・
・・半導体集積回路、９９・・・結線。 なお図中同一符号は同−又は相当部分を示す。
Claims (1)
- （１）少なくとも２個以上のスキャン入力端子群および
スキャン出力端子と、 上記スキャン入力端子群からの入力データのいずれか一
つを選択するセレクタと、 該セレクタと前記スキャン出力端子との間に直列に連結
されたスキャンレジスタ群と、 上記スキャン入力端子と前記スキャン出力端子を連結す
るパスからなるスキャンパス回路を少なくとも１つ以上
含むことを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1147321A JPH0312570A (ja) | 1989-06-09 | 1989-06-09 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1147321A JPH0312570A (ja) | 1989-06-09 | 1989-06-09 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0312570A true JPH0312570A (ja) | 1991-01-21 |
Family
ID=15427541
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1147321A Pending JPH0312570A (ja) | 1989-06-09 | 1989-06-09 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0312570A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003004807A (ja) * | 2001-06-19 | 2003-01-08 | Matsushita Electric Ind Co Ltd | スキャンテスト回路およびスキャンテスト方法 |
| JP2007183130A (ja) * | 2006-01-05 | 2007-07-19 | Nec Electronics Corp | バーンインテスト回路、方法、装置、及びパターン生成プログラム |
-
1989
- 1989-06-09 JP JP1147321A patent/JPH0312570A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003004807A (ja) * | 2001-06-19 | 2003-01-08 | Matsushita Electric Ind Co Ltd | スキャンテスト回路およびスキャンテスト方法 |
| JP2007183130A (ja) * | 2006-01-05 | 2007-07-19 | Nec Electronics Corp | バーンインテスト回路、方法、装置、及びパターン生成プログラム |
| US7873887B2 (en) | 2006-01-05 | 2011-01-18 | Renesas Electronics Corporation | Burn-in test circuit, burn-in test method, burn-in test apparatus, and a burn-in test pattern generation program product |
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