JPH0512893A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH0512893A JPH0512893A JP16327891A JP16327891A JPH0512893A JP H0512893 A JPH0512893 A JP H0512893A JP 16327891 A JP16327891 A JP 16327891A JP 16327891 A JP16327891 A JP 16327891A JP H0512893 A JPH0512893 A JP H0512893A
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- JP
- Japan
- Prior art keywords
- logic
- blocks
- block
- semiconductor integrated
- integrated circuit
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- Pending
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Abstract
(57)【要約】
【目的】 レイアウト後に回路内部の配線の負荷容量を
変更することを可能とする自動レイアウト方式による半
導体集積回路を提供する。 【構成】 論理ブロック１および２と、プログラマブル
ＲＯＭ３と、セレクタ回路４とを備え、論理ブロック１
および論理ブロック２（負荷容量５および６）の負荷容
量の異なる２種類のパスが形成され、これらのパスの内
の何れかを、セレクタ回路４により選択する。論理ブロ
ック２の方が負荷容量が大であり、パスの遅延を遅くし
たい場合には、論理ブロック２が選択され、パスを速く
したい場合には、論理ブロック１の方が選択される。な
お論理ブロック１と論理ブロック２との切替えは、プロ
グラマブルＲＯＭ３の出力信号により行われる。また、
プログラマブルＲＯＭ３の出力データ１０１を書換える
ことにより、レイアウト後に論理ブロック１と論理ブロ
ック２の切替えが可能となる。
変更することを可能とする自動レイアウト方式による半
導体集積回路を提供する。 【構成】 論理ブロック１および２と、プログラマブル
ＲＯＭ３と、セレクタ回路４とを備え、論理ブロック１
および論理ブロック２（負荷容量５および６）の負荷容
量の異なる２種類のパスが形成され、これらのパスの内
の何れかを、セレクタ回路４により選択する。論理ブロ
ック２の方が負荷容量が大であり、パスの遅延を遅くし
たい場合には、論理ブロック２が選択され、パスを速く
したい場合には、論理ブロック１の方が選択される。な
お論理ブロック１と論理ブロック２との切替えは、プロ
グラマブルＲＯＭ３の出力信号により行われる。また、
プログラマブルＲＯＭ３の出力データ１０１を書換える
ことにより、レイアウト後に論理ブロック１と論理ブロ
ック２の切替えが可能となる。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路に関し、
特に自動レイアウト方式による設計の対象となる半導体
集積回路に関する。
特に自動レイアウト方式による設計の対象となる半導体
集積回路に関する。
【０００２】
【従来の技術】従来の、この種の半導体集積回路は、図
３に示されるように、入力端子６１および出力端子６２
に対応して、論理ブロック２８〜３２を備えて構成され
ており、論理ブロック２８の負荷容量としては、論理ブ
ロック２９〜３２の入力端子容量の総和と、そのブロッ
ク間の配線パターン１０６の配線容量との合計により確
定される。
３に示されるように、入力端子６１および出力端子６２
に対応して、論理ブロック２８〜３２を備えて構成され
ており、論理ブロック２８の負荷容量としては、論理ブ
ロック２９〜３２の入力端子容量の総和と、そのブロッ
ク間の配線パターン１０６の配線容量との合計により確
定される。
【０００３】しかしながら、自動レイアウト方式により
設計される半導体集積回路においては、配線パターン１
０６の配線容量はレイアウト前においては確定されてお
らず、従って、レイアウト前の段階においては、予想に
より当該配線容量の見積りを行っているのが一般であ
る。
設計される半導体集積回路においては、配線パターン１
０６の配線容量はレイアウト前においては確定されてお
らず、従って、レイアウト前の段階においては、予想に
より当該配線容量の見積りを行っているのが一般であ
る。
【０００４】
【発明が解決しようとする課題】上述した従来の自動レ
イアウト方式により設計される半導体集積回路において
は、レイアウト後において回路内部の配線の負荷容量を
変更することは困難であり、しかも、実際の配線容量の
値が、レイアウト前の配線容量の見積りと大きな差異が
あるような場合においては、回路変更をして、再レイア
ウトしなければならないという欠点がある。
イアウト方式により設計される半導体集積回路において
は、レイアウト後において回路内部の配線の負荷容量を
変更することは困難であり、しかも、実際の配線容量の
値が、レイアウト前の配線容量の見積りと大きな差異が
あるような場合においては、回路変更をして、再レイア
ウトしなければならないという欠点がある。
【０００５】
【課題を解決するための手段】本発明の半導体集積回路
は、自動レイアウト方式により設計される半導体集積回
路において、所定の論理信号入力に対して並列的に配置
されて接続される、それぞれ負荷容量の異なる複数の論
理ブロックと、前記論理信号入力に対応して、前記複数
の論理ブロックから出力される論理信号を個別に入力
し、所定のプログラムにより生成される選択信号を介し
て、前記複数の論理ブロックの内の何れか一つの論理ブ
ロックから出力される論理信号を選択して出力するセレ
クタ回路と、前記選択信号を生成して出力するプログラ
マブルＲＯＭと、を備えて構成される。
は、自動レイアウト方式により設計される半導体集積回
路において、所定の論理信号入力に対して並列的に配置
されて接続される、それぞれ負荷容量の異なる複数の論
理ブロックと、前記論理信号入力に対応して、前記複数
の論理ブロックから出力される論理信号を個別に入力
し、所定のプログラムにより生成される選択信号を介し
て、前記複数の論理ブロックの内の何れか一つの論理ブ
ロックから出力される論理信号を選択して出力するセレ
クタ回路と、前記選択信号を生成して出力するプログラ
マブルＲＯＭと、を備えて構成される。
【０００６】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００７】図１は本発明の第１の実施例を示す構成図
である。図１に示されるように、本実施例は、論理信号
が入力される入力端子５１および論理信号が出力される
出力端子５２に対応して、論理ブロック１および２と、
プログラマブルＲＯＭ３と、セレクタ回路４とを備えて
おり、論理ブロック１および論理ブロック２（負荷容量
５および６）の負荷容量の異なる２種類のパスが形成さ
れ、これらの２種類のパスの内の何れかを、セレクタ回
路４により選択するように構成されている。図１に見ら
れるように、論理ブロック２の方が負荷容量が大きいの
で、パスの遅延を遅くしたい場合には、論理ブロック２
が選択され、また、パスを速くしたい場合には、論理ブ
ロック１の方が選択される。論理ブロック１と論理ブロ
ック２との切替えは、プログラマブルＲＯＭ３の出力信
号により行われる。プログラマブルＲＯＭ３の出力デー
タ１０１を書換えることにより、レイアウト後に論理ブ
ロック１と論理ブロック２の切替えが可能となる。即
ち、配線容量の変更が可能である。
である。図１に示されるように、本実施例は、論理信号
が入力される入力端子５１および論理信号が出力される
出力端子５２に対応して、論理ブロック１および２と、
プログラマブルＲＯＭ３と、セレクタ回路４とを備えて
おり、論理ブロック１および論理ブロック２（負荷容量
５および６）の負荷容量の異なる２種類のパスが形成さ
れ、これらの２種類のパスの内の何れかを、セレクタ回
路４により選択するように構成されている。図１に見ら
れるように、論理ブロック２の方が負荷容量が大きいの
で、パスの遅延を遅くしたい場合には、論理ブロック２
が選択され、また、パスを速くしたい場合には、論理ブ
ロック１の方が選択される。論理ブロック１と論理ブロ
ック２との切替えは、プログラマブルＲＯＭ３の出力信
号により行われる。プログラマブルＲＯＭ３の出力デー
タ１０１を書換えることにより、レイアウト後に論理ブ
ロック１と論理ブロック２の切替えが可能となる。即
ち、配線容量の変更が可能である。
【０００８】図２に示されるのは、本発明の第２の実施
例を示す構成図で、前記一実施例の構成をベースとし
て、１度に４箇所の負荷容量を変更する場合の一例であ
る。
例を示す構成図で、前記一実施例の構成をベースとし
て、１度に４箇所の負荷容量を変更する場合の一例であ
る。
【０００９】図２に示されるように、本実施例は、論理
信号が入力される入力端子５３、５５、５７および５９
と、論理信号が出力される出力端子５４、５６、５８お
よび６０とに対応して、論理ブロック７、１２、１７お
よび２２と、論理ブロック８（負荷容量１０および１
１）、１３（負荷容量１５および１６）、１８（負荷容
量２０および２１）および２３（負荷容量２５および２
６）という相互に負荷容量の異なる２種類のパスが４通
り構成されており、四つのセレクタ回路９、１４、１９
および２４により、それぞれ何れかのパスが選択され
る。
信号が入力される入力端子５３、５５、５７および５９
と、論理信号が出力される出力端子５４、５６、５８お
よび６０とに対応して、論理ブロック７、１２、１７お
よび２２と、論理ブロック８（負荷容量１０および１
１）、１３（負荷容量１５および１６）、１８（負荷容
量２０および２１）および２３（負荷容量２５および２
６）という相互に負荷容量の異なる２種類のパスが４通
り構成されており、四つのセレクタ回路９、１４、１９
および２４により、それぞれ何れかのパスが選択され
る。
【００１０】論理ブロック７、１２、１７および２２
と、論理ブロック８、１３、１８および２３との間の、
相対応する論理ブロック間の切替えは、プログラマブル
ＲＯＭ２７からから出力される出力信号１０２、１０
３、１０４および１０５により行われる。また、プログ
ラマブルＲＯＭ３から出力される、これらの出力信号１
０２、１０３、１０４および１０５を書換えることによ
り、レイアウト後において、論理ブロック７、１２、１
７およ２２と、論理ブロック８、１３、１８および２３
との間の、相対応する論理ブロック間の切替えを行うこ
とが可能となる。即ち、自動レイアウト後において、配
線の負荷容量を変更することが可能となる。
と、論理ブロック８、１３、１８および２３との間の、
相対応する論理ブロック間の切替えは、プログラマブル
ＲＯＭ２７からから出力される出力信号１０２、１０
３、１０４および１０５により行われる。また、プログ
ラマブルＲＯＭ３から出力される、これらの出力信号１
０２、１０３、１０４および１０５を書換えることによ
り、レイアウト後において、論理ブロック７、１２、１
７およ２２と、論理ブロック８、１３、１８および２３
との間の、相対応する論理ブロック間の切替えを行うこ
とが可能となる。即ち、自動レイアウト後において、配
線の負荷容量を変更することが可能となる。
【００１１】
【発明の効果】以上説明したように、本発明は、自動レ
イアウト後においても、配線の負荷容量を変更すること
が可能となるため、回路変更および再レイアウトの必要
がなくなるという効果がある。
イアウト後においても、配線の負荷容量を変更すること
が可能となるため、回路変更および再レイアウトの必要
がなくなるという効果がある。
【図１】本発明の第１の実施例を示す構成図である。
【図２】本発明の第２の実施例を示す構成図である。
【図３】従来例を示す構成図である。
１、２、７、８、１２、１３、１７、１８、２２、２
３、２８〜３２ 論理ブロック ３、２７ プログラマブルＲＯＭ ４、９、１４、１９、２４ セレクタ回路 ５、６、１０、１１、１５、１６、２０、２１、２５、
２６ 負荷容量
３、２８〜３２ 論理ブロック ３、２７ プログラマブルＲＯＭ ４、９、１４、１９、２４ セレクタ回路 ５、６、１０、１１、１５、１６、２０、２１、２５、
２６ 負荷容量
Claims (1)
- 【特許請求の範囲】 【請求項１】 自動レイアウト方式により設計される半
導体集積回路において、 所定の論理信号入力に対して並列的に配置されて接続さ
れる、それぞれ負荷容量の異なる複数の論理ブロック
と、 前記論理信号入力に対応して、前記複数の論理ブロック
から出力される論理信号を個別に入力し、所定のプログ
ラムにより生成される選択信号を介して、前記複数の論
理ブロックの内の何れか一つの論理ブロックから出力さ
れる論理信号を選択して出力するセレクタ回路と、 前記選択信号を生成して出力するプログラマブルＲＯＭ
と、 を備えることを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16327891A JPH0512893A (ja) | 1991-07-04 | 1991-07-04 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16327891A JPH0512893A (ja) | 1991-07-04 | 1991-07-04 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0512893A true JPH0512893A (ja) | 1993-01-22 |
Family
ID=15770777
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16327891A Pending JPH0512893A (ja) | 1991-07-04 | 1991-07-04 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0512893A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009169690A (ja) * | 2008-01-16 | 2009-07-30 | Toshiba Corp | メモリカードのカードコントローラ |
-
1991
- 1991-07-04 JP JP16327891A patent/JPH0512893A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009169690A (ja) * | 2008-01-16 | 2009-07-30 | Toshiba Corp | メモリカードのカードコントローラ |
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