JPS62293821A - 論理集積回路 - Google Patents
論理集積回路Info
- Publication number
- JPS62293821A JPS62293821A JP61137007A JP13700786A JPS62293821A JP S62293821 A JPS62293821 A JP S62293821A JP 61137007 A JP61137007 A JP 61137007A JP 13700786 A JP13700786 A JP 13700786A JP S62293821 A JPS62293821 A JP S62293821A
- Authority
- JP
- Japan
- Prior art keywords
- input
- logic circuits
- output
- logic
- lsi
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000007547 defect Effects 0.000 abstract description 3
- 230000000694 effects Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/1731—Optimisation thereof
- H03K19/1732—Optimisation thereof by limitation or reduction of the pin/gate ratio
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
３、発明の詳細な説明
技術分野
本発明は論理１〜８１（大規模集積回路）に関し、特に
論１！Ｉ！設計名が論理配！！２設計を行う論理ＬＳＩ
に関する。
論１！Ｉ！設計名が論理配！！２設計を行う論理ＬＳＩ
に関する。
従来技１ｉｉ
従来、この種の論］！Ｉ！ Ｌ Ｓ Ｉでは、論理設計
者がＬＳＩチップ内の論理を設計し、配置配線設計され
ている。
者がＬＳＩチップ内の論理を設計し、配置配線設計され
ている。
近年、ＬＳＩ技術の発達とともにＬＳＩの集積度が増加
してぎたが、集積度の増加に比べて、入出力接続端子（
以下入出力ピンとする）の増加の割合が少ない。そのた
め、ＬＳＩにおける論理回路の収容量に余裕があるにも
かかわらず、入出力ビンをすべて使用した場合には本来
使用できるＬＳＩの論理回路の収容量を十分に活用でき
なかった。
してぎたが、集積度の増加に比べて、入出力接続端子（
以下入出力ピンとする）の増加の割合が少ない。そのた
め、ＬＳＩにおける論理回路の収容量に余裕があるにも
かかわらず、入出力ビンをすべて使用した場合には本来
使用できるＬＳＩの論理回路の収容量を十分に活用でき
なかった。
このような従来の論理ＬＳＩでは、ＬＳＩの入出力ビン
をすべて使用している場合には、そのＬＳＩ内に収容さ
れる論理回路が少ないため、論理回路の収容能力が増加
してもその能力を活が「ず、また、ある論理回路をＬＳ
Ｉ化する場合、ＬＳＩの収容能力が増大しても１（１！
ａ当りに入る論理回路の聞は入出力ビンに制限されるた
め、複数個のＬＳＩを設計することとなり、コストや設
計等にがかる費用と工数とが増加してしまうという欠点
があった。
をすべて使用している場合には、そのＬＳＩ内に収容さ
れる論理回路が少ないため、論理回路の収容能力が増加
してもその能力を活が「ず、また、ある論理回路をＬＳ
Ｉ化する場合、ＬＳＩの収容能力が増大しても１（１！
ａ当りに入る論理回路の聞は入出力ビンに制限されるた
め、複数個のＬＳＩを設計することとなり、コストや設
計等にがかる費用と工数とが増加してしまうという欠点
があった。
発明の目的
本発明は上記のような従来のものの欠点を除去すべくな
されたもので、ＬＳＩ内に収容できる論理回路の量を入
出力ビンに制限されることなく増加させることができ、
この論理回路の能力を十分活用することができる論理Ｌ
ＳＩの提供を目的とする。
されたもので、ＬＳＩ内に収容できる論理回路の量を入
出力ビンに制限されることなく増加させることができ、
この論理回路の能力を十分活用することができる論理Ｌ
ＳＩの提供を目的とする。
発明の構成
本発明による論理ＬＳＩは、外部接続端子を有する同一
集積回路チップ上に集積化された複数の論理回路と、外
部制御信号に応じて前記論理回路のうち１つを選択して
前記外部接続端子に接続する選択手段とを有することを
特徴とする。
集積回路チップ上に集積化された複数の論理回路と、外
部制御信号に応じて前記論理回路のうち１つを選択して
前記外部接続端子に接続する選択手段とを有することを
特徴とする。
実施例
次に、本発明の一実施例について図面を参照して説明す
る。
る。
第１図は本発明の一実施例を示すブロック図である。図
において、入力ビン１は論理回路４に接続され、入力ビ
ン３は論理回路５に接続される。
において、入力ビン１は論理回路４に接続され、入力ビ
ン３は論理回路５に接続される。
入力ビン２は論理回路４．５夫々に共通して接続される
。論理回路４の出力の１部は出力ビン８に接続され、残
りの出力は選択回路６に接続される。
。論理回路４の出力の１部は出力ビン８に接続され、残
りの出力は選択回路６に接続される。
論理回路５の出ノｊの１部は出力ビン１０に接続され、
残りの出力は選択回路６に接続される。制御信号入力ビ
ン７は選択回路６に接続され、選択回路６の出力を制御
する。選択回路６の出力は出力ビン９に接続される。
残りの出力は選択回路６に接続される。制御信号入力ビ
ン７は選択回路６に接続され、選択回路６の出力を制御
する。選択回路６の出力は出力ビン９に接続される。
入力ビン１と入力ビン２とから入力された各信号は論理
回路４に入力され、出力ビン８と選択回路６とへの出力
信号が論理回路４より出力される。
回路４に入力され、出力ビン８と選択回路６とへの出力
信号が論理回路４より出力される。
制御信号入力ビン７の論理値により論理回路４の出力が
選択回路６の出力に出力され、出力ビン９に出力される
。この場合、入力ビン１と入力ビン２とを入力信号とし
た論理回路４の出力が、出力ビン８と出力ビン９とに出
力される。
選択回路６の出力に出力され、出力ビン９に出力される
。この場合、入力ビン１と入力ビン２とを入力信号とし
た論理回路４の出力が、出力ビン８と出力ビン９とに出
力される。
入力ビン２と入力ビン３とから入力された各信号は論理
回路５に入力され、出力ビン１ｏと選択回路６とへの出
力信号が論理回路５より出力される。制御信号入力ビン
７の論理値により論理回路５の出力が選択回路６の出力
に出力され、出力ビン９に出力される。この場合、入力
ビン２と入力ビン３とを入力信号とした論理回路５の出
力が、出力ビン９と出力ビン１０とに出力される。
回路５に入力され、出力ビン１ｏと選択回路６とへの出
力信号が論理回路５より出力される。制御信号入力ビン
７の論理値により論理回路５の出力が選択回路６の出力
に出力され、出力ビン９に出力される。この場合、入力
ビン２と入力ビン３とを入力信号とした論理回路５の出
力が、出力ビン９と出力ビン１０とに出力される。
このＬＳＩを複数個使用して、選択信号入力ビン７の論
理値を適当に選ぶことにより、論理回路４の効果を持つ
ＬＳＩと論理回路５の効果を持つＬＳＩとに分けて使用
することができる。また、出来上ったＬＳＩが論理回路
４に欠陥を持った場合でも、論理回路５の効果を持つＬ
ＳＩとして使用可能であり、逆に論理回路５に欠陥を持
っている場合でも論理４の効果を持つＬＳＩとして使用
可能である。
理値を適当に選ぶことにより、論理回路４の効果を持つ
ＬＳＩと論理回路５の効果を持つＬＳＩとに分けて使用
することができる。また、出来上ったＬＳＩが論理回路
４に欠陥を持った場合でも、論理回路５の効果を持つＬ
ＳＩとして使用可能であり、逆に論理回路５に欠陥を持
っている場合でも論理４の効果を持つＬＳＩとして使用
可能である。
このＪ：うに、外部制御信号に応じて複数の論理回路４
．５の中から１つを選択して、この論理ＬＳＩ（図示せ
ず）のチップの入出力ビン１〜３゜８〜１０と接続させ
るように制御することによって、外部制御信号を変える
ことにより複数の異なった論理回路４，５のＬＳＩと同
等の能力を有することとなり、ＬＳＩ内に収容できる論
理回路４゜５の伍を入出力ビン１〜３．８〜１０に制限
されることなく増加させることができ、この論理回路４
．５の能力を十分に活用することができる。また、複数
の論理回路４．５のうちのどれかに欠陥があっても、論
理回路４．５のうち少なくとも１つが動作可能であれば
使用できるため、歩留りを向上さけることができる。
．５の中から１つを選択して、この論理ＬＳＩ（図示せ
ず）のチップの入出力ビン１〜３゜８〜１０と接続させ
るように制御することによって、外部制御信号を変える
ことにより複数の異なった論理回路４，５のＬＳＩと同
等の能力を有することとなり、ＬＳＩ内に収容できる論
理回路４゜５の伍を入出力ビン１〜３．８〜１０に制限
されることなく増加させることができ、この論理回路４
．５の能力を十分に活用することができる。また、複数
の論理回路４．５のうちのどれかに欠陥があっても、論
理回路４．５のうち少なくとも１つが動作可能であれば
使用できるため、歩留りを向上さけることができる。
尚、本発明の一実施例では論理回路４．５の出力側に選
択回路６を設けて論理回路４．５の選択を行うＪ：うに
したが、入力側に選択回路を設けても良く、また入力側
と出力側との両側に選択回路を設けても良く、これ等選
択回路の設定場所の選択は、各論理回路の種類により適
宜行われるものである。また、論理回路の数も上記実施
例に限定されない。
択回路６を設けて論理回路４．５の選択を行うＪ：うに
したが、入力側に選択回路を設けても良く、また入力側
と出力側との両側に選択回路を設けても良く、これ等選
択回路の設定場所の選択は、各論理回路の種類により適
宜行われるものである。また、論理回路の数も上記実施
例に限定されない。
発明の詳細
な説明したように本発明によれば、外部制η１１信号に
応じて複数の論理回路の中から１つを選択して、チップ
の入出力ビンと接続させるようにすることにより、ＬＳ
Ｉ内に収容できる論理回路のＩｎを入出力ビンに制限さ
れることなく増加させることができ、この論理回路の能
力を十分に活用することができるという効果がある。
応じて複数の論理回路の中から１つを選択して、チップ
の入出力ビンと接続させるようにすることにより、ＬＳ
Ｉ内に収容できる論理回路のＩｎを入出力ビンに制限さ
れることなく増加させることができ、この論理回路の能
力を十分に活用することができるという効果がある。
第１図は本発明の一実施例を示すブロック図である。
主要部分の符号の説明
１〜３・・・・・・入力ビン
４．５・・・・・・論理回路
６・・・・・・選択回路
７・・・・・・制御信号入力ビン
８〜１０・・・・・・出力ビン
Claims (1)
- 外部接続端子を有する同一集積回路チップ上に集積化さ
れた複数の論理回路と、外部制御信号に応じて前記論理
回路のうち１つを選択して前記外部接続端子に接続する
選択手段とを有することを特徴とする論理集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61137007A JPS62293821A (ja) | 1986-06-12 | 1986-06-12 | 論理集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61137007A JPS62293821A (ja) | 1986-06-12 | 1986-06-12 | 論理集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62293821A true JPS62293821A (ja) | 1987-12-21 |
Family
ID=15188627
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61137007A Pending JPS62293821A (ja) | 1986-06-12 | 1986-06-12 | 論理集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62293821A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1995010854A1 (en) * | 1993-10-12 | 1995-04-20 | Wang Laboratories, Inc. | Method for combining a plurality of independently operating circuits within a single package |
-
1986
- 1986-06-12 JP JP61137007A patent/JPS62293821A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1995010854A1 (en) * | 1993-10-12 | 1995-04-20 | Wang Laboratories, Inc. | Method for combining a plurality of independently operating circuits within a single package |
| AU682357B2 (en) * | 1993-10-12 | 1997-10-02 | Wang Laboratories, Inc. | Method for combining a plurality of independently operating circuits within a single package |
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