JPH04317222A - 信号処理装置 - Google Patents

信号処理装置

Info

Publication number
JPH04317222A
JPH04317222A JP3085024A JP8502491A JPH04317222A JP H04317222 A JPH04317222 A JP H04317222A JP 3085024 A JP3085024 A JP 3085024A JP 8502491 A JP8502491 A JP 8502491A JP H04317222 A JPH04317222 A JP H04317222A
Authority
JP
Japan
Prior art keywords
signal processing
signal
processing device
output
input
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP3085024A
Other languages
English (en)
Inventor
Nobukazu Doi
信数 土居
Toru Setoyama
徹 瀬戸山
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP3085024A priority Critical patent/JPH04317222A/ja
Priority to EP19920106001 priority patent/EP0509376A3/xx
Priority to US07/865,884 priority patent/US5331681A/en
Priority to KR1019920006167A priority patent/KR100221415B1/ko
Publication of JPH04317222A publication Critical patent/JPH04317222A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F17/00—Digital computing or data processing equipment or methods, specially adapted for specific functions
    • G06F17/10—Complex mathematical operations
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00—Digital computers in general; Data processing equipment in general
    • G06F15/76—Architectures of general purpose stored program computers
    • G06F15/78—Architectures of general purpose stored program computers comprising a single central processing unit
    • G06F15/7839—Architectures of general purpose stored program computers comprising a single central processing unit with memory
    • G06F15/7842—Architectures of general purpose stored program computers comprising a single central processing unit with memory on one IC chip (single chip microcontrollers)
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00—Digital computers in general; Data processing equipment in general
    • G06F15/76—Architectures of general purpose stored program computers
    • G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
    • G06F15/8007—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors single instruction multiple data [SIMD] multiprocessors
    • G06F15/8015—One dimensional arrays, e.g. rings, linear arrays, buses

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Data Mining & Analysis (AREA)
  • Computing Systems (AREA)
  • Algebra (AREA)
  • Computational Mathematics (AREA)
  • Mathematical Analysis (AREA)
  • Mathematical Optimization (AREA)
  • Pure & Applied Mathematics (AREA)
  • Databases & Information Systems (AREA)
  • Software Systems (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Logic Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は信号処理装置全般に関し
、特に該信号処理装置に新機能を付加する場合、あるい
は該信号処理装置からある機能を削除しようとする場合
、さらには該信号処理装置の中の一部の機能を補償しよ
うとする場合に好適な信号処理装置に関する。
【０００２】
【従来の技術】高速度の信号処理が要求される信号処理
装置においては、論理ゲートを配線により結合するワイ
ヤードロジック回路により実現されることが多い。かか
る信号処理装置は、小型化、軽量化、低消費電力化、高
速化などの理由により、該信号処理装置は、ゲートアレ
イ、スタンダードセル、フルカスタムなどにより、１個
あるいは複数個のＬＳＩに集積されている。また、半導
体の微細加工技術の進展により、１個のＬＳＩの中に集
積可能なトランジスター数は年々増大しており、該信号
処理装置の集積度は増大傾向にある。
【０００３】
【発明が解決しようとする課題】ここで、この従来の信
号処理装置における新機能の付加は、該信号処理装置か
ら信号を取り出し、これに該新機能に必要な信号処理を
行ったのち、該信号処理装置に取り込むことにより実現
できる。しかし、高集積化された該信号処理装置におい
ては、該信号処理装置の消費電力の問題、パッケージの
入出力端子数の問題、半導体チップのパッド数の問題な
どの理由により、該信号処理装置の入出力端子は該信号
処理装置の処理に必要な信号の入力端子と、該信号処理
装置の処理後の信号の出力端子と、該信号処理装置の故
障診断のためのテスト端子と、電源およびグランド端子
に限定されるのが通常である。ところが、該信号処理装
置に該新機能を追加する場合は、該入出力手段により入
出力できない信号を入出力する必要のある場合がある。 かかる場合において、該信号処理装置においては、該信
号処理装置の利用が不可能であり、新たに新機能を付加
した信号処理装置を作り替える必要があった。以上は、
該信号処理装置に新たな機能を追加する場合の課題につ
いて述べたが、該信号処理装置からある機能を削除しよ
うとする場合、さらには回路設計誤りや半導体製造上の
原因による該信号処理装置の中の動作不良の機能を補償
しようとする場合も、従来の信号処理装置においてはま
ったく同様の課題があった。
【０００４】
【課題を解決するための手段】本発明による信号処理装
置は、該信号処理装置を複数個の信号処理手段により構
成し、該信号処理手段に該信号処理装置の外部と信号の
入出力を行う信号入出力手段と、該信号処理手段から出
力する信号と該信号処理装置の外部から入力する信号の
いずれか一方を選択する選択手段とを具備することによ
り、従来の信号処理装置の課題を解決する。
【０００５】
【作用】通常の動作は、選択手段により、信号処理装置
を構成する信号処理手段から出力する信号を選択するこ
とにより実現する。新機能を追加する場合の動作は、該
信号処理装置の中の該新機能の実現に必要な信号を出力
する該信号処理手段の出力信号を信号入出力手段より出
力し、該新機能のための信号処理をした信号を、該信号
処理装置の中の該信号入出力手段より入力し、該選択手
段により該信号処理手段に入力することにより実現する
。もちろんのことながら、該新機能のための信号処理手
段は該信号処理装置の中に含まれてもよい。また、該信
号処理装置からある機能を削除しようとする場合、さら
には該信号処理装置のなかの一部の機能を補償しようと
する場合の動作も、該信号処理装置に新機能を付加する
場合の動作とまったく同様により実現できる。
【０００６】したがって、かかる手段を具備する本発明
の信号処理装置によれば、該信号処理装置に新機能を追
加する場合、ある機能を削除する場合、さらには一部の
機能を補償しようとする場合において、従来例のように
該信号処理装置を新たに作り替える必要はなく、該信号
処理装置はそのまま活用でき、該新機能のための信号処
理手段は、該信号処理装置に比べ小規模なものであり、
変更に伴う開発費、あるいは開発時間を大幅に低減する
ことが可能になる。
【０００７】
【実施例】本発明の第１の実施例の信号処理装置を図１
に示す。図１に示す信号処理装置は主信号処理装置１と
副信号処理装置２より構成される。主信号処理装置１は
、信号処理回路３、４、５、選択回路６、７、８、信号
入出力端子３０１、３０２、４０１、４０２、５０１、
５０２、６０１、６０２、７０１、７０２、８０１、８
０２、９、１０より構成される。信号処理回路３、４、
５は、主信号処理装置１の処理を分割した信号処理回路
であり、それぞれ信号入出力端子３０１、３０２、４０
１、４０２、５０１、５０２より、主信号処理装置１の
外部と信号の入出力を行うことができる。選択回路６、
７、８は、それぞれ信号処理回路３、４、５より出力さ
れる信号と、信号入出力端子６０１、７０１、８０１よ
り入力する信号のうちいずれか片方を、信号入出力端子
６０２、７０２、８０２より入力する制御信号に基づい
て選択する。また、信号入出力端子は、電源端子９、グ
ランド端子１０を持つ。
【０００８】本発明による主信号処理装置１の通常の動
作は、選択回路６、７、８を、信号入出力端子６０２、
７０２、８０２より入力する制御信号に基づき、それぞ
れ信号処理回路３、４、５からの出力信号を選択するこ
とにより実現される。つぎに、主信号処理装置１に新機
能を付加する場合の動作は、主信号処理装置１の中の新
機能に必要な信号を出力する信号処理回路４の出力信号
を、信号入出力端子４０２から取り出し、副信号処理装
置２により新機能に対応する信号処理を行ったのち、副
信号処理装置２の出力信号を信号入出力端子７０１より
主信号処理装置１の中の適切な信号処理回路に入力し、
信号入出力端子７０２より入力する制御信号に基づき、
選択回路７により前記信号処理回路に入力することによ
り実現される。
【０００９】図１では、主信号処理装置１および副信号
処理装置２を１個のＬＳＩで構成した場合を示している
が、これらはもちろん複数個のＬＳＩで構成してもよい
。また、図１では、主信号処理装置１の１つの信号処理
回路からのみ副信号処理装置２と信号のやりとりを行っ
ているが、もちろん副信号処理装置２とやりとりする信
号処理回路の個数は複数個でもよい。
【００１０】本発明の第２の実施例を図２に示す。これ
は第１の実施例において、主信号処理装置１からある機
能、すなわち信号処理回路４の処理を削除しようとする
場合の信号処理装置の構成図である。副信号処理装置２
は、削除しようとする信号処理回路４に入力する信号処
理回路３からの出力信号を、信号入出力端子３０２を通
じて入力し、信号処理回路４を削除するに伴う遅延等の
処理を行い、副信号処理装置２の出力信号を信号入出力
端子７０１より主信号処理装置１の中の適切な信号処理
回路に入力し、信号入出力端子７０２より入力する制御
信号に基づき、選択回路７により前記信号処理回路に入
力することにより実現される。
【００１１】主信号処理装置１のなかの一部の機能を補
償しようとする場合も、これとまったく同様の処理によ
り実現できる。
【００１２】図３は第１の実施例における主信号処理装
置１の半導体チップおよびパッケージ図である。半導体
チップ２０とパッケージ２１は、半導体チップのパッド
２２とパッケージ２１の入出力ピン２３を配線２４によ
り結合されている。主信号処理装置１は、任意の信号処
理回路への信号の入出力を可能とするため、主信号処理
装置１を集積する半導体チップ２０のパッド数は多くな
る。ここで、半導体チップのすべてのパッドをパッケー
ジの入出力ピンに結合しようとするとピン数が多くなる
ため、サイズが大きく、価格の高いパッケージが必要と
なる。しかし、図１で示した主信号処理装置１において
は、半導体チップのすべてのパッドからの信号を入出力
する必要はなく、特に必要としないパッド２５とパッケ
ージの入出力ピンを結合しなくすることによりピン数を
少なくでき、サイズが小さく、価格の安いパッケージが
使えるようになる。このような構成をとる場合、新機能
を付加する場合、ある機能を削除しようとする場合、さ
らには主信号処理装置１のなかの一部の機能を補償しよ
うとする場合において、パッケージを作り替える必要が
あり、特にパッケージのピン数を少なくする必要のない
場合においては、もちろんのことながら、半導体チップ
のすべてのパッドとパッケージの入出力ピンを結合して
もよい。
【００１３】図４は図３に示す半導体チップの出力バッ
ファの構成を示す図である。複数個の出力バッファ３０
、３１、３２、３３からの出力は、１個の入力バッファ
３４により制御される。出力バッファの入力値をＡ、入
力バッファ３４からの出力値をＥＮとするとき、例えば
出力バッファ３０の出力値は図５のごとく制御される。
【００１４】すなわち、入力バッファ３４からの出力値
が１のとき、出力バッファ３０からの出力値は入力値と
同じ値をとり、入力バッファ３４からの出力値が０のと
き、出力バッファ３０からの出力値はその入力値に関わ
らずハイインピーダンスをとる。
【００１５】主信号処理装置１は、任意の信号処理回路
への信号の入出力を可能とするため、主信号処理装置を
集積する半導体チップ２０のパッド数、すなわちパッド
と信号の入出力を行う入出力バッファ数は多くなる。半
導体チップの消費電力は入出力バッファ数と大きく関わ
りがあり、特に入出力バッファから入出力する信号が論
理レベル１から０、あるいは０から１に変化するとき、
半導体チップの消費電力値は大きくなる。入出力バッフ
ァから入出力する信号の論理レベルが変化しないとき、
半導体チップの消費電力値は大きくなる。主信号処理装
置１においては、半導体チップのすべてのパッドからの
信号を出力する必要はない。したがって、特に必要とし
ない複数個の出力パッドに対応する出力バッファ３０を
、かくのごとく入力バッファ３４により制御することに
より、半導体チップの消費電力を低減することが可能に
なる。
【００１６】本発明の第３の実施例の信号処理装置４０
を図６に示す。信号処理装置４０は、主信号処理回路４
１と副信号処理回路４２を同一半導体チップ内に構成す
る。主信号処理回路４１および信号入出力端子３０１、
３０２、４０１、４０２、５０１、５０２、６０２、７
０２、８０２、９、１０は、図１に示す主信号処理装置
と同じ構成でよい。副信号処理回路４２は、主信号処理
回路４１の信号処理回路３、４、５の出力信号、および
信号入出力端子４３より入力する信号処理装置４０の外
部からの信号を入力し、新機能選択回路６、７、８およ
び信号入出力端子４４より出力する信号を出力する。か
かる信号処理装置４０において、主信号処理回路４１に
新機能を付加する場合、副信号処理回路４２は、主信号
処理回路４１あるいは信号処理装置４０の外部より入力
する信号に基づき、新機能に必要な処理を行い、副信号
処理回路４２の出力信号を、信号入出力端子６０２、７
０２、８０２より入力する制御信号に基づき、選択回路
６、７、８より主信号処理回路１に入力することにより
実現される。図６において、選択回路６、７、８の制御
は、副信号処理回路４２で行えるようにしてもよい。主
信号処理装置１からある機能を削除しようとする場合、
さらには主信号処理装置１のなかの一部の機能を補償し
ようとする場合も、まったく同様の処理により実現でき
る。
【００１７】かくのごとく構成する信号処理装置におい
て、副信号処理回路をゲートアレイ、プログラマブルロ
ジックデバイス、ＥＰＲＯＭなどを、回路の変更が容易
なデバイスとすることにより、　　主信号処理装置４０
への新機能を追加する場合、ある機能を削除する場合、
さらには一部の機能を補償しようとする場合において、
変更に伴う開発費、あるいは開発時間を大幅に低減する
ことが可能になる。
【００１８】
【発明の効果】したがって、かかる手段を具備する本発
明の信号処理装置によれば、該信号処理装置に新機能を
追加する場合、ある機能を削除する場合、さらには一部
の機能を補償しようとする場合において、従来例のよう
に該信号処理装置を新たに作り替える必要はなく、該信
号処理装置はそのまま活用でき、該新機能のための信号
処理手段は、該信号処理装置に比べ小規模なものであり
、変更に伴う開発費、あるいは開発時間を大幅に低減す
ることが可能になる。
【図面の簡単な説明】
【図１】本発明による信号処理装置の第１の構成図であ
る。
【図２】本発明による信号処理装置の第２構成図である
。
【図３】半導体チップおよびパッケージ図である。
【図４】出力バッファの構成図である。
【図５】条件を表す図である。
【図６】本発明による信号処理装置の第３構成図である
。
【符号の説明】
１…主信号処理装置　　　　２…副信号処理装置　　　
　３、４、５…信号処理回路 ６、７、８…選択回路　　　　３０１、３０２、４０１
、４０２、５０１、５０２、６０１、６０２、７０１、
７０２、８０１、８０２、９、１０…信号入出力端子２
０…半導体チップ　　　　２１…パッケージ　　　　２
２…パッド　　　　２３…入出力ピン　　　　２４…配
線　　　　２５…不要パッド　　　　３０、３１、３２
、３３…出力バッファ　　　　３４…入力バッファ　　
　　４０…信号処理装置　　　　４１…主信号処理回路

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】複数個の信号処理手段により構成される信
    号処理装置において、該信号処理手段に該信号処理装置
    の外部と信号を入出力する信号入出力手段と、該信号処
    理手段から出力する信号と該信号処理装置の外部から入
    力する信号のいずれか一方を選択する選択手段とを具備
    することを特徴とする信号処理装置。
  2. 【請求項２】請求項１において、該信号処理手段を構成
    する該信号処理装置の外部へ信号を出力する信号入出力
    手段を、該信号入出力手段から入力する制御信号に基づ
    いて、該信号入出力手段から出力する信号をハイインピ
    ーダンスにする手段を具備することを特徴とする信号処
    理装置。
  3. 【請求項３】請求項１において、該信号処理装置を実現
    する半導体チップとそれを保護するパッケージにおいて
    、該半導体チップのパッドと該パッケージとを結合する
    配線数を、該半導体チップのパッド数以下に制限するこ
    とを特徴とする信号処理装置。
  4. 【請求項４】主信号処理回路と副信号処理回路により構
    成される信号処理装置において、該主信号処理回路内の
    信号処理手段と該信号処理装置の外部と信号を入出力す
    る信号入出力手段と、該副信号処理回路と信号を入出力
    する信号入出力手段と、該主信号処理回路内の該信号処
    理手段から出力する信号と該副信号処理回路から出力す
    る信号のいずれか一方を選択する手段とを具備すること
    を特徴とする信号処理装置。
  5. 【請求項５】請求項４において、主信号処理回路と副信
    号処理回路を同一半導体チップにより構成することを特
    徴とする信号処理装置。
  6. 【請求項６】請求項４において、副信号処理回路をゲー
    トアレイ、プログラマブルロジックデバイス、およびＥ
    ＰＲＯＭのうちの少なくとも一つにより構成することを
    特徴とする信号処理装置。
  7. 【請求項７】請求項４において、該信号処理手段を構成
    する該信号処理装置の外部へ信号を出力する信号手段を
    、制御信号入力手段から入力する制御信号に基づいて、
    該信号出力手段から出力する信号をハイインピーダンス
    にする手段を具備することを特徴とする信号処理装置。
  8. 【請求項８】請求項４において、該信号処理装置を実現
    する半導体チップとそれを保護するパッケージにおいて
    、該半導体チップ内のパッドと該パッケージとを結合す
    る配線数を該パッケージの具備する信号入出力手段の数
    以下に制限することを特徴とする信号処理装置。
JP3085024A 1991-04-17 1991-04-17 信号処理装置 Pending JPH04317222A (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP3085024A JPH04317222A (ja) 1991-04-17 1991-04-17 信号処理装置
EP19920106001 EP0509376A3 (en) 1991-04-17 1992-04-07 Signal processing device
US07/865,884 US5331681A (en) 1991-04-17 1992-04-09 Function adjustable signal processing device
KR1019920006167A KR100221415B1 (ko) 1991-04-17 1992-04-14 신호처리장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP3085024A JPH04317222A (ja) 1991-04-17 1991-04-17 信号処理装置

Publications (1)

Publication Number Publication Date
JPH04317222A true JPH04317222A (ja) 1992-11-09

Family

ID=13847159

Family Applications (1)

Application Number Title Priority Date Filing Date
JP3085024A Pending JPH04317222A (ja) 1991-04-17 1991-04-17 信号処理装置

Country Status (4)

Country Link
US (1) US5331681A (ja)
EP (1) EP0509376A3 (ja)
JP (1) JPH04317222A (ja)
KR (1) KR100221415B1 (ja)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE69430320T2 (de) * 1993-12-13 2002-10-10 Lattice Semiconductor Corp., Hillsboro Anwendungsspezifische module in einem programmierbaren logikbaustein
US5793656A (en) * 1994-06-30 1998-08-11 Hughes Electronics Corporation Application-specific integrated circuits having programming functions
US6665817B1 (en) 1999-05-07 2003-12-16 Morphics Technology, Inc. Apparatus and method for implementing a wireless system-on-a-chip with a reprogrammable tester, debugger, and bus monitor
KR100799158B1 (ko) * 2005-09-21 2008-01-29 삼성전자주식회사 반도체 메모리 및 이를 포함하는 반도체 메모리 모듈

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3636376A (en) * 1969-05-01 1972-01-18 Fairchild Camera Instr Co Logic network with a low-power shift register
WO1982003506A1 (en) * 1981-04-06 1982-10-14 Endean Vivian Geoffrey Dynamo-electric machine
US4611337A (en) * 1983-08-29 1986-09-09 General Electric Company Minimal logic synchronous up/down counter implementations for CMOS
JPH0246981B2 (ja) * 1984-02-23 1990-10-18 Japan Radio Co Ltd Deijitarushingoshorisochi
JPS61177817A (ja) * 1985-02-01 1986-08-09 Konishiroku Photo Ind Co Ltd 重みづけ事象計数回路
US4694416A (en) * 1985-02-25 1987-09-15 General Electric Company VLSI programmable digital signal processor
US4697279A (en) * 1985-11-04 1987-09-29 Hughes Aircraft Company Test/master/slave triple latch flip-flop
FR2622989B1 (fr) * 1987-11-06 1992-11-27 Thomson Csf Machine multiprocesseur reconfigurable pour traitement du signal
JPH01255864A (ja) * 1988-04-06 1989-10-12 Canon Inc 画像形成装置用ｉｃ
EP0476282A3 (en) * 1990-07-31 1992-06-24 Texas Instruments Incorporated Improvements in or relating to integrated circuits

Also Published As

Publication number Publication date
US5331681A (en) 1994-07-19
KR100221415B1 (ko) 1999-09-15
KR920020718A (ko) 1992-11-21
EP0509376A2 (en) 1992-10-21
EP0509376A3 (en) 1994-10-26

Similar Documents

Publication Publication Date Title
US6417721B2 (en) Device and method for limiting the extent to which circuits in integrated circuit dice electrically load bond pads and other circuit nodes in the dice
US5012185A (en) Semiconductor integrated circuit having I/O terminals allowing independent connection test
US5509019A (en) Semiconductor integrated circuit device having test control circuit in input/output area
JPS6188538A (ja) 半導体装置
KR100628550B1 (ko) 아키텍처와 로직옵션을 정합하는 방법 및 장치
JPH04317222A (ja) 信号処理装置
US5455524A (en) CMOS integrated circuit device and data processing system using the same
JPS6014460A (ja) 半導体集積回路
JP2645183B2 (ja) 半導体集積回路装置
US6633179B1 (en) Bidirectional signal control circuit
JPS6135546A (ja) 半導体装置
JPH05175334A (ja) 半導体集積回路及びそのレイアウト方法
US5502404A (en) Gate array cell with predefined connection patterns
JPS6072318A (ja) 論理ｌｓｉ
JPH06112205A (ja) 半導体集積回路装置
US6909655B2 (en) Integrated circuit
JPH058576B2 (ja)
JP2703902B2 (ja) 半導体集積回路
JP2665083B2 (ja) 半導体集積回路のテスト回路
JPS60251643A (ja) 半導体ゲ−トアレイ装置
JPS62112420A (ja) 論理回路
JPH0485942A (ja) 半導体集積回路
JPH0362553A (ja) 半導体集積回路
JPS62293821A (ja) 論理集積回路
JPH0465547B2 (ja)