JP2665083B2 - 半導体集積回路のテスト回路 - Google Patents
半導体集積回路のテスト回路Info
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- JP2665083B2 JP2665083B2 JP3204197A JP20419791A JP2665083B2 JP 2665083 B2 JP2665083 B2 JP 2665083B2 JP 3204197 A JP3204197 A JP 3204197A JP 20419791 A JP20419791 A JP 20419791A JP 2665083 B2 JP2665083 B2 JP 2665083B2
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Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路のテス
ト回路に関し、さらに詳しくは、ＣＰＵブロックと複数
の機能ブロックを１つの半導体チップ上に形成した複合
半導体集積回路のテスト回路に関する。
ト回路に関し、さらに詳しくは、ＣＰＵブロックと複数
の機能ブロックを１つの半導体チップ上に形成した複合
半導体集積回路のテスト回路に関する。
【０００２】
【従来の技術】ＣＰＵブロックを含む複数個の機能ブロ
ックで１つの半導体集積回路のシステムが構成される場
合に、テスト回路においては従来以下のようにしてテス
トをしていた。
ックで１つの半導体集積回路のシステムが構成される場
合に、テスト回路においては従来以下のようにしてテス
トをしていた。
【０００３】図２は従来のテスト用の回路を含む半導体
集積回路の要部の回路構成を示すブロック図である。２
個のＢＵＦ１は入力バッファセルを、ＢＵＦ３は出力バ
ッファセルを表す。また、論理記号１，２，５，６はア
ンド回路を、論理記号３，７はオア回路を、論理記号
４，８はインバータをそれぞれ表す。ＩＮ１端子の信号
はＣＰＵとアンド回路２と６の入力信号であり、ＢＵＦ
１を介して入力端子ａ１とアンド回路２，６に入力す
る。ＯＵＴ１端子の信号はＣＰＵの出力信号であり、出
力端子ｙ１から出る。また、出力端子ｙ１からの信号は
機能ブロックＡ，Ｂに供給されるべきものであるため、
アンド回路１と５の入力信号でもある。ＴＥＳＴ外部端
子はテスト用制御信号入力のための端子であり、アンド
回路２と６に接続されている。このＴＥＳＴ外部端子が
ローレベルのときＣＰＵブロックをテストすることがで
きる。また、ＴＥＳＴ外部端子がハイレベルのとき機能
ブロックＡ、機能ブロックＢをそれぞれ別個にテストす
ることができる。詳しくは、機能ブロックＡをテストす
る際、ＩＮ１端子を入力端子ａ２の入力信号端子として
代用する。また、機能ブロックＢをテストする際は、Ｉ
Ｎ１端子を入力端子ａ３の入力信号として代用する。な
お、テスト終了時には、ＴＥＳＴ外部端子をローレベル
に固定する。
集積回路の要部の回路構成を示すブロック図である。２
個のＢＵＦ１は入力バッファセルを、ＢＵＦ３は出力バ
ッファセルを表す。また、論理記号１，２，５，６はア
ンド回路を、論理記号３，７はオア回路を、論理記号
４，８はインバータをそれぞれ表す。ＩＮ１端子の信号
はＣＰＵとアンド回路２と６の入力信号であり、ＢＵＦ
１を介して入力端子ａ１とアンド回路２，６に入力す
る。ＯＵＴ１端子の信号はＣＰＵの出力信号であり、出
力端子ｙ１から出る。また、出力端子ｙ１からの信号は
機能ブロックＡ，Ｂに供給されるべきものであるため、
アンド回路１と５の入力信号でもある。ＴＥＳＴ外部端
子はテスト用制御信号入力のための端子であり、アンド
回路２と６に接続されている。このＴＥＳＴ外部端子が
ローレベルのときＣＰＵブロックをテストすることがで
きる。また、ＴＥＳＴ外部端子がハイレベルのとき機能
ブロックＡ、機能ブロックＢをそれぞれ別個にテストす
ることができる。詳しくは、機能ブロックＡをテストす
る際、ＩＮ１端子を入力端子ａ２の入力信号端子として
代用する。また、機能ブロックＢをテストする際は、Ｉ
Ｎ１端子を入力端子ａ３の入力信号として代用する。な
お、テスト終了時には、ＴＥＳＴ外部端子をローレベル
に固定する。
【０００４】図３は従来の他の半導体集積回路の回路構
成を示すブロック図である。２個のＢＵＦ１は入力バッ
ファセルを、ＢＵＦ３は出力バッファセルを表す。ま
た、論理記号１，２，５，６はアンド回路を、論理記号
３，７はオア回路を、論理記号４，８はインバータをそ
れぞれ表す。ＩＮ１端子はＣＰＵの入力信号用の端子で
あり、ＢＵＦ１を介して入力端子ａ１に接続されてい
る。ＯＵＴ１端子はＣＰＵの出力信号用の外部端子であ
り、出力端子ｙ１に接続されている。また、アンド回路
１と５の入力信号でもある。ＴＥＳＴＩＮ端子からの信
号はアンド回路２と６の入力信号であり、ＢＵＦ１を介
してそれぞれ入力される。ＴＥＳＴ端子はテスト用入力
信号用外部端子であり、アンド回路２と６に接続されて
いる。このＴＥＳＴ端子がローレベル、あるいはハイレ
ベルのときＣＰＵブロックをテストすることができる。
また、このＴＥＳＴ端子がハイレベルのとき機能ブロッ
クＡ、機能ブロックＢをそれぞれ別個にテストすること
ができる。詳しくは、機能ブロックＡをテストする際、
ＴＥＳＴＩＮ端子を入力端子ａ２の入力信号として代用
する。また、機能ブロックＢをテストする際は、ＴＥＳ
ＴＩＮ端子を入力端子ａ３の入力信号として代用する。
成を示すブロック図である。２個のＢＵＦ１は入力バッ
ファセルを、ＢＵＦ３は出力バッファセルを表す。ま
た、論理記号１，２，５，６はアンド回路を、論理記号
３，７はオア回路を、論理記号４，８はインバータをそ
れぞれ表す。ＩＮ１端子はＣＰＵの入力信号用の端子で
あり、ＢＵＦ１を介して入力端子ａ１に接続されてい
る。ＯＵＴ１端子はＣＰＵの出力信号用の外部端子であ
り、出力端子ｙ１に接続されている。また、アンド回路
１と５の入力信号でもある。ＴＥＳＴＩＮ端子からの信
号はアンド回路２と６の入力信号であり、ＢＵＦ１を介
してそれぞれ入力される。ＴＥＳＴ端子はテスト用入力
信号用外部端子であり、アンド回路２と６に接続されて
いる。このＴＥＳＴ端子がローレベル、あるいはハイレ
ベルのときＣＰＵブロックをテストすることができる。
また、このＴＥＳＴ端子がハイレベルのとき機能ブロッ
クＡ、機能ブロックＢをそれぞれ別個にテストすること
ができる。詳しくは、機能ブロックＡをテストする際、
ＴＥＳＴＩＮ端子を入力端子ａ２の入力信号として代用
する。また、機能ブロックＢをテストする際は、ＴＥＳ
ＴＩＮ端子を入力端子ａ３の入力信号として代用する。
【０００５】
【発明が解決しようとする課題】しかしながら、これら
３つの機能ブロックを分離テストするだけではＣＰＵブ
ロックの出力端子ｙ１に接続されたすべての信号経路
が、つまり、図２，図３では出力端子ｙ１から入力端子
ａ２，ａ３に至る信号経路についてそれぞれテストでき
ない。そこで従来はこれら機能ブロック間のつなぎのテ
ストを実施するために、ＴＥＳＴ外部端子をローレベル
に固定し、ＣＰＵブロックの出力端子ｙ１から機能ブロ
ックＡ，Ｂの入力端子ａ２，ａ３にその出力信号を供給
する状態で、すなわち、ＣＰＵブロックと機能ブロック
Ａ、あるいは、ＣＰＵブロックと機能ブロックＢの組み
合わせで新たにテストベクタを作成していた。
３つの機能ブロックを分離テストするだけではＣＰＵブ
ロックの出力端子ｙ１に接続されたすべての信号経路
が、つまり、図２，図３では出力端子ｙ１から入力端子
ａ２，ａ３に至る信号経路についてそれぞれテストでき
ない。そこで従来はこれら機能ブロック間のつなぎのテ
ストを実施するために、ＴＥＳＴ外部端子をローレベル
に固定し、ＣＰＵブロックの出力端子ｙ１から機能ブロ
ックＡ，Ｂの入力端子ａ２，ａ３にその出力信号を供給
する状態で、すなわち、ＣＰＵブロックと機能ブロック
Ａ、あるいは、ＣＰＵブロックと機能ブロックＢの組み
合わせで新たにテストベクタを作成していた。
【０００６】しかし、この組合せテストのためのテスト
ベクタを作成するには、非常に多くの時間を必要とし、
特に、多くの機能ブロックを集積したものではテストベ
クタの作成に膨大な時間を必要とし、ＬＳＩ開発時間を
長くする問題を生じていた。
ベクタを作成するには、非常に多くの時間を必要とし、
特に、多くの機能ブロックを集積したものではテストベ
クタの作成に膨大な時間を必要とし、ＬＳＩ開発時間を
長くする問題を生じていた。
【０００７】本発明の目的は、新たなテストベクタを作
成することなく、既存の各機能ブロックごとのテストベ
クタだけを利用して、ＬＳＩの全機能テストを行うこと
のできる半導体集積回路のテスト回路を提供することで
ある。
成することなく、既存の各機能ブロックごとのテストベ
クタだけを利用して、ＬＳＩの全機能テストを行うこと
のできる半導体集積回路のテスト回路を提供することで
ある。
【０００８】
【課題を解決するための手段】本発明は、ＣＰＵブロッ
クとその他の機能ブロックを備える複合半導体集積回路
のテスト回路において、ＣＰＵブロックの出力端子と複
合半導体集積回路のＣＰＵ出力信号外部端子間に、オン
オフコントロール端子を有する第１のバッファを接続す
るとともに、前記ＣＰＵ出力信号外部端子とそのＣＰＵ
出力信号を供給すべき他の機能ブロックの入力端子間に
第２のバッファを接続し、前記オンオフコントロール端
子に前記第１のバッファのオンオフコントロール信号を
与えるテスト信号外部端子を設けたことを特徴とするも
のである。
クとその他の機能ブロックを備える複合半導体集積回路
のテスト回路において、ＣＰＵブロックの出力端子と複
合半導体集積回路のＣＰＵ出力信号外部端子間に、オン
オフコントロール端子を有する第１のバッファを接続す
るとともに、前記ＣＰＵ出力信号外部端子とそのＣＰＵ
出力信号を供給すべき他の機能ブロックの入力端子間に
第２のバッファを接続し、前記オンオフコントロール端
子に前記第１のバッファのオンオフコントロール信号を
与えるテスト信号外部端子を設けたことを特徴とするも
のである。
【０００９】
【作用】ＣＰＵブロックの出力端子の信号は、第１のバ
ッファを通り、第２のバッファを通過して、その信号が
入力すべき他の機能ブロックの入力端子に入力する構成
であることから、ＣＰＵブロックのテストのときには、
テストベクタがＣＰＵブロックの入力外部端子から入力
され、第１のバッファを通過したＣＰＵ出力信号外部端
子で出力信号が取り込まれる。このとき、第１のバッフ
ァがオンするためのコントロール信号が該バッファのオ
ンオフコントロール端子にテスト信号外部端子から与え
られる。一方、他の機能ブロックのテストのときには、
テスト信号外部端子から第１のバッファをオフさせるコ
ントロール信号が該第１のバッファに与えられ、ＣＰＵ
出力信号外部端子から該他の機能ブロックテスト用のテ
ストベクタが入力されて、該機能ブロックの出力端子で
出力信号が取り込まれる。
ッファを通り、第２のバッファを通過して、その信号が
入力すべき他の機能ブロックの入力端子に入力する構成
であることから、ＣＰＵブロックのテストのときには、
テストベクタがＣＰＵブロックの入力外部端子から入力
され、第１のバッファを通過したＣＰＵ出力信号外部端
子で出力信号が取り込まれる。このとき、第１のバッフ
ァがオンするためのコントロール信号が該バッファのオ
ンオフコントロール端子にテスト信号外部端子から与え
られる。一方、他の機能ブロックのテストのときには、
テスト信号外部端子から第１のバッファをオフさせるコ
ントロール信号が該第１のバッファに与えられ、ＣＰＵ
出力信号外部端子から該他の機能ブロックテスト用のテ
ストベクタが入力されて、該機能ブロックの出力端子で
出力信号が取り込まれる。
【００１０】以上のテストは、ＣＰＵブロックのテスト
と、他の機能ブロックのテストであるが、これらのテス
トを行うとき、ＣＰＵブロックの出力端子からＣＰＵ出
力信号外部端子までの信号経路とともに、ＣＰＵ出力信
号外部端子から他の機能ブロックの入力端子（ＣＰＵ出
力信号が入力すべき入力端子）までの信号経路もテスト
されていることになるため、ＣＰＵの出力端子に接続さ
れたすべての信号経路のテストも行われていることにな
る。
と、他の機能ブロックのテストであるが、これらのテス
トを行うとき、ＣＰＵブロックの出力端子からＣＰＵ出
力信号外部端子までの信号経路とともに、ＣＰＵ出力信
号外部端子から他の機能ブロックの入力端子（ＣＰＵ出
力信号が入力すべき入力端子）までの信号経路もテスト
されていることになるため、ＣＰＵの出力端子に接続さ
れたすべての信号経路のテストも行われていることにな
る。
【００１１】
【実施例】図１は本発明の一実施例である半導体集積回
路の回路構成を示すブロック図である。この半導体集積
回路は、複数の機能ブロックＡ，ＢとＣＰＵブロックを
１つの半導体チップ上に形成した複合ＬＳＩであって、
機能ブロックの一つのＣＰＵブロックはａ１の入力端子
とｙ１の出力端子が設けられている。また、機能ブロッ
クＡにはａ２の入力端子が設けられ、機能ブロックＢに
はａ３の入力端子が設けられている。２個のＢＵＦ１は
入力バッファセルを、ＢＵＦ２はバッファセルｂ１，ｂ
２を含む双方向性バッファセルを表す。図中の矢印は各
信号の方向をわかりやすく示したものである。
路の回路構成を示すブロック図である。この半導体集積
回路は、複数の機能ブロックＡ，ＢとＣＰＵブロックを
１つの半導体チップ上に形成した複合ＬＳＩであって、
機能ブロックの一つのＣＰＵブロックはａ１の入力端子
とｙ１の出力端子が設けられている。また、機能ブロッ
クＡにはａ２の入力端子が設けられ、機能ブロックＢに
はａ３の入力端子が設けられている。２個のＢＵＦ１は
入力バッファセルを、ＢＵＦ２はバッファセルｂ１，ｂ
２を含む双方向性バッファセルを表す。図中の矢印は各
信号の方向をわかりやすく示したものである。
【００１２】ＩＮ１端子はＣＰＵの入力信号外部端子で
あり、ＢＵＦ１を介して入力端子ａ１に接続されてい
る。ＯＵＴ１端子はＣＰＵの出力信号外部端子であり、
テストモードでは機能ブロックＡ、機能ブロックＢの入
力信号端子となる。出力端子ｙ１はＢＵＦ２を介して入
力端子ａ２，ａ３に接続されており、動作モード、テス
トモードにおいてＣＰＵ出力信号はこのＢＵＦ２を介し
て入力端子ａ２，ａ３に入力する。ＴＥＳＴ外部端子は
ＢＵＦ２のオンオフコントロール信号供給用信号端子で
あり、このＴＥＳＴ外部端子がローレベルのときＢＵＦ
２の図の上側のバッファセルｂ１をオンしてＣＰＵブロ
ックをテストすることができる。すなわち、テストベク
タをＩＮ１端子に入力し、ＯＵＴ１端子よりその結果を
取り出してＣＰＵブロックのテストを行う。なお、テス
ト終了時にはこのＴＥＳＴ外部端子をローレベルに固定
する。
あり、ＢＵＦ１を介して入力端子ａ１に接続されてい
る。ＯＵＴ１端子はＣＰＵの出力信号外部端子であり、
テストモードでは機能ブロックＡ、機能ブロックＢの入
力信号端子となる。出力端子ｙ１はＢＵＦ２を介して入
力端子ａ２，ａ３に接続されており、動作モード、テス
トモードにおいてＣＰＵ出力信号はこのＢＵＦ２を介し
て入力端子ａ２，ａ３に入力する。ＴＥＳＴ外部端子は
ＢＵＦ２のオンオフコントロール信号供給用信号端子で
あり、このＴＥＳＴ外部端子がローレベルのときＢＵＦ
２の図の上側のバッファセルｂ１をオンしてＣＰＵブロ
ックをテストすることができる。すなわち、テストベク
タをＩＮ１端子に入力し、ＯＵＴ１端子よりその結果を
取り出してＣＰＵブロックのテストを行う。なお、テス
ト終了時にはこのＴＥＳＴ外部端子をローレベルに固定
する。
【００１３】また、このＴＥＳＴ外部端子がハイレベル
のときバッファセルｂ１をオフすることで機能ブロック
Ａ、機能ブロックＢをそれぞれ別個にテストすることが
できる。すなわち、ＯＵＴ１端子より機能ブロックＡ，
Ｂテスト用のテストベクタを入力し、図外の出力端子よ
りその結果を取り出して各ブロックのテストを行う。
のときバッファセルｂ１をオフすることで機能ブロック
Ａ、機能ブロックＢをそれぞれ別個にテストすることが
できる。すなわち、ＯＵＴ１端子より機能ブロックＡ，
Ｂテスト用のテストベクタを入力し、図外の出力端子よ
りその結果を取り出して各ブロックのテストを行う。
【００１４】テストモードにおいて、上記の３つの機能
ブロックを上記のようにして分離テストするとき、ＣＰ
Ｕブロックのテストでは、ＣＰＵブロックの出力端子ｙ
１からＯＵＴ１端子までの信号経路が同時にテストされ
ており、機能ブロックＡ，Ｂのテストでは、ＯＵＴ１端
子から各機能ブロックＡ，Ｂの入力端子ａ２，ａ３まで
の信経路が同時にテストされている。すなわち、ＣＰＵ
ブロックの出力端子ｙ１に接続されたすべての信号経路
も同時にテストされている。したがって、新たにこれら
機能ブロック間のつなぎのテストを実施する必要はな
い。
ブロックを上記のようにして分離テストするとき、ＣＰ
Ｕブロックのテストでは、ＣＰＵブロックの出力端子ｙ
１からＯＵＴ１端子までの信号経路が同時にテストされ
ており、機能ブロックＡ，Ｂのテストでは、ＯＵＴ１端
子から各機能ブロックＡ，Ｂの入力端子ａ２，ａ３まで
の信経路が同時にテストされている。すなわち、ＣＰＵ
ブロックの出力端子ｙ１に接続されたすべての信号経路
も同時にテストされている。したがって、新たにこれら
機能ブロック間のつなぎのテストを実施する必要はな
い。
【００１５】なお、上記の説明ではＣＰＵブロックの出
力端子ｙ１について説明したが、もちろんすべての出力
端子について上記のテスト用回路構成を備えている。す
なわち、各出力端子に双方向バッファが接続されてい
る。ＴＥＳＴ外部端子は１個でよい。
力端子ｙ１について説明したが、もちろんすべての出力
端子について上記のテスト用回路構成を備えている。す
なわち、各出力端子に双方向バッファが接続されてい
る。ＴＥＳＴ外部端子は１個でよい。
【００１６】
【発明の効果】本発明の半導体集積回路のテスト回路
は、各機能ブロックを個別に分離テストするだけですべ
ての信号経路をテストすることができ、さらには人手に
よる新たなテストベクタの作成が不要となる。すなわ
ち、テスト効率を向上させることによる高信頼性の確
率、あるいは新たなテストベクタ作成に費やされる膨大
な時間を削減することにより設計者自身の負荷を軽減
し、さらにはＬＳＩ開発の短納期対応を実現することが
できる。
は、各機能ブロックを個別に分離テストするだけですべ
ての信号経路をテストすることができ、さらには人手に
よる新たなテストベクタの作成が不要となる。すなわ
ち、テスト効率を向上させることによる高信頼性の確
率、あるいは新たなテストベクタ作成に費やされる膨大
な時間を削減することにより設計者自身の負荷を軽減
し、さらにはＬＳＩ開発の短納期対応を実現することが
できる。
【図１】本発明の一実施例である半導体集積回路の要部
回路構成を示すブロック図である。
回路構成を示すブロック図である。
【図２】従来の半導体集積回路の要部回路構成を示すブ
ロック図である。
ロック図である。
【図３】従来の他の半導体集積回路の要部回路構成を示
すブロック図である。
すブロック図である。
Ａ，Ｂー機能ブロック ＣＰＵ−ＣＰＵブロック ＴＥＳＴーテスト信号外部端子 ＯＵＴ１ーＣＰＵ出力信号外部端子 ｂ１ーバッファセル（第１のバッファ） ｂ２ーバッファセル（第２のバッファ） ａ１ーＣＰＵブロックの入力端子 ａ２，ａ３ー他の機能ブロックの入力端子 ｙ１ーＣＰＵブロックの出力端子
───────────────────────────────────────────────────── フロントページの続き (72)発明者 増井 捷宏 大阪市阿倍野区長池町22番22号 シャー プ株式会社内 (56)参考文献 特開 昭64−79674（ＪＰ，Ａ) 特開 平３−137735（ＪＰ，Ａ) 特開 平２−105082（ＪＰ，Ａ) 実開 平１−86256（ＪＰ，Ｕ)
Claims (1)
- 【請求項１】ＣＰＵブロックとその他の機能ブロックを
備える複合半導体集積回路のテスト回路において、 ＣＰＵブロックの出力端子と複合半導体集積回路のＣＰ
Ｕ出力信号外部端子間に、オンオフコントロール端子を
有する第１のバッファを接続するとともに、前記ＣＰＵ
出力信号外部端子とそのＣＰＵ出力信号を供給すべき他
の機能ブロックの入力端子間に第２のバッファを接続
し、前記オンオフコントロール端子に前記第１のバッフ
ァのオンオフコントロール信号を与えるテスト信号外部
端子を設けたことを特徴とする半導体集積回路のテスト
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3204197A JP2665083B2 (ja) | 1991-08-14 | 1991-08-14 | 半導体集積回路のテスト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3204197A JP2665083B2 (ja) | 1991-08-14 | 1991-08-14 | 半導体集積回路のテスト回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0545420A JPH0545420A (ja) | 1993-02-23 |
| JP2665083B2 true JP2665083B2 (ja) | 1997-10-22 |
Family
ID=16486443
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3204197A Expired - Lifetime JP2665083B2 (ja) | 1991-08-14 | 1991-08-14 | 半導体集積回路のテスト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2665083B2 (ja) |
-
1991
- 1991-08-14 JP JP3204197A patent/JP2665083B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0545420A (ja) | 1993-02-23 |
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Legal Events
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