JPH10115666A - テスト回路を組み込んだ集積回路、テスト回路及びテストボードを有する集積回路装置、並びに集積回路の試験方法 - Google Patents
テスト回路を組み込んだ集積回路、テスト回路及びテストボードを有する集積回路装置、並びに集積回路の試験方法Info
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- JPH10115666A JPH10115666A JP8271109A JP27110996A JPH10115666A JP H10115666 A JPH10115666 A JP H10115666A JP 8271109 A JP8271109 A JP 8271109A JP 27110996 A JP27110996 A JP 27110996A JP H10115666 A JPH10115666 A JP H10115666A
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Abstract
(57)【要約】
【課題】 多ピン構成のＬＳＩをピン数の少ないＬＳＩ
テスタでテストする場合、ＬＳＩに内蔵するテスト回路
の素子数が多く、また遅延時間が生じるなどのテストに
より生じるペナルティが大きかった。 【解決手段】 ２ｍ本の出力端子を有するＬＳＩ内部回
路１１０に、前記出力端子にそれぞれ接続されたトライ
ステートバッファを有するテスト回路１１１〜１１３
と、トライステートバッファに制御信号Ａ、Ｂを入力す
る入力バッファ１５１及び１５２とが内蔵されたＬＳＩ
１０１と、トライステートバッファの出力端子を２本ず
つ短絡してｍ本のテスタピン１〜ｍに接続し、入力バッ
ファ１５１及び１５２とテスタピンＡ及びＢをそれぞれ
接続するテストボードとを備え、テストモードにおいて
制御信号Ａ、Ｂによりトライステートバッファの出力状
態を切り換えてＬＳＩ内部回路１１０の出力信号１１、
２１、…、ｍ１又は１２、２２、…、ｍ２のいずれかを
選択してＬＳＩテスタ１０３に入力しテストする。
テスタでテストする場合、ＬＳＩに内蔵するテスト回路
の素子数が多く、また遅延時間が生じるなどのテストに
より生じるペナルティが大きかった。 【解決手段】 ２ｍ本の出力端子を有するＬＳＩ内部回
路１１０に、前記出力端子にそれぞれ接続されたトライ
ステートバッファを有するテスト回路１１１〜１１３
と、トライステートバッファに制御信号Ａ、Ｂを入力す
る入力バッファ１５１及び１５２とが内蔵されたＬＳＩ
１０１と、トライステートバッファの出力端子を２本ず
つ短絡してｍ本のテスタピン１〜ｍに接続し、入力バッ
ファ１５１及び１５２とテスタピンＡ及びＢをそれぞれ
接続するテストボードとを備え、テストモードにおいて
制御信号Ａ、Ｂによりトライステートバッファの出力状
態を切り換えてＬＳＩ内部回路１１０の出力信号１１、
２１、…、ｍ１又は１２、２２、…、ｍ２のいずれかを
選択してＬＳＩテスタ１０３に入力しテストする。
Description
【０００１】
【発明の属する技術分野】本発明は、テスト回路を組込
んだ集積回路、このような集積回路とテストボードとを
有する集積回路装置、並びに集積回路のテストを行う方
法に関し、特に多ピン構成の集積回路をピン数の少ない
テスタでテストを行う場合に好適な装置及び方法に関す
る。
んだ集積回路、このような集積回路とテストボードとを
有する集積回路装置、並びに集積回路のテストを行う方
法に関し、特に多ピン構成の集積回路をピン数の少ない
テスタでテストを行う場合に好適な装置及び方法に関す
る。
【０００２】
【従来の技術】大規模集積回路（以下、ＬＳＩという）
に対し、ＬＳＩテスタを用いて機能テストあるいはＡＣ
テストを行う場合、ＬＳＩテスタからＬＳＩへ入力信号
を供給し、ＬＳＩから出力された信号と出力されるべき
期待値信号とを比較して、不良又は良品の判定を行って
いる。
に対し、ＬＳＩテスタを用いて機能テストあるいはＡＣ
テストを行う場合、ＬＳＩテスタからＬＳＩへ入力信号
を供給し、ＬＳＩから出力された信号と出力されるべき
期待値信号とを比較して、不良又は良品の判定を行って
いる。
【０００３】ＬＳＩのＤＣテストは、ＬＳＩの入力及び
出力端子にＬＳＩテスタから電圧又は電流を供給し、Ｌ
ＳＩの入力及び出力端子における電流又は電圧をＬＳＩ
テスタで測定して、測定値と仕様とを比較して不良又は
良品の判定を行っている。
出力端子にＬＳＩテスタから電圧又は電流を供給し、Ｌ
ＳＩの入力及び出力端子における電流又は電圧をＬＳＩ
テスタで測定して、測定値と仕様とを比較して不良又は
良品の判定を行っている。
【０００４】このようなテストでは、ＬＳＩの入力又は
出力端子とＬＳＩテスタの入力又は出力端子とを接続す
る必要がある。従って、ＬＳＩが多ピン構成であって、
ＬＳＩの端子数がＬＳＩテスタの端子数よりも多いよう
な場合、直接両者を接続することができず、このままで
はテストをすることができない。
出力端子とＬＳＩテスタの入力又は出力端子とを接続す
る必要がある。従って、ＬＳＩが多ピン構成であって、
ＬＳＩの端子数がＬＳＩテスタの端子数よりも多いよう
な場合、直接両者を接続することができず、このままで
はテストをすることができない。
【０００５】一般に、ＬＳＩテスタでは入力端子又は出
力端子は１つのテスタピンを共用し、共通に外部に接続
される構成となっている。ＤＣテストにおいてＬＳＩに
電流又は電圧を供給する場合にも、この１つのテスタピ
ンを用いて行っている。従って、ＬＳＩの１本のテスタ
ピンを越える端子数のＬＳＩに対しては、ファンクショ
ン、ＡＣ、又はＤＣテストのいずれも直接ＬＳＩテスタ
を接続して行うことができないことになる。
力端子は１つのテスタピンを共用し、共通に外部に接続
される構成となっている。ＤＣテストにおいてＬＳＩに
電流又は電圧を供給する場合にも、この１つのテスタピ
ンを用いて行っている。従って、ＬＳＩの１本のテスタ
ピンを越える端子数のＬＳＩに対しては、ファンクショ
ン、ＡＣ、又はＤＣテストのいずれも直接ＬＳＩテスタ
を接続して行うことができないことになる。
【０００６】そこで、ＬＳＩテスタの端子数を越えるよ
うなＬＳＩを開発する場合には、ＬＳＩ評価技術者はＬ
ＳＩとＬＳＩテスタとの接続を可能にするために、図４
に示されたようなテストボードを作成していた。ＬＳＩ
には、ｎ本の出力端子１Ａ、１Ｂ、２Ａ、２Ｂ、…、ｍ
Ａ、ｍＢ、ｍ＋１、ｍ＋２、…、ｎ（ｍは２以上の整
数、ｎはｍ以上の整数）が設けられており、ＬＳＩテス
タにはｎ−ｍ／２本のテスタピン１、２、…、ｍ、ｍ＋
１、ｍ＋２、ｎが設けられている。ＬＳＩのｍ／２本の
出力端子に関しては、ＬＳＩテスタにリレーＲ１〜Ｒｍ
を介して接続する。リレーＲ１〜Ｒｍにはそれぞれ３本
の出力端子が設けられており、リレーＲ１を例にとる
と、リレーの制御に用いられ、ＬＳＩテスタにより制御
されるリレー制御ピン１Ａ及び１Ｂと、ＬＳＩテスタに
出力信号を入力するためのテスタピン１とが存在する。
うなＬＳＩを開発する場合には、ＬＳＩ評価技術者はＬ
ＳＩとＬＳＩテスタとの接続を可能にするために、図４
に示されたようなテストボードを作成していた。ＬＳＩ
には、ｎ本の出力端子１Ａ、１Ｂ、２Ａ、２Ｂ、…、ｍ
Ａ、ｍＢ、ｍ＋１、ｍ＋２、…、ｎ（ｍは２以上の整
数、ｎはｍ以上の整数）が設けられており、ＬＳＩテス
タにはｎ−ｍ／２本のテスタピン１、２、…、ｍ、ｍ＋
１、ｍ＋２、ｎが設けられている。ＬＳＩのｍ／２本の
出力端子に関しては、ＬＳＩテスタにリレーＲ１〜Ｒｍ
を介して接続する。リレーＲ１〜Ｒｍにはそれぞれ３本
の出力端子が設けられており、リレーＲ１を例にとる
と、リレーの制御に用いられ、ＬＳＩテスタにより制御
されるリレー制御ピン１Ａ及び１Ｂと、ＬＳＩテスタに
出力信号を入力するためのテスタピン１とが存在する。
【０００７】このようなＬＳＩのＡグループの出力信号
とＢグループの出力信号とを多重化させるテストボード
を作成することにより、ＬＳＩテスタによってリレーＲ
１〜Ｒｍの接続を切り換えて、ＬＳＩのＡグループのＬ
ＳＩ出力端子１Ａ、２Ａ、…、ｍＡ又はＢグループの出
力端子１Ｂ，２Ｂ、…、ｍＢのいずれか一方からの出力
信号をテスタピン１〜ｍから取り出してＬＳＩテスタに
入力することができる。
とＢグループの出力信号とを多重化させるテストボード
を作成することにより、ＬＳＩテスタによってリレーＲ
１〜Ｒｍの接続を切り換えて、ＬＳＩのＡグループのＬ
ＳＩ出力端子１Ａ、２Ａ、…、ｍＡ又はＢグループの出
力端子１Ｂ，２Ｂ、…、ｍＢのいずれか一方からの出力
信号をテスタピン１〜ｍから取り出してＬＳＩテスタに
入力することができる。
【０００８】しかし、リレーを用いて信号を多重化させ
ると、多重化させる信号の数、即ち図４のテストボード
では２ｍ本の信号数だけリレーの制御信号が増加する。
このため、ＬＳＩをテストするためのテストプログラム
の開発が複雑化していた。
ると、多重化させる信号の数、即ち図４のテストボード
では２ｍ本の信号数だけリレーの制御信号が増加する。
このため、ＬＳＩをテストするためのテストプログラム
の開発が複雑化していた。
【０００９】また、ＬＳＩからの出力信号をリレーを介
して取り出すと、リレーによって信号が遅延される。よ
って、本来のＬＳＩの特性を正確に評価することができ
ないという問題があった。
して取り出すと、リレーによって信号が遅延される。よ
って、本来のＬＳＩの特性を正確に評価することができ
ないという問題があった。
【００１０】さらには、ＬＳＩの端子数が多いとテスト
ボードの回路構成が複雑化し、リレーの故障も多く発生
して安定したテストの実施が困難であるという問題もあ
った。
ボードの回路構成が複雑化し、リレーの故障も多く発生
して安定したテストの実施が困難であるという問題もあ
った。
【００１１】従来のテスト手法には、図５に示されたよ
うなテスト回路をＬＳＩ側に組み込むものもあった。Ｌ
ＳＩ内部の出力信号１１、１２、２１、２２、…、ｍ
１、ｍ２のうち、例えば１１及び１２を選択回路１によ
って多重化し、出力バッファＢＵＦ１２を介して出力端
子ＯＵＴ１２よりテスタピン１へ出力する。選択回路１
〜ｍの切り換え動作は制御信号Ａを入力することで行
う。論理「０」を入力したときは通常モードであり、出
力信号１１、１２、２１、２２、…、ｍ１、ｍ２はそれ
ぞれ同数の出力端子ＯＵＴ１１、１２、２１、２２、
…、ｍ１、ｍ２から出力される。論理「１」を入力した
ときは切換モードであり、出力信号１１は選択回路１を
経て出力端子ＯＵＴ１２から出力され、出力信号２１は
選択回路２を経て出力端子ＯＵＴ２２から出力される。
うなテスト回路をＬＳＩ側に組み込むものもあった。Ｌ
ＳＩ内部の出力信号１１、１２、２１、２２、…、ｍ
１、ｍ２のうち、例えば１１及び１２を選択回路１によ
って多重化し、出力バッファＢＵＦ１２を介して出力端
子ＯＵＴ１２よりテスタピン１へ出力する。選択回路１
〜ｍの切り換え動作は制御信号Ａを入力することで行
う。論理「０」を入力したときは通常モードであり、出
力信号１１、１２、２１、２２、…、ｍ１、ｍ２はそれ
ぞれ同数の出力端子ＯＵＴ１１、１２、２１、２２、
…、ｍ１、ｍ２から出力される。論理「１」を入力した
ときは切換モードであり、出力信号１１は選択回路１を
経て出力端子ＯＵＴ１２から出力され、出力信号２１は
選択回路２を経て出力端子ＯＵＴ２２から出力される。
【００１２】このような手法を用いた場合には、ＬＳＩ
の出力端子ＯＵＴ１１、１２、２１、２２、…、ｍ１、
ｍ２のうち、ＯＵＴ１２、ＯＵＴ２２、…、ＯＵＴｍ２
を直接ＬＳＩテスタのテスタピン１〜ｍに接続すればよ
く、接続及び切換制御という点で簡便である。
の出力端子ＯＵＴ１１、１２、２１、２２、…、ｍ１、
ｍ２のうち、ＯＵＴ１２、ＯＵＴ２２、…、ＯＵＴｍ２
を直接ＬＳＩテスタのテスタピン１〜ｍに接続すればよ
く、接続及び切換制御という点で簡便である。
【００１３】ところが、切換モードにおいて、例えばＬ
ＳＩの内部出力信号１１が出力端子ＯＵＴ１２より出力
されてテスタピン１へ入力される信号経路において、選
択回路１という負荷が存在し、信号遅延が生じる。ま
た、出力端子ＯＵＴ１１に接続された出力バッファＢＵ
Ｆ１１、出力端子ＯＵＴ２１に接続された出力バッファ
ＢＵＦ２１、…のテストを行うことはできない。
ＳＩの内部出力信号１１が出力端子ＯＵＴ１２より出力
されてテスタピン１へ入力される信号経路において、選
択回路１という負荷が存在し、信号遅延が生じる。ま
た、出力端子ＯＵＴ１１に接続された出力バッファＢＵ
Ｆ１１、出力端子ＯＵＴ２１に接続された出力バッファ
ＢＵＦ２１、…のテストを行うことはできない。
【００１４】出力バッファＢＵＦ１１、ＢＵＦ２１、…
等のテストを可能にするためには、出力バッファを入出
力バッファに置き換えて、この入出力バッファからの出
力信号を選択回路１へ入力する方法も考えられる。しか
し、出力バッファを入出力バッファに置き換えるとＬＳ
Ｉチップのサイズが増大する。さらに、ＬＳＩの出力信
号１１が出力端子１２から取り出されるまでの信号経路
に、入出力バッファと選択回路とが存在し、信号遅延が
より大きく生じて本来のＬＳＩのテストを行うことがで
きないという問題もあった。
等のテストを可能にするためには、出力バッファを入出
力バッファに置き換えて、この入出力バッファからの出
力信号を選択回路１へ入力する方法も考えられる。しか
し、出力バッファを入出力バッファに置き換えるとＬＳ
Ｉチップのサイズが増大する。さらに、ＬＳＩの出力信
号１１が出力端子１２から取り出されるまでの信号経路
に、入出力バッファと選択回路とが存在し、信号遅延が
より大きく生じて本来のＬＳＩのテストを行うことがで
きないという問題もあった。
【００１５】従来のテストには、図６に示されたような
回路を用いたバウンダリスキャンと呼ばれる手法も存在
する。ＬＳＩのｍ本の内部出力信号１〜ｍに対応して記
憶回路１〜ｍと、選択回路１１及び１２、２１及び２
２、…、ｍ１及びｍ２とがＬＳＩに組み込まれている。
テストを行う場合は、選択回路１１〜ｍ２によって記憶
回路１〜ｍがシリアルに接続され、ＬＳＩの出力端子Ｏ
ＵＴｍから内部出力信号１〜ｍがシリアルに出力され
て、ＬＳＩテスタのテスタピン１に入力される。
回路を用いたバウンダリスキャンと呼ばれる手法も存在
する。ＬＳＩのｍ本の内部出力信号１〜ｍに対応して記
憶回路１〜ｍと、選択回路１１及び１２、２１及び２
２、…、ｍ１及びｍ２とがＬＳＩに組み込まれている。
テストを行う場合は、選択回路１１〜ｍ２によって記憶
回路１〜ｍがシリアルに接続され、ＬＳＩの出力端子Ｏ
ＵＴｍから内部出力信号１〜ｍがシリアルに出力され
て、ＬＳＩテスタのテスタピン１に入力される。
【００１６】この手法を用いると、ＬＳＩのｍ本の内部
出力信号を多重化して１本の出力端子ＯＵＴｍから取り
出すことができるため、ＬＳＩ出力端子ＯＵＴｍをＬＳ
Ｉテスタのテスタピン１に接続すればよく、テストボー
ドは非常に簡単な構成で足りる。
出力信号を多重化して１本の出力端子ＯＵＴｍから取り
出すことができるため、ＬＳＩ出力端子ＯＵＴｍをＬＳ
Ｉテスタのテスタピン１に接続すればよく、テストボー
ドは非常に簡単な構成で足りる。
【００１７】しかし、通常動作を行う通常モードにおい
て、ＬＳＩの内部出力信号１がＬＳＩ出力端子ＯＵＴ１
から出力されるまでの信号経路には、選択回路１２が付
加され、遅延が生じる。また、内部出力信号１〜ｍを、
シリアルに接続した記憶回路１〜ｍを経て出力端子ＯＵ
Ｔｍから取り出す場合には、通常のｍ倍のテスト時間が
かかる。よって、通常の動作速度でのテストは不可能で
ある。
て、ＬＳＩの内部出力信号１がＬＳＩ出力端子ＯＵＴ１
から出力されるまでの信号経路には、選択回路１２が付
加され、遅延が生じる。また、内部出力信号１〜ｍを、
シリアルに接続した記憶回路１〜ｍを経て出力端子ＯＵ
Ｔｍから取り出す場合には、通常のｍ倍のテスト時間が
かかる。よって、通常の動作速度でのテストは不可能で
ある。
【００１８】さらに、テスト用に付加する回路の規模
が、２ｍ個の選択回路、ｍ個の記憶回路というように大
きい。また、出力バッファＢＵＦ１〜ＢＵＦｍについて
はテストすることができないという問題も存在する。
が、２ｍ個の選択回路、ｍ個の記憶回路というように大
きい。また、出力バッファＢＵＦ１〜ＢＵＦｍについて
はテストすることができないという問題も存在する。
【００１９】
【発明が解決しようとする課題】このように、従来は多
ピン構成のＬＳＩをＬＳＩテスタを用いて試験を行う場
合、信号遅延が生じて本来のＬＳＩの動作で試験を行う
ことができなかったり、テスト回路の規模あるいはテス
ト時間の増加を招く等の種々の問題があった。
ピン構成のＬＳＩをＬＳＩテスタを用いて試験を行う場
合、信号遅延が生じて本来のＬＳＩの動作で試験を行う
ことができなかったり、テスト回路の規模あるいはテス
ト時間の増加を招く等の種々の問題があった。
【００２０】本発明は上記事情に鑑み、多ピン構成のＬ
ＳＩのテストを行う場合に、テスト回路によってもたら
される信号遅延やコストの増加、あるいはテスト時間の
増加といったペナルティを最小限に抑制し得るテスト回
路を組み込んだ集積回路、テスト回路及びテストボード
を有する集積回路装置、並びに集積回路の試験方法を提
供することを目的とする。
ＳＩのテストを行う場合に、テスト回路によってもたら
される信号遅延やコストの増加、あるいはテスト時間の
増加といったペナルティを最小限に抑制し得るテスト回
路を組み込んだ集積回路、テスト回路及びテストボード
を有する集積回路装置、並びに集積回路の試験方法を提
供することを目的とする。
【００２１】
【課題を解決するための手段】本発明の集積回路は、ｋ
×ｍ本の出力端子を有する内部回路と、前記内部回路の
前記出力端子にそれぞれ入力側を接続され、ｋ個ずつｍ
組みに分類されたｋ×ｍ個のトライステートバッファ
と、外部から入力されたｋ個の制御信号のいずれかを入
力されてそれぞれの組みにおいて対応する前記トライス
テートバッファの制御端子にこの制御信号を出力し、前
記トライステートバッファの出力状態を制御するｋ個の
入力バッファとを備えることを特徴としている。
×ｍ本の出力端子を有する内部回路と、前記内部回路の
前記出力端子にそれぞれ入力側を接続され、ｋ個ずつｍ
組みに分類されたｋ×ｍ個のトライステートバッファ
と、外部から入力されたｋ個の制御信号のいずれかを入
力されてそれぞれの組みにおいて対応する前記トライス
テートバッファの制御端子にこの制御信号を出力し、前
記トライステートバッファの出力状態を制御するｋ個の
入力バッファとを備えることを特徴としている。
【００２２】本発明の集積回路装置は、上記集積回路
と、前記トライステートバッファの出力端子にそれぞれ
接続され、前記トライステートバッファに対応してｋ個
ずつｍ組みに分類されたｋ×ｍ本のトライステートバッ
ファ用入力端子と、ｋ個ずつの前記出力端子を短絡され
て接続されたｍ個のトライステートバッファ用出力端子
と、前記入力バッファの入力端子にそれぞれ接続された
ｋ個の入力バッファ用出力端子と、前記入力バッファ用
出力端子にそれぞれ接続されたｋ個の入力バッファ用入
力端子とを有するテストボードとを備えている。
と、前記トライステートバッファの出力端子にそれぞれ
接続され、前記トライステートバッファに対応してｋ個
ずつｍ組みに分類されたｋ×ｍ本のトライステートバッ
ファ用入力端子と、ｋ個ずつの前記出力端子を短絡され
て接続されたｍ個のトライステートバッファ用出力端子
と、前記入力バッファの入力端子にそれぞれ接続された
ｋ個の入力バッファ用出力端子と、前記入力バッファ用
出力端子にそれぞれ接続されたｋ個の入力バッファ用入
力端子とを有するテストボードとを備えている。
【００２３】本発明の他の集積回路は、ｋ×ｍ本の出力
端子を有する内部回路と、前記内部回路の前記出力端子
にそれぞれ入力側を接続され、ｋ個ずつｍ組みに分類さ
れたｋ×ｍ個のトライステートバッファと、外部から入
力されたｋ×ｍ個の制御信号のいずれかを入力されて対
応する前記トライステートバッファの制御端子にこの制
御信号を出力し、前記トライステートバッファの出力状
態を制御するｋ×ｍ個の入力バッファとを備えている。
端子を有する内部回路と、前記内部回路の前記出力端子
にそれぞれ入力側を接続され、ｋ個ずつｍ組みに分類さ
れたｋ×ｍ個のトライステートバッファと、外部から入
力されたｋ×ｍ個の制御信号のいずれかを入力されて対
応する前記トライステートバッファの制御端子にこの制
御信号を出力し、前記トライステートバッファの出力状
態を制御するｋ×ｍ個の入力バッファとを備えている。
【００２４】また、本発明のさらに他の集積回路は、ｍ
本の出力端子とｍ本の入力端子とを有する内部回路と、
前記内部回路の前記出力端子にそれぞれ入力側を接続さ
れたｍ個のトライステートバッファと、前記入力端子に
それぞれ出力側を接続されたｍ個の入力バッファと、外
部から入力された制御信号を与えられて前記トライステ
ートバッファの制御端子にこの制御信号を出力し、前記
トライステートバッファの出力状態を制御する制御用入
力バッファとを備えている。
本の出力端子とｍ本の入力端子とを有する内部回路と、
前記内部回路の前記出力端子にそれぞれ入力側を接続さ
れたｍ個のトライステートバッファと、前記入力端子に
それぞれ出力側を接続されたｍ個の入力バッファと、外
部から入力された制御信号を与えられて前記トライステ
ートバッファの制御端子にこの制御信号を出力し、前記
トライステートバッファの出力状態を制御する制御用入
力バッファとを備えている。
【００２５】本発明のｋ×ｍ本の出力端子を有する内部
回路を含んだ集積回路を少なくともｍ＋ｋ本のテスタ端
子を有するテスタを用いてテストを行う方法は、前記集
積回路に、前記内部回路の前記出力端子にそれぞれ入力
側を接続され、ｋ個ずつｍ組みに分類されたｋ×ｍ個の
トライステートバッファと、外部から入力されたｋ個の
制御信号のいずれかを入力されてそれぞれの組みにおい
て対応する前記トライステートバッファの制御端子にこ
の制御信号を出力し、前記トライステートバッファの出
力状態を制御するｋ個の入力バッファとを組み込み、前
記トライステートバッファの出力端子にそれぞれ接続さ
れ、前記トライステートバッファに対応してｋ個ずつｍ
組みに分類されたｋ×ｍ本のトライステートバッファ用
入力端子と、ｋ個ずつの前記出力端子を短絡されて接続
され、ｍ本の前記テスタ端子にそれぞれ接続されたｍ本
のトライステートバッファ用出力端子と、前記入力バッ
ファの入力端子にそれぞれ接続されたｋ個の入力バッフ
ァ用出力端子と、前記入力バッファ用出力端子にそれぞ
れ接続され、ｋ本のテスタ端子に接続されたｋ個の入力
バッファ用入力端子とを有するテストボードを用意し、
テストモードにおいて、ｋ個の前記制御信号のうち、い
ずれか１つを第１の値に、他のｋ−１個の制御信号を第
２の値に設定して、前記テスタから前記テストボードを
介して対応する前記トライステートバッファの制御端子
にそれぞれ与え、ｍ組みにおけるｋ個のトライステート
バッファのうちの１つをそれぞれ出力バッファとして動
作させ、他のｋ−１個のトライステートバッファの出力
状態をそれぞれハイインピーダンスにして、出力バッフ
ァとして動作するｍ個の前記トライステートバッファに
接続された前記内部回路の出力端子から出力されたｍ個
の信号を前記テストボードを介しテスタに入力してテス
トすることを特徴としている。
回路を含んだ集積回路を少なくともｍ＋ｋ本のテスタ端
子を有するテスタを用いてテストを行う方法は、前記集
積回路に、前記内部回路の前記出力端子にそれぞれ入力
側を接続され、ｋ個ずつｍ組みに分類されたｋ×ｍ個の
トライステートバッファと、外部から入力されたｋ個の
制御信号のいずれかを入力されてそれぞれの組みにおい
て対応する前記トライステートバッファの制御端子にこ
の制御信号を出力し、前記トライステートバッファの出
力状態を制御するｋ個の入力バッファとを組み込み、前
記トライステートバッファの出力端子にそれぞれ接続さ
れ、前記トライステートバッファに対応してｋ個ずつｍ
組みに分類されたｋ×ｍ本のトライステートバッファ用
入力端子と、ｋ個ずつの前記出力端子を短絡されて接続
され、ｍ本の前記テスタ端子にそれぞれ接続されたｍ本
のトライステートバッファ用出力端子と、前記入力バッ
ファの入力端子にそれぞれ接続されたｋ個の入力バッフ
ァ用出力端子と、前記入力バッファ用出力端子にそれぞ
れ接続され、ｋ本のテスタ端子に接続されたｋ個の入力
バッファ用入力端子とを有するテストボードを用意し、
テストモードにおいて、ｋ個の前記制御信号のうち、い
ずれか１つを第１の値に、他のｋ−１個の制御信号を第
２の値に設定して、前記テスタから前記テストボードを
介して対応する前記トライステートバッファの制御端子
にそれぞれ与え、ｍ組みにおけるｋ個のトライステート
バッファのうちの１つをそれぞれ出力バッファとして動
作させ、他のｋ−１個のトライステートバッファの出力
状態をそれぞれハイインピーダンスにして、出力バッフ
ァとして動作するｍ個の前記トライステートバッファに
接続された前記内部回路の出力端子から出力されたｍ個
の信号を前記テストボードを介しテスタに入力してテス
トすることを特徴としている。
【００２６】あるいは、本発明のｋ×ｍ本の出力端子を
有する内部回路を含んだ集積回路を、少なくとも１＋ｋ
×ｍ本のテスタ端子を有するテスタを用いてテストを行
う方法は、前記集積回路に、前記内部回路の前記出力端
子にそれぞれ入力側を接続され、ｋ個ずつｍ組みに分類
されたｋ×ｍ個のトライステートバッファと、外部から
入力されたｋ×ｍ個の制御信号のいずれかを入力されて
対応する前記トライステートバッファの制御端子にこの
制御信号を出力し、前記トライステートバッファの出力
状態を制御するｋ×ｍ個の入力バッファとを組み込み、
前記トライステートバッファの出力端子にそれぞれ接続
され、前記トライステートバッファに対応してｋ個ずつ
ｍ組みに分類されたｋ×ｍ本のトライステートバッファ
用入力端子と、前記トライステートバッファ用出力端子
を全て短絡されて接続され、１本の前記テスタ端子に接
続された１本のトライステートバッファ用出力端子と、
前記入力バッファの入力端子にそれぞれ接続されたｋ×
ｍ個の入力バッファ用出力端子と、前記入力バッファ用
出力端子にそれぞれ接続され、ｋ×ｍ本のテスタ端子に
接続されたｋ×ｍ個の入力バッファ用入力端子とを有す
るテストボードを用意し、テストモードにおいて、ｋ個
の前記制御信号のうち、いずれか１つを第１の値に、他
のｋ×ｍ−１個の制御信号を第２の値に設定して、前記
テスタから前記テストボードを介して対応する前記トラ
イステートバッファの制御端子にそれぞれ与え、前記ト
ライステートバッファのうちの１つを出力バッファとし
て動作させ、他のｋ×ｍ−１個のトライステートバッフ
ァの出力状態をハイインピーダンスにして、出力バッフ
ァとして動作する１個の前記トライステートバッファに
接続された前記内部回路の出力端子から出力された１個
の信号を前記テストボードを介しテスタに入力してテス
トする。
有する内部回路を含んだ集積回路を、少なくとも１＋ｋ
×ｍ本のテスタ端子を有するテスタを用いてテストを行
う方法は、前記集積回路に、前記内部回路の前記出力端
子にそれぞれ入力側を接続され、ｋ個ずつｍ組みに分類
されたｋ×ｍ個のトライステートバッファと、外部から
入力されたｋ×ｍ個の制御信号のいずれかを入力されて
対応する前記トライステートバッファの制御端子にこの
制御信号を出力し、前記トライステートバッファの出力
状態を制御するｋ×ｍ個の入力バッファとを組み込み、
前記トライステートバッファの出力端子にそれぞれ接続
され、前記トライステートバッファに対応してｋ個ずつ
ｍ組みに分類されたｋ×ｍ本のトライステートバッファ
用入力端子と、前記トライステートバッファ用出力端子
を全て短絡されて接続され、１本の前記テスタ端子に接
続された１本のトライステートバッファ用出力端子と、
前記入力バッファの入力端子にそれぞれ接続されたｋ×
ｍ個の入力バッファ用出力端子と、前記入力バッファ用
出力端子にそれぞれ接続され、ｋ×ｍ本のテスタ端子に
接続されたｋ×ｍ個の入力バッファ用入力端子とを有す
るテストボードを用意し、テストモードにおいて、ｋ個
の前記制御信号のうち、いずれか１つを第１の値に、他
のｋ×ｍ−１個の制御信号を第２の値に設定して、前記
テスタから前記テストボードを介して対応する前記トラ
イステートバッファの制御端子にそれぞれ与え、前記ト
ライステートバッファのうちの１つを出力バッファとし
て動作させ、他のｋ×ｍ−１個のトライステートバッフ
ァの出力状態をハイインピーダンスにして、出力バッフ
ァとして動作する１個の前記トライステートバッファに
接続された前記内部回路の出力端子から出力された１個
の信号を前記テストボードを介しテスタに入力してテス
トする。
【００２７】さらに、本発明のｍ本の出力端子とｍ本の
入力端子を有する内部回路を含んだ集積回路を、ｍ＋１
本のテスタ端子を有するテスタを用いてテストを行う方
法は、前記集積回路に、前記内部回路の前記出力端子に
それぞれ入力側を接続され、ｍ組みに分類されたｍ個の
トライステートバッファと、前記入力端子にそれぞれ出
力側を接続され、ｍ組みに分類されたｍ個の入力バッフ
ァと、外部から入力された制御信号を与えられて前記ト
ライステートバッファの制御端子にこの制御信号を出力
し、前記トライステートバッファの出力状態を制御する
制御用入力バッファとを組み込み、前記トライステート
バッファの出力端子にそれぞれ接続され、前記トライス
テートバッファに対応してｍ組みに分類されたｍ本のト
ライステートバッファ用入力端子と、前記入力バッファ
の入力端子にそれぞれ接続され、前記入力バッファに対
応してｍ組みに分類されたｍ本の入力バッファ用出力端
子と、前記制御用入力バッファの入力端子に接続された
制御用出力端子と、１本ずつの前記トライステートバッ
ファ用入力端子と前記入力バッファ用出力端子とを短絡
されて接続され、ｍ本の前記テスタ端子にそれぞれ接続
されたｍ本の入出力端子と、前記制御用出力端子に接続
され、１本のテスタ端子に接続された１本の制御用入力
端子とを有するテストボードを用意し、テストモードに
おいて、前記内部回路から信号を出力するときは、第１
の値を有する前記制御信号を前記テスタから前記テスト
ボードを介して前記トライステートバッファの制御端子
に与えて全て出力バッファとして動作させ、前記内部回
路の出力端子から出力されたｍ個の信号を前記テストボ
ードを介しテスタに入力してテストし、前記内部回路へ
信号を入力するときは、第２の値を有する前記制御信号
を前記テスタから前記テストボードを介して前記トライ
ステートバッファの制御端子に与えて全て出力状態をハ
イインピーダンスにし、前記テスタから前記テストボー
ドを介してｍ個の信号を前記内部回路に与えてテストす
ることを特徴とする。
入力端子を有する内部回路を含んだ集積回路を、ｍ＋１
本のテスタ端子を有するテスタを用いてテストを行う方
法は、前記集積回路に、前記内部回路の前記出力端子に
それぞれ入力側を接続され、ｍ組みに分類されたｍ個の
トライステートバッファと、前記入力端子にそれぞれ出
力側を接続され、ｍ組みに分類されたｍ個の入力バッフ
ァと、外部から入力された制御信号を与えられて前記ト
ライステートバッファの制御端子にこの制御信号を出力
し、前記トライステートバッファの出力状態を制御する
制御用入力バッファとを組み込み、前記トライステート
バッファの出力端子にそれぞれ接続され、前記トライス
テートバッファに対応してｍ組みに分類されたｍ本のト
ライステートバッファ用入力端子と、前記入力バッファ
の入力端子にそれぞれ接続され、前記入力バッファに対
応してｍ組みに分類されたｍ本の入力バッファ用出力端
子と、前記制御用入力バッファの入力端子に接続された
制御用出力端子と、１本ずつの前記トライステートバッ
ファ用入力端子と前記入力バッファ用出力端子とを短絡
されて接続され、ｍ本の前記テスタ端子にそれぞれ接続
されたｍ本の入出力端子と、前記制御用出力端子に接続
され、１本のテスタ端子に接続された１本の制御用入力
端子とを有するテストボードを用意し、テストモードに
おいて、前記内部回路から信号を出力するときは、第１
の値を有する前記制御信号を前記テスタから前記テスト
ボードを介して前記トライステートバッファの制御端子
に与えて全て出力バッファとして動作させ、前記内部回
路の出力端子から出力されたｍ個の信号を前記テストボ
ードを介しテスタに入力してテストし、前記内部回路へ
信号を入力するときは、第２の値を有する前記制御信号
を前記テスタから前記テストボードを介して前記トライ
ステートバッファの制御端子に与えて全て出力状態をハ
イインピーダンスにし、前記テスタから前記テストボー
ドを介してｍ個の信号を前記内部回路に与えてテストす
ることを特徴とする。
【００２８】
【発明の実施の形態】以下に、本発明の一実施の形態に
ついて図面を参照して説明する。
ついて図面を参照して説明する。
【００２９】先ず、本発明の第１の実施の形態によるテ
スト回路をＬＳＩ内部回路と共に組み込んだＬＳＩと、
このようなＬＳＩとテストボードとを有するＬＳＩ装置
の構成を図１に示す。ＬＳＩ１０１には、内部出力信号
１１〜ｍ２を出力するＬＳＩ内部回路１１０と、２本ず
つｍ組みの内部出力信号１１及び１２、２１及び２２、
…、ｍ１及びｍ２を入力されるテスト回路１１１、１１
２、…、１１３と、テスト回路１１１、１１２、…、１
１３の切り換え制御を行うための入力バッファ１５１及
び１５２と、ＬＳＩ入力パッド１５３及び１５４と、Ｌ
ＳＩ外部出力端子１２５及び１２６、１３１及び１３
２、１４１及び１４２、ＬＳＩ外部入力端子１５５及び
１５６が設けられている。ＬＳＩ外部出力端子１２５及
び１２６、１３１及び１３２、１４１及び１４２は、テ
ストボード１０２を介して、それぞれＬＳＩテスタ１０
３のテスタピン１、２、…、ｍに接続され、ＬＳＩ外部
入力端子１５５及び１５６は同様にテストボード１０２
を介してＬＳＩテスタ１０３のテスタピンＡ及びＢに接
続されている。
スト回路をＬＳＩ内部回路と共に組み込んだＬＳＩと、
このようなＬＳＩとテストボードとを有するＬＳＩ装置
の構成を図１に示す。ＬＳＩ１０１には、内部出力信号
１１〜ｍ２を出力するＬＳＩ内部回路１１０と、２本ず
つｍ組みの内部出力信号１１及び１２、２１及び２２、
…、ｍ１及びｍ２を入力されるテスト回路１１１、１１
２、…、１１３と、テスト回路１１１、１１２、…、１
１３の切り換え制御を行うための入力バッファ１５１及
び１５２と、ＬＳＩ入力パッド１５３及び１５４と、Ｌ
ＳＩ外部出力端子１２５及び１２６、１３１及び１３
２、１４１及び１４２、ＬＳＩ外部入力端子１５５及び
１５６が設けられている。ＬＳＩ外部出力端子１２５及
び１２６、１３１及び１３２、１４１及び１４２は、テ
ストボード１０２を介して、それぞれＬＳＩテスタ１０
３のテスタピン１、２、…、ｍに接続され、ＬＳＩ外部
入力端子１５５及び１５６は同様にテストボード１０２
を介してＬＳＩテスタ１０３のテスタピンＡ及びＢに接
続されている。
【００３０】テスト回路１１１、１１２、…、１１３
は、テスト回路１１１を例にとると、二つのトライステ
ートバッファ１２１及び１２２を有し、入力側はそれぞ
れＬＳＩ内部回路１１０から内部出力信号１１及び１２
を入力され、出力側はそれぞれＬＳＩの出力パッド１２
３及び１２４を介してＬＳＩ外部出力端子１２５及び１
２６に接続されている。トライステートバッファ１２１
及び１２２の出力状態は、テスタピンＡ及びＢから入力
された制御信号Ａ及びＢが、ＬＳＩ外部入力端子１５５
及び１５６、ＬＳＩの入力パッド１５３及び１５４、入
力バッファ１５１及び１５２を介してトライステートバ
ッファ１２１及び１２２に入力されて、ハイインピーダ
ンス又はロウインピーダンスに切り換わる。
は、テスト回路１１１を例にとると、二つのトライステ
ートバッファ１２１及び１２２を有し、入力側はそれぞ
れＬＳＩ内部回路１１０から内部出力信号１１及び１２
を入力され、出力側はそれぞれＬＳＩの出力パッド１２
３及び１２４を介してＬＳＩ外部出力端子１２５及び１
２６に接続されている。トライステートバッファ１２１
及び１２２の出力状態は、テスタピンＡ及びＢから入力
された制御信号Ａ及びＢが、ＬＳＩ外部入力端子１５５
及び１５６、ＬＳＩの入力パッド１５３及び１５４、入
力バッファ１５１及び１５２を介してトライステートバ
ッファ１２１及び１２２に入力されて、ハイインピーダ
ンス又はロウインピーダンスに切り換わる。
【００３１】このような構成を備えた第１の実施の形態
は、テストモードにおいてそれぞれ以下のように動作す
る。
は、テストモードにおいてそれぞれ以下のように動作す
る。
【００３２】通常モードを確認するときは、テスト回路
１１１〜１１３のそれぞれの内部のトライステートバッ
ファの出力状態がロウインピーダンスになるように、電
源電圧Ｖccと同様なハイレベルの制御信号Ａ及びＢがＬ
ＳＩテスタ１０３からトライステートバッファの制御端
子に入力される。これにより、トライステートバッファ
はそれぞれ出力バッファとして動作する。回路１１０か
ら出力された内部出力信号１１、１２、２１、２２、
…、ｍ１、ｍ２は、それぞれテスト回路１１１、１１
２、…、１１３のトライステートバッファを介してＬＳ
Ｉ外部出力端子１２５、１２６、１３１、１３２、…、
１４１、１４２から出力される。ここで、通常モードは
テストモードに含まれるもので、トライステートバッフ
ァの出力が競合しないように、短絡するトライステート
バッファの出力状態を同一にしてから行う必要がある。
１１１〜１１３のそれぞれの内部のトライステートバッ
ファの出力状態がロウインピーダンスになるように、電
源電圧Ｖccと同様なハイレベルの制御信号Ａ及びＢがＬ
ＳＩテスタ１０３からトライステートバッファの制御端
子に入力される。これにより、トライステートバッファ
はそれぞれ出力バッファとして動作する。回路１１０か
ら出力された内部出力信号１１、１２、２１、２２、
…、ｍ１、ｍ２は、それぞれテスト回路１１１、１１
２、…、１１３のトライステートバッファを介してＬＳ
Ｉ外部出力端子１２５、１２６、１３１、１３２、…、
１４１、１４２から出力される。ここで、通常モードは
テストモードに含まれるもので、トライステートバッフ
ァの出力が競合しないように、短絡するトライステート
バッファの出力状態を同一にしてから行う必要がある。
【００３３】テストモードでは、２本ずつｍ組みの内部
出力信号１１及び１２、２１及び２２、…、ｍ１及びｍ
２のうち、Ａグループに属する内部出力信号１１、２
１、…、ｍ１と、Ｂグループに属する内部出力信号１
２、２２、…、ｍ２のうちのいずれか一方が選択され
て、短絡されたＬＳＩ外部出力端子１２５及び１２６、
１３１及び１３２、…、１４１及び１４２を介してＬＳ
Ｉテスタ１０３のｍ本のテスタピン１〜ｍに入力され
る。Ａグループが選択されたときは、制御信号Ａがハイ
レベル、制御信号Ｂがロウレベルにあり、テスト回路１
１１を例にとるとＡグループのトライステートバッファ
１２１の出力状態がロウインピーダンスでＢグループの
トライステートバッファ１２２の出力状態がハイインピ
ーダンスになる。Ｂグループが選択されたときは、制御
信号Ａがロウレベル、制御信号Ｂがハイレベルにあり、
テスト回路１１１を例にとるとＡグループのトライステ
ートバッファ１２１の出力状態がハイインピーダンスで
Ｂグループのトライステートバッファ１２２の出力状態
がロウインピーダンスになる。
出力信号１１及び１２、２１及び２２、…、ｍ１及びｍ
２のうち、Ａグループに属する内部出力信号１１、２
１、…、ｍ１と、Ｂグループに属する内部出力信号１
２、２２、…、ｍ２のうちのいずれか一方が選択され
て、短絡されたＬＳＩ外部出力端子１２５及び１２６、
１３１及び１３２、…、１４１及び１４２を介してＬＳ
Ｉテスタ１０３のｍ本のテスタピン１〜ｍに入力され
る。Ａグループが選択されたときは、制御信号Ａがハイ
レベル、制御信号Ｂがロウレベルにあり、テスト回路１
１１を例にとるとＡグループのトライステートバッファ
１２１の出力状態がロウインピーダンスでＢグループの
トライステートバッファ１２２の出力状態がハイインピ
ーダンスになる。Ｂグループが選択されたときは、制御
信号Ａがロウレベル、制御信号Ｂがハイレベルにあり、
テスト回路１１１を例にとるとＡグループのトライステ
ートバッファ１２１の出力状態がハイインピーダンスで
Ｂグループのトライステートバッファ１２２の出力状態
がロウインピーダンスになる。
【００３４】このような手順により、ＬＳＩ１０１の内
部出力信号１１〜ｍ２をＬＳＩテスタ１０３を用いてテ
ストすることができる。また、従来の装置と異なり、Ｌ
ＳＩ１０１に組み込んだテスト回路１１１〜１１３の全
てのトライステートバッファを、ＤＣテストでテストす
ることが可能である。通常モードにおけるテストは、次
のようにして行う。制御信号Ａ及びＢをいずれもハイレ
ベルに設定し、テスト回路１１１〜１１３内の全てのト
ライステートバッファの出力状態をロウインピーダンス
にする。Ａグループの内部出力信号１１、２１、…、ｍ
１と、Ｂグループの内部出力信号１２、２２、…、ｍ２
とを、共に電源電圧Ｖccレベル又は接地電圧Ｖssレベル
に設定し、出力バッファとして動作する二つのトライス
テートバッファの出力が合計された出力電流を短絡した
ＬＳＩ外部出力端子１２５及び１２６、１３１及び１３
２、…、１４１及び１４２から取り出してＤＣテストを
行う。このように、トライステートバッファのＤＣテス
トを、二つの出力電流が合計されたものを調べることで
行うため、テスト時間をトライステートバッファの数の
１／２に短縮することができる。
部出力信号１１〜ｍ２をＬＳＩテスタ１０３を用いてテ
ストすることができる。また、従来の装置と異なり、Ｌ
ＳＩ１０１に組み込んだテスト回路１１１〜１１３の全
てのトライステートバッファを、ＤＣテストでテストす
ることが可能である。通常モードにおけるテストは、次
のようにして行う。制御信号Ａ及びＢをいずれもハイレ
ベルに設定し、テスト回路１１１〜１１３内の全てのト
ライステートバッファの出力状態をロウインピーダンス
にする。Ａグループの内部出力信号１１、２１、…、ｍ
１と、Ｂグループの内部出力信号１２、２２、…、ｍ２
とを、共に電源電圧Ｖccレベル又は接地電圧Ｖssレベル
に設定し、出力バッファとして動作する二つのトライス
テートバッファの出力が合計された出力電流を短絡した
ＬＳＩ外部出力端子１２５及び１２６、１３１及び１３
２、…、１４１及び１４２から取り出してＤＣテストを
行う。このように、トライステートバッファのＤＣテス
トを、二つの出力電流が合計されたものを調べることで
行うため、テスト時間をトライステートバッファの数の
１／２に短縮することができる。
【００３５】この場合に、必要に応じて、Ａグループの
内部出力信号１１、２１、…、ｍ１とＢグループの内部
出力信号１２、２２、…、ｍ２が共にハイレベル又はロ
ウレベルになるようなテスト回路をＬＳＩ１０１の内部
に組み込んでもよい。
内部出力信号１１、２１、…、ｍ１とＢグループの内部
出力信号１２、２２、…、ｍ２が共にハイレベル又はロ
ウレベルになるようなテスト回路をＬＳＩ１０１の内部
に組み込んでもよい。
【００３６】ＬＳＩ１０１にテスト回路１１１、１１
２、…、１１３を組み込まない従来の回路では、トライ
ステートバッファの替わりに出力バッファを用いて内部
出力信号を外部へ出力する。従って、このような従来の
場合と比較し、トライステートバッファを有するテスト
回路を組み込んだ本実施の形態によれば、通常モードに
おいて信号遅延がある程度生じる。しかし、遅延の程度
はテストに影響を殆ど与えず無視し得るレベルである。
２、…、１１３を組み込まない従来の回路では、トライ
ステートバッファの替わりに出力バッファを用いて内部
出力信号を外部へ出力する。従って、このような従来の
場合と比較し、トライステートバッファを有するテスト
回路を組み込んだ本実施の形態によれば、通常モードに
おいて信号遅延がある程度生じる。しかし、遅延の程度
はテストに影響を殆ど与えず無視し得るレベルである。
【００３７】ＬＳＩ１０１にテスト用に組み込む必要が
ある回路は、トライステートバッファを２個ずつ有する
テスト回路１１１、１１２、…、１１３と、トライステ
ートバッファを制御するための入力バッファ１５１及び
１５２と制御信号線のみであり、素子面積の増加を最小
限に抑制することができる。
ある回路は、トライステートバッファを２個ずつ有する
テスト回路１１１、１１２、…、１１３と、トライステ
ートバッファを制御するための入力バッファ１５１及び
１５２と制御信号線のみであり、素子面積の増加を最小
限に抑制することができる。
【００３８】図１に示された回路構成では、トライステ
ートバッファの制御を、ＬＳＩ外部入力端子１５５及び
１５６、ＬＳＩ入力パッド１５３及び１５４、入力バッ
ファ１５１及び１５２を介して、ＬＳＩテスタ１０３か
ら制御信号Ａ及びＢを入力することで行っている。しか
し、ＬＳＩ１０１の内部に制御信号Ａ及びＢを発生する
回路を内蔵させて、トライステートバッファの出力状態
を制御してもよい。
ートバッファの制御を、ＬＳＩ外部入力端子１５５及び
１５６、ＬＳＩ入力パッド１５３及び１５４、入力バッ
ファ１５１及び１５２を介して、ＬＳＩテスタ１０３か
ら制御信号Ａ及びＢを入力することで行っている。しか
し、ＬＳＩ１０１の内部に制御信号Ａ及びＢを発生する
回路を内蔵させて、トライステートバッファの出力状態
を制御してもよい。
【００３９】図２に、本発明の第２の実施の形態におけ
る回路構成を示す。本実施の形態では、回路２０１から
の内部出力信号１１、１２、１３及び１４を全てテスト
ボード２０２で短絡し、４本の制御信号を用いていずれ
かの信号を取り出して１本のテスタピン１よりＬＳＩテ
スタ２０３に入力する構成を備えている。ＬＳＩ２０１
には、内部出力信号１１及び１２をそれぞれ入力される
二つのトライステートバッファ２２１及び２２２を有す
るテスト回路２１１と、内部出力信号１３及び１４をそ
れぞれ入力される二つのトライステートバッファ２３１
及び２３２を有するテスト回路２１２と、トライステー
トバッファ２２１、２２２、２３１、２３２を制御する
制御信号Ａ〜Ｄを入力される入力バッファ２４１〜２４
２と、ＬＳＩパッド２２３、２２４、２３３、２３４、
２５１〜２５４と、ＬＳＩ外部出力端子２２５、２２
６、２３５、２３６と、ＬＳＩ外部入力端子２６１〜２
６４とを内蔵している。
る回路構成を示す。本実施の形態では、回路２０１から
の内部出力信号１１、１２、１３及び１４を全てテスト
ボード２０２で短絡し、４本の制御信号を用いていずれ
かの信号を取り出して１本のテスタピン１よりＬＳＩテ
スタ２０３に入力する構成を備えている。ＬＳＩ２０１
には、内部出力信号１１及び１２をそれぞれ入力される
二つのトライステートバッファ２２１及び２２２を有す
るテスト回路２１１と、内部出力信号１３及び１４をそ
れぞれ入力される二つのトライステートバッファ２３１
及び２３２を有するテスト回路２１２と、トライステー
トバッファ２２１、２２２、２３１、２３２を制御する
制御信号Ａ〜Ｄを入力される入力バッファ２４１〜２４
２と、ＬＳＩパッド２２３、２２４、２３３、２３４、
２５１〜２５４と、ＬＳＩ外部出力端子２２５、２２
６、２３５、２３６と、ＬＳＩ外部入力端子２６１〜２
６４とを内蔵している。
【００４０】テストボード２０２は、ＬＳＩ外部出力端
子２２５、２２６、２３５、２３６を全て短絡してＬＳ
Ｉテスタ２０３のテスタピン１に接続し、ＬＳＩ外部入
力端子２６１〜２６４をＬＳＩテスタ２０３のテスタピ
ンＡ〜Ｄにそれぞれ接続する配線を有している。
子２２５、２２６、２３５、２３６を全て短絡してＬＳ
Ｉテスタ２０３のテスタピン１に接続し、ＬＳＩ外部入
力端子２６１〜２６４をＬＳＩテスタ２０３のテスタピ
ンＡ〜Ｄにそれぞれ接続する配線を有している。
【００４１】通常モードを確認するときは、ＬＳＩテス
タ２０３から全てハイレベルの制御信号Ａ〜Ｄを入力
し、全てのトライステートバッファ２２１、２２２、２
３１、２３２の出力をロウインピーダンスにする。これ
により、内部出力信号１１〜１４はＬＳＩ外部出力端子
２２５、２２６、２３５、２３６からそれぞれ出力され
る。
タ２０３から全てハイレベルの制御信号Ａ〜Ｄを入力
し、全てのトライステートバッファ２２１、２２２、２
３１、２３２の出力をロウインピーダンスにする。これ
により、内部出力信号１１〜１４はＬＳＩ外部出力端子
２２５、２２６、２３５、２３６からそれぞれ出力され
る。
【００４２】テストモードでは、内部出力信号１１をテ
ストするときは、制御信号Ａのみをハイレベルにして他
の制御信号はロウレベルに設定し、トライステートバッ
ファ２２１の出力のみをロウインピーダンスに他のトラ
イステートバッファ２２２、２３１、２３２をハイイン
ピーダンスにして、テスタピン１に出力する。同様に、
内部出力信号１２をテストするときは、制御信号Ｂのみ
をハイレベルにしてトライステートバッファ２２２の出
力のみをロウインピーダンスにし、内部出力信号１３を
テストするときは制御信号Ｃのみをハイレベルに内部出
力信号１４をテストするときは制御信号Ｄのみをハイレ
ベルにしてテスタピン１にそれぞれ出力する。
ストするときは、制御信号Ａのみをハイレベルにして他
の制御信号はロウレベルに設定し、トライステートバッ
ファ２２１の出力のみをロウインピーダンスに他のトラ
イステートバッファ２２２、２３１、２３２をハイイン
ピーダンスにして、テスタピン１に出力する。同様に、
内部出力信号１２をテストするときは、制御信号Ｂのみ
をハイレベルにしてトライステートバッファ２２２の出
力のみをロウインピーダンスにし、内部出力信号１３を
テストするときは制御信号Ｃのみをハイレベルに内部出
力信号１４をテストするときは制御信号Ｄのみをハイレ
ベルにしてテスタピン１にそれぞれ出力する。
【００４３】このように、第２の実施の形態によれば、
４本の内部出力信号１１〜１４を１組みにし、４つのグ
ループＡ〜Ｄに分類して切り換え制御を行う。これによ
り、４ｍ本のＬＳＩ２０１の内部出力信号をｍ本に多重
化することができる。ここで、第１の実施の形態と同様
に、トライステートバッファの切り換え制御に用いる制
御信号は、ＬＳＩテスタ２０３から出力してＬＳＩ２０
１内の入力バッファを介してトライステートバッファに
与えているが、ＬＳＩ２０１内部に制御信号を生成する
回路を組み込んでトライステートバッファの出力を切り
換えてもよい。
４本の内部出力信号１１〜１４を１組みにし、４つのグ
ループＡ〜Ｄに分類して切り換え制御を行う。これによ
り、４ｍ本のＬＳＩ２０１の内部出力信号をｍ本に多重
化することができる。ここで、第１の実施の形態と同様
に、トライステートバッファの切り換え制御に用いる制
御信号は、ＬＳＩテスタ２０３から出力してＬＳＩ２０
１内の入力バッファを介してトライステートバッファに
与えているが、ＬＳＩ２０１内部に制御信号を生成する
回路を組み込んでトライステートバッファの出力を切り
換えてもよい。
【００４４】本発明の第３の実施の形態について、図３
を用いて説明する。本実施の形態は、ＬＳＩ３０１にお
けるｍ組みの内部出力信号１１と内部入力信号１２、内
部出力信号２１と内部入力信号２２、…、内部出力信号
ｍ１と内部入力信号ｍ２とを、トライステートバッファ
および入力バッファとを用いて多重化する点に特徴があ
る。ｍ個のテスト回路３１１、３１２、…、３１３は、
テスト回路３１１を例にとるとトライステートバッファ
３２１および入力バッファ３２２を有し、トライステー
トバッファ３２１の入力側は内部出力信号１１を入力さ
れ、入力バッファ３２２は出力側を内部入力信号１２の
端子に接続されている。トライステートバッファ３２１
の出力側はＬＳＩパッド２３２を介してＬＳＩ外部出力
端子３２５に接続され、入力バッファ３２２の入力側は
ＬＳＩパッド３２４を介してＬＳＩ外部入力端子３２６
に接続されている。テストボード３０２は、ＬＳＩ外部
出力端子３２５及びＬＳＩ外部入力端子３２６を短絡し
てＬＳＩテスタ３０３のテスタピン１に接続し、同様に
ＬＳＩ外部出力端子３３１及びＬＳＩ外部入力端子３３
２を短絡してＬＳＩテスタ３０３のテスタピン２に接続
し、さらにＬＳＩ外部出力端子３４１及びＬＳＩ外部入
力端子３４２を短絡してＬＳＩテスタ３０３のテスタピ
ン３に接続する配線を有している。
を用いて説明する。本実施の形態は、ＬＳＩ３０１にお
けるｍ組みの内部出力信号１１と内部入力信号１２、内
部出力信号２１と内部入力信号２２、…、内部出力信号
ｍ１と内部入力信号ｍ２とを、トライステートバッファ
および入力バッファとを用いて多重化する点に特徴があ
る。ｍ個のテスト回路３１１、３１２、…、３１３は、
テスト回路３１１を例にとるとトライステートバッファ
３２１および入力バッファ３２２を有し、トライステー
トバッファ３２１の入力側は内部出力信号１１を入力さ
れ、入力バッファ３２２は出力側を内部入力信号１２の
端子に接続されている。トライステートバッファ３２１
の出力側はＬＳＩパッド２３２を介してＬＳＩ外部出力
端子３２５に接続され、入力バッファ３２２の入力側は
ＬＳＩパッド３２４を介してＬＳＩ外部入力端子３２６
に接続されている。テストボード３０２は、ＬＳＩ外部
出力端子３２５及びＬＳＩ外部入力端子３２６を短絡し
てＬＳＩテスタ３０３のテスタピン１に接続し、同様に
ＬＳＩ外部出力端子３３１及びＬＳＩ外部入力端子３３
２を短絡してＬＳＩテスタ３０３のテスタピン２に接続
し、さらにＬＳＩ外部出力端子３４１及びＬＳＩ外部入
力端子３４２を短絡してＬＳＩテスタ３０３のテスタピ
ン３に接続する配線を有している。
【００４５】テスト回路３１１、３１２、…、３１３の
それぞれのトライステートバッファの出力状態は、ＬＳ
Ｉテスタ３０３のテスタピンＡからＬＳＩ外部入力端子
３５３、ＬＳＩパッド３５２を介して入力バッファに入
力される１本の制御信号Ａによって切り換わる。
それぞれのトライステートバッファの出力状態は、ＬＳ
Ｉテスタ３０３のテスタピンＡからＬＳＩ外部入力端子
３５３、ＬＳＩパッド３５２を介して入力バッファに入
力される１本の制御信号Ａによって切り換わる。
【００４６】通常モードを確認するときは、制御信号Ａ
はハイレベルに設定され、テスト回路３１１〜３１３内
の全トライステートバッファは出力がロウインピーダン
スになる。回路３１０からの内部出力信号１１、２１、
…、ｍ１が、信号１１を例にとるとトライステートバッ
ファ３２１、ＬＳＩ出力パッド３２３、ＬＳＩ外部出力
端子３２５を介して出力される。この場合に、トライス
テートバッファが信号経路に存在するが、遅延時間は殆
ど無視し得る程度に小さい。
はハイレベルに設定され、テスト回路３１１〜３１３内
の全トライステートバッファは出力がロウインピーダン
スになる。回路３１０からの内部出力信号１１、２１、
…、ｍ１が、信号１１を例にとるとトライステートバッ
ファ３２１、ＬＳＩ出力パッド３２３、ＬＳＩ外部出力
端子３２５を介して出力される。この場合に、トライス
テートバッファが信号経路に存在するが、遅延時間は殆
ど無視し得る程度に小さい。
【００４７】テストモードでは、内部出力信号１１、２
１、…、ｍ１を取り出してＬＳＩテスタ３０３に入力し
てテストを行う場合と、ＬＳＩテスタ３０３から信号を
出力し、回路３１０に内部入力信号１２、２２、…、ｍ
２として入力する場合とで、トライステートバッファの
出力状態が異なる。内部出力信号１１、２１、…、ｍ１
を取り出す場合は、上記通常モードと同様に、制御信号
Ａをハイレベルにしてトライステートバッファの出力状
態をロウインピーダンスにする。この場合、ＬＳＩ内部
回路３１０の動作に、内部入力信号１２、２２、…、ｍ
２の端子の電位が影響を与えないようにするのが望まし
い。内部入力信号１２、２２、…、ｍ２のテストを行う
ときは、ロウレベルの制御信号Ａをトライステートバッ
ファに与えて出力状態をハイインピーダンスにする。Ｌ
ＳＩテスタ３０３から出力された信号を、テスタピン１
を例にとると、ＬＳＩ外部入力端子３２６、ＬＳＩ入力
パッド３２４、…、入力バッファ３２２を介して、ＬＳ
Ｉ内部回路３１０の内部入力信号１２の端子に入力して
テストを行う。
１、…、ｍ１を取り出してＬＳＩテスタ３０３に入力し
てテストを行う場合と、ＬＳＩテスタ３０３から信号を
出力し、回路３１０に内部入力信号１２、２２、…、ｍ
２として入力する場合とで、トライステートバッファの
出力状態が異なる。内部出力信号１１、２１、…、ｍ１
を取り出す場合は、上記通常モードと同様に、制御信号
Ａをハイレベルにしてトライステートバッファの出力状
態をロウインピーダンスにする。この場合、ＬＳＩ内部
回路３１０の動作に、内部入力信号１２、２２、…、ｍ
２の端子の電位が影響を与えないようにするのが望まし
い。内部入力信号１２、２２、…、ｍ２のテストを行う
ときは、ロウレベルの制御信号Ａをトライステートバッ
ファに与えて出力状態をハイインピーダンスにする。Ｌ
ＳＩテスタ３０３から出力された信号を、テスタピン１
を例にとると、ＬＳＩ外部入力端子３２６、ＬＳＩ入力
パッド３２４、…、入力バッファ３２２を介して、ＬＳ
Ｉ内部回路３１０の内部入力信号１２の端子に入力して
テストを行う。
【００４８】上記第１〜第３の実施の形態によれば、Ｌ
ＳＩに内蔵するテスト回路の素子数を減少させ、テスト
回路の付加による遅延時間を無視し得る程度に抑制する
ことができ、テスト回路の組み込みより生じるペナルテ
ィを最小限にすることができる。
ＳＩに内蔵するテスト回路の素子数を減少させ、テスト
回路の付加による遅延時間を無視し得る程度に抑制する
ことができ、テスト回路の組み込みより生じるペナルテ
ィを最小限にすることができる。
【００４９】上述した実施の形態はいずれも一例であっ
て、本発明を限定するものではない。例えば、第１の実
施の形態ではＬＳＩ内部回路１１０の内部出力信号を２
つのグループＡ及びＢに分類し、二つのＬＳＩ外部出力
端子を短絡し、二つの制御信号Ａ及びＢでいずれかの出
力を選択するようにトライステートバッファの出力を切
り換えている。しかし、内部出力信号を３つ以上のグル
ープに分類して出力を切り換えることもできる。例え
ば、出力信号を３つのグループＡ，Ｂ，Ｃに分類する場
合は、トライステートバッファを３つずつで１組みのテ
スト回路を構成し、３つの制御信号Ａ，Ｂ，Ｃでいずれ
か一つのグループのトライステートバッファの出力状態
をロウインピーダンスにすればよい。
て、本発明を限定するものではない。例えば、第１の実
施の形態ではＬＳＩ内部回路１１０の内部出力信号を２
つのグループＡ及びＢに分類し、二つのＬＳＩ外部出力
端子を短絡し、二つの制御信号Ａ及びＢでいずれかの出
力を選択するようにトライステートバッファの出力を切
り換えている。しかし、内部出力信号を３つ以上のグル
ープに分類して出力を切り換えることもできる。例え
ば、出力信号を３つのグループＡ，Ｂ，Ｃに分類する場
合は、トライステートバッファを３つずつで１組みのテ
スト回路を構成し、３つの制御信号Ａ，Ｂ，Ｃでいずれ
か一つのグループのトライステートバッファの出力状態
をロウインピーダンスにすればよい。
【００５０】
【発明の効果】以上説明したように、本発明のテスト回
路を組み込んだ集積回路、テスト回路及びテストボード
を有する集積回路装置、並びに集積回路の試験方法によ
れば、集積回路の内部回路からの出力信号を、トライス
テートバッファの出力状態を切り換えることで、テスタ
に入力する信号を選択するため、テスタよりも端子数の
多い集積回路に対しても、テスト用に付加するテスト回
路の素子数や遅延時間といったテストにより生じるペナ
ルティを最小限に抑えることができ、コストを低減しつ
つ容易にテストを行うことが可能である。
路を組み込んだ集積回路、テスト回路及びテストボード
を有する集積回路装置、並びに集積回路の試験方法によ
れば、集積回路の内部回路からの出力信号を、トライス
テートバッファの出力状態を切り換えることで、テスタ
に入力する信号を選択するため、テスタよりも端子数の
多い集積回路に対しても、テスト用に付加するテスト回
路の素子数や遅延時間といったテストにより生じるペナ
ルティを最小限に抑えることができ、コストを低減しつ
つ容易にテストを行うことが可能である。
【図１】本発明の第１の実施の形態によるＬＳＩとテス
トボードの構成を示した回路図。
トボードの構成を示した回路図。
【図２】本発明の第２の実施の形態によるＬＳＩとテス
トボードの構成を示した回路図。
トボードの構成を示した回路図。
【図３】本発明の第３の実施の形態によるＬＳＩとテス
トボードの構成を示した回路図。
トボードの構成を示した回路図。
【図４】従来のＬＳＩとテストボードの構成を示した回
路図。
路図。
【図５】従来の他のＬＳＩとテストボードの構成を示し
た回路図。
た回路図。
【図６】従来のさらに他のＬＳＩとテストボードの構成
を示した回路図。
を示した回路図。
１０１、２０１、３０１ ＬＳＩ １０２、２０２、３０２ テストボード １０３、２０３、３０３ ＬＳＩテスタ １１０、２１０、３１０ ＬＳＩ内部回路 １１１、１１２、１１３、２１１、２１２、３１１、３
１２、３１３ テスト回路 １２１、１２２、２２１、２２２、２３１、２３２、３
２１ トライステートバッファ １２３、１２４、１５３、１５４、２２３、２２４、２
３３、２３４、２５１〜２５４、３２３、３２４、３５
２ ＬＳＩ出力パッド １２５、１２６、１３１、１３２、１４１、１４２、１
５５、１５６、２２５、２２６、２３５、２３６、２６
１〜２６４、３２５、３２６、３３１、３３２、３４
１、３４２、３５３ ＬＳＩ出力端子 １５１、１５２、２４１〜２４４、３５１ 入力バッフ
ァ
１２、３１３ テスト回路 １２１、１２２、２２１、２２２、２３１、２３２、３
２１ トライステートバッファ １２３、１２４、１５３、１５４、２２３、２２４、２
３３、２３４、２５１〜２５４、３２３、３２４、３５
２ ＬＳＩ出力パッド １２５、１２６、１３１、１３２、１４１、１４２、１
５５、１５６、２２５、２２６、２３５、２３６、２６
１〜２６４、３２５、３２６、３３１、３３２、３４
１、３４２、３５３ ＬＳＩ出力端子 １５１、１５２、２４１〜２４４、３５１ 入力バッフ
ァ
Claims (9)
- 【請求項１】ｋ（ｋは２以上の整数）×ｍ（ｍは１以上
の整数）本の出力端子を有する内部回路と、 前記内部回路の前記出力端子にそれぞれ入力側を接続さ
れ、ｋ個ずつｍ組みに分類されたｋ×ｍ個のトライステ
ートバッファと、外部から入力されたｋ個の制御信号の
いずれかを入力されてそれぞれの組みにおいて対応する
前記トライステートバッファの制御端子にこの制御信号
を出力し、前記トライステートバッファの出力状態を制
御するｋ個の入力バッファと、 を備えることを特徴とするテスト回路を組み込んだ集積
回路。 - 【請求項２】ｋ×ｍ本の出力端子を有する内部回路と、
前記内部回路の前記出力端子にそれぞれ入力側を接続さ
れ、ｋ個ずつｍ組みに分類されたｋ×ｍ個のトライステ
ートバッファと、外部から入力されたｋ個の制御信号の
いずれかを入力されてそれぞれの組みにおいて対応する
前記トライステートバッファの制御端子にこの制御信号
を出力し、前記トライステートバッファの出力状態を制
御するｋ個の入力バッファとを有する集積回路と、 前記トライステートバッファの出力端子にそれぞれ接続
され、前記トライステートバッファに対応してｋ個ずつ
ｍ組みに分類されたｋ×ｍ本のトライステートバッファ
用入力端子と、ｋ個ずつの前記出力端子を短絡されて接
続されたｍ個のトライステートバッファ用出力端子と、
前記入力バッファの入力端子にそれぞれ接続されたｋ個
の入力バッファ用出力端子と、前記入力バッファ用出力
端子にそれぞれ接続されたｋ個の入力バッファ用入力端
子とを有するテストボードと、 を備えることを特徴とするテスト回路及びテストボード
を有する集積回路装置。 - 【請求項３】ｋ×ｍ本の出力端子を有する内部回路と、 前記内部回路の前記出力端子にそれぞれ入力側を接続さ
れ、ｋ個ずつｍ組みに分類されたｋ×ｍ個のトライステ
ートバッファと、外部から入力されたｋ×ｍ個の制御信
号のいずれかを入力されて対応する前記トライステート
バッファの制御端子にこの制御信号を出力し、前記トラ
イステートバッファの出力状態を制御するｋ×ｍ個の入
力バッファと、 を備えることを特徴とするテスト回路を組み込んだ集積
回路。 - 【請求項４】ｋ×ｍ本の出力端子を有する内部回路と、
前記内部回路の前記出力端子にそれぞれ入力側を接続さ
れ、ｋ個ずつｍ組みに分類されたｋ×ｍ個のトライステ
ートバッファと、外部から入力されたｋ×ｍ個の制御信
号のいずれかを入力されて対応する前記トライステート
バッファの制御端子にこの制御信号を出力し、前記トラ
イステートバッファの出力状態を制御するｋ×ｍ個の入
力バッファとを有する集積回路と、 前記トライステートバッファの出力端子にそれぞれ接続
され、前記トライステートバッファに対応してｋ個ずつ
ｍ組みに分類されたｋ×ｍ本のトライステートバッファ
用入力端子と、前記出力端子を全て短絡されて接続され
た１個のトライステートバッファ用出力端子と、前記入
力バッファの入力端子にそれぞれ接続されたｋ×ｍ個の
入力バッファ用出力端子と、前記入力バッファ用出力端
子にそれぞれ接続されたｋ×ｍ個の入力バッファ用入力
端子とを有するテストボードと、 を備えることを特徴とするテスト回路及びテストボード
を有する集積回路装置。 - 【請求項５】ｍ本の出力端子とｍ本の入力端子とを有す
る内部回路と、 前記内部回路の前記出力端子にそれぞれ入力側を接続さ
れたｍ個のトライステートバッファと、前記入力端子に
それぞれ出力側を接続されたｍ個の入力バッファと、外
部から入力された制御信号を与えられて前記トライステ
ートバッファの制御端子にこの制御信号を出力し、前記
トライステートバッファの出力状態を制御する制御用入
力バッファと、 を備えることを特徴とするテスト回路を組み込んだ集積
回路。 - 【請求項６】ｍ本の出力端子とｍ本の入力端子とを有す
る内部回路と、前記内部回路の前記出力端子にそれぞれ
入力側を接続されたｍ個のトライステートバッファと、
前記入力端子にそれぞれ出力側を接続されたｍ個の入力
バッファと、外部から入力された制御信号を与えられて
前記トライステートバッファの制御端子にこの制御信号
を出力し、前記トライステートバッファの出力状態を制
御する制御用入力バッファとを有する集積回路と、 前記トライステートバッファの出力端子にそれぞれ接続
されたｍ個のトライステートバッファ用入力端子と、前
記入力バッファの入力端子にそれぞれ接続されたｍ個の
入力バッファ用出力端子と、前記トライステートバッフ
ァ用入力端子の１つと前記入力バッファ用出力端子の１
つとをそれぞれ短絡されて接続されたｍ個の外部入出力
端子と、前記制御用入力バッファの入力端子に接続され
た入力バッファ用出力端子と、前記入力バッファ用出力
端子にそれぞれ接続された入力バッファ用入力端子とを
有するテストボードと、 を備えることを特徴とするテスト回路及びテストボード
を有する集積回路装置。 - 【請求項７】ｋ×ｍ本の出力端子を有する内部回路を含
んだ集積回路を、少なくともｍ＋ｋ本のテスタ端子を有
するテスタを用いてテストを行う方法において、 前記集積回路に、前記内部回路の前記出力端子にそれぞ
れ入力側を接続され、ｋ個ずつｍ組みに分類されたｋ×
ｍ個のトライステートバッファと、外部から入力された
ｋ個の制御信号のいずれかを入力されてそれぞれの組み
において対応する前記トライステートバッファの制御端
子にこの制御信号を出力し、前記トライステートバッフ
ァの出力状態を制御するｋ個の入力バッファとを組み込
み、 前記トライステートバッファの出力端子にそれぞれ接続
され、前記トライステートバッファに対応してｋ個ずつ
ｍ組みに分類されたｋ×ｍ本のトライステートバッファ
用入力端子と、ｋ個ずつの前記出力端子を短絡されて接
続され、ｍ本の前記テスタ端子にそれぞれ接続されたｍ
本のトライステートバッファ用出力端子と、前記入力バ
ッファの入力端子にそれぞれ接続されたｋ個の入力バッ
ファ用出力端子と、前記入力バッファ用出力端子にそれ
ぞれ接続され、ｋ本のテスタ端子に接続されたｋ個の入
力バッファ用入力端子とを有するテストボードを用意
し、 テストモードにおいて、ｋ個の前記制御信号のうち、い
ずれか１つを第１の値に、他のｋ−１個の制御信号を第
２の値に設定して、前記テスタから前記テストボードを
介して対応する前記トライステートバッファの制御端子
にそれぞれ与え、ｍ組みにおけるｋ個のトライステート
バッファのうちの１つをそれぞれ出力バッファとして動
作させ、他のｋ−１個のトライステートバッファの出力
状態をそれぞれハイインピーダンスにして、出力バッフ
ァとして動作するｍ個の前記トライステートバッファに
接続された前記内部回路の出力端子から出力されたｍ個
の信号を前記テストボードを介しテスタに入力してテス
トすることを特徴とする集積回路試験方法。 - 【請求項８】ｋ×ｍ本の出力端子を有する内部回路を含
んだ集積回路を、少なくとも１＋ｋ×ｍ本のテスタ端子
を有するテスタを用いてテストを行う方法において、 前記集積回路に、前記内部回路の前記出力端子にそれぞ
れ入力側を接続され、ｋ個ずつｍ組みに分類されたｋ×
ｍ個のトライステートバッファと、外部から入力された
ｋ×ｍ個の制御信号のいずれかを入力されて対応する前
記トライステートバッファの制御端子にこの制御信号を
出力し、前記トライステートバッファの出力状態を制御
するｋ×ｍ個の入力バッファとを組み込み、 前記トライステートバッファの出力端子にそれぞれ接続
され、前記トライステートバッファに対応してｋ個ずつ
ｍ組みに分類されたｋ×ｍ本のトライステートバッファ
用入力端子と、前記トライステートバッファ用出力端子
を全て短絡されて接続され、１本の前記テスタ端子に接
続された１本のトライステートバッファ用出力端子と、
前記入力バッファの入力端子にそれぞれ接続されたｋ×
ｍ個の入力バッファ用出力端子と、前記入力バッファ用
出力端子にそれぞれ接続され、ｋ×ｍ本のテスタ端子に
接続されたｋ×ｍ個の入力バッファ用入力端子とを有す
るテストボードを用意し、 テストモードにおいて、ｋ個の前記制御信号のうち、い
ずれか１つを第１の値に、他のｋ×ｍ−１個の制御信号
を第２の値に設定して、前記テスタから前記テストボー
ドを介して対応する前記トライステートバッファの制御
端子にそれぞれ与え、前記トライステートバッファのう
ちの１つを出力バッファとして動作させ、他のｋ×ｍ−
１個のトライステートバッファの出力状態をハイインピ
ーダンスにして、出力バッファとして動作する１個の前
記トライステートバッファに接続された前記内部回路の
出力端子から出力された１個の信号を前記テストボード
を介しテスタに入力してテストすることを特徴とする集
積回路試験方法。 - 【請求項９】ｍ本の出力端子とｍ本の入力端子を有する
内部回路を含んだ集積回路を、少なくともｍ＋１本のテ
スタ端子を有するテスタを用いてテストを行う方法にお
いて、 前記集積回路に、前記内部回路の前記出力端子にそれぞ
れ入力側を接続され、ｍ組みに分類されたｍ個のトライ
ステートバッファと、前記入力端子にそれぞれ出力側を
接続され、ｍ組みに分類されたｍ個の入力バッファと、
外部から入力された制御信号を与えられて前記トライス
テートバッファの制御端子にこの制御信号を出力し、前
記トライステートバッファの出力状態を制御する制御用
入力バッファとを組み込み、 前記トライステートバッファの出力端子にそれぞれ接続
され、前記トライステートバッファに対応してｍ組みに
分類されたｍ本のトライステートバッファ用入力端子
と、前記入力バッファの入力端子にそれぞれ接続され、
前記入力バッファに対応してｍ組みに分類されたｍ本の
入力バッファ用出力端子と、前記制御用入力バッファの
入力端子に接続された制御用出力端子と、１本ずつの前
記トライステートバッファ用入力端子と前記入力バッフ
ァ用出力端子とを短絡されて接続され、ｍ本の前記テス
タ端子にそれぞれ接続されたｍ本の入出力端子と、前記
制御用出力端子に接続され、１本のテスタ端子に接続さ
れた１本の制御用入力端子とを有するテストボードを用
意し、 テストモードにおいて、前記内部回路から信号を出力す
るときは、第１の値を有する前記制御信号を前記テスタ
から前記テストボードを介して前記トライステートバッ
ファの制御端子に与えて全て出力バッファとして動作さ
せ、前記内部回路の出力端子から出力されたｍ個の信号
を前記テストボードを介しテスタに入力してテストし、
前記内部回路へ信号を入力するときは、第２の値を有す
る前記制御信号を前記テスタから前記テストボードを介
して前記トライステートバッファの制御端子に与えて全
て出力状態をハイインピーダンスにし、前記テスタから
前記テストボードを介してｍ個の信号を前記内部回路に
与えてテストすることを特徴とする集積回路試験方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8271109A JPH10115666A (ja) | 1996-10-14 | 1996-10-14 | テスト回路を組み込んだ集積回路、テスト回路及びテストボードを有する集積回路装置、並びに集積回路の試験方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8271109A JPH10115666A (ja) | 1996-10-14 | 1996-10-14 | テスト回路を組み込んだ集積回路、テスト回路及びテストボードを有する集積回路装置、並びに集積回路の試験方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10115666A true JPH10115666A (ja) | 1998-05-06 |
Family
ID=17495470
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8271109A Pending JPH10115666A (ja) | 1996-10-14 | 1996-10-14 | テスト回路を組み込んだ集積回路、テスト回路及びテストボードを有する集積回路装置、並びに集積回路の試験方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10115666A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007147617A (ja) * | 2005-11-28 | 2007-06-14 | Samsung Electronics Co Ltd | 出力チャンネルが共有されるテストパッドを備えるフィルム型半導体パッケージ及びフィルム型半導体パッケージのテスト方法、テストチャンネルが共有されるパターンを備えるテスト装置及び半導体装置、並びに半導体装置におけるテスト方法 |
| KR101523295B1 (ko) * | 2014-07-04 | 2015-05-28 | 연세대학교 산학협력단 | 회로 장치 및 그를 테스트하는 방법 |
-
1996
- 1996-10-14 JP JP8271109A patent/JPH10115666A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007147617A (ja) * | 2005-11-28 | 2007-06-14 | Samsung Electronics Co Ltd | 出力チャンネルが共有されるテストパッドを備えるフィルム型半導体パッケージ及びフィルム型半導体パッケージのテスト方法、テストチャンネルが共有されるパターンを備えるテスト装置及び半導体装置、並びに半導体装置におけるテスト方法 |
| KR101523295B1 (ko) * | 2014-07-04 | 2015-05-28 | 연세대학교 산학협력단 | 회로 장치 및 그를 테스트하는 방법 |
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