JP2000009800A - スキャンテスト回路およびそれを備えた半導体装置ならびにスキャンテスト方法 - Google Patents

Abstract

(57)【要約】 【課題】 ＬＳＩの形態の変化に応じてスキャンチェー
ンの本数を変化させることができるスキャンテスト回路
を提供する。 【解決手段】 モード切り替え用パッドＭＣ１にＨｉｇ
ｈレベルの制御信号を入力した場合には、スイッチＳＷ
１・ＳＷ２が分離モードになることによってスキャンチ
ェーン３・４・５が全て電気的に分離される。この結
果、テストパターンを短くしてテスト時間を短縮させる
ことができる。逆に、モード切り替え用パッドＭＣ１に
Ｌｏｗレベルの制御信号を入力した場合、もしくはモー
ド切り替え用パッドＭＣ１がオープンの場合には、スイ
ッチＳＷ１・ＳＷ２が接続モードになることによってス
キャンチェーン３・４・５が全て電気的に直列接続され
る。この結果、スキャンテスト用入力端子数およびスキ
ャンテスト用出力端子数を抑えることができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、スキャン設計され
た集積回路のスキャンテスト回路およびスキャンテスト
方法に関するものである。

【０００２】

【従来の技術】近年、ＬＳＩは大規模化の一途をたどっ
ており、ＬＳＩの動作を効率よく試験するための試験容
易化設計が重要視されている。ＬＳＩの試験容易化設計
の１つにスキャン設計手法がある。スキャン設計手法に
よるスキャンテストを図７を用いて説明する。スキャン
テストでは、同図に示すように、ＬＳＩチップ４１内部
のＦＦ（フリップフロップ）を２系統のスキャン入出力
端子を持つスキャンテスト専用の特殊なＦＦに置き換
え、回路全体としてシフトレジスタになるようにスキャ
ンパスの接続を行ってスキャンチェーンを構成する。

【０００３】外部から直接入力パターンを設定すること
ができない内部回路の動作テストを行う場合、まず内
部回路の左側にあるシフトレジスタ状態となった入力
側ＦＦに、スキャンテスト用入力端子からクロックごと
にテストパターンをシリアルに入力してテストパターン
の設定を行う。次いで、ＦＦを通常動作状態（同図中横
向きの矢印方向に転送）に設定して内部回路を動作さ
せる。そして、内部回路の動作結果を内部回路の右
側にある出力側ＦＦに取り込み、再度ＦＦをシフトレジ
スタ状態に設定してスキャン出力端子からテスト結果を
シリアルに読み出す。

【０００４】このように、スキャンテストでは、内部回
路の動作を確認するためのテストパターンを内部回路
を介することなく直接内部回路に入力してその結果
を観測することが可能である。従って、容易に故障検出
率の高い高品質のテストパターンを生成でき、回路試験
の容易化を図ることができる。

【０００５】しかし、このようなスキャン技術では、Ｆ
Ｆの値の設定と読み出しとをクロックに対応したシフト
動作で行うため、テストパターンが長大になりＬＳＩの
テスト時間が増加するという欠点がある。このような欠
点を補う技術として、スキャンパスの数を増やすことに
よってテストパターンを短くするマルチスキャン技術が
ある。マルチスキャン技術は、図８に示すようにＬＳＩ
チップ４５内部でスキャンチェーンを数本（同図の場合
３本）に分割することによって実現される。マルチスキ
ャン技術を使えば、故障検出率やテストパターンの生成
のしやすさを全く変えることなくテストパターンを短く
でき、ＬＳＩのテスト時間を短縮することができる。

【０００６】スキャンチェーンの分割方法については、
特開平２−２２８５７７号公報に開示されているよう
に、スキャン動作の誤動作を起こりにくくすべく、クロ
ックの系統ごとにＦＦをグループ化してスキャンチェー
ンを分割することが提案されている。

【０００７】

【発明が解決しようとする課題】マルチスキャン技術を
使用した場合、テストパターンを短くしてＬＳＩのテス
ト時間を短縮することができるが、スキャンチェーンを
１本増やすごとにスキャン入力端子とスキャン出力端子
との２つのテスト端子が増加してしまうという問題があ
る。パッケージングされたＬＳＩにおいては、これらテ
スト端子はリードフレームに接続されるが、物理的およ
びコスト的にリードフレーム数の制限が設けられるた
め、無制限にテスト端子を増やすことはできない。

【０００８】また、ＬＳＩの動作試験は通常ＬＳＩ生産
工程で数回実施され、ＬＳＩの形態も生産工程により変
わることが多い。例えば、ＬＳＩがウェハ状態またはチ
ップ状態のときにはウェハ上またはチップ上のパッドに
プローブ針を立てて動作試験を実施し、次にチップをパ
ッケージにアセンブリした後、パッケージから出たリー
ドフレームを利用して再度動作試験を行うといったケー
スが考えられる。

【０００９】このようなケースにおいてマルチスキャン
技術を使用する場合、ウェハ上またはチップ上のパッド
の制限数とリードフレームの制限数とのうち小さい方の
制約を受けてスキャンチェーンの分割数が決定されてし
まう。従って、このときウェハ上またはチップ上のパッ
ド数に余裕があっても、リードフレーム数に余裕がなけ
れば、リードフレーム数の制限によってスキャンチェー
ンの分割数が決定される。スキャンチェーンの分割数が
少なくなると、結局それだけテストパターンは長いもの
にならざるを得ず、テスト時間が長くなる。

【００１０】本発明は、上記従来の問題点に鑑みなされ
たものであって、その目的は、ＬＳＩの形態の変化に応
じてスキャンチェーンの本数を変化させることができる
スキャンテスト回路およびそれを備えた半導体装置なら
びにスキャンテスト方法を提供することにある。

【００１１】

【課題を解決するための手段】請求項１に係る発明のス
キャンテスト回路は、上記課題を解決するために、ＬＳ
Ｉ内の回路ブロック間に設けられた複数のフリップフロ
ップを接続してなる複数本のスキャンチェーンを有し、
上記スキャンチェーンを構成するフリップフロップのう
ち回路テスト対象となる被テスト回路ブロックの入力側
に接続されたフリップフロップにスキャンテスト用のテ
ストパターンをシリアルに入力して、上記スキャンチェ
ーンを構成するフリップフロップのうち上記被テスト回
路ブロックの出力側に接続されたフリップフロップに上
記テストパターンに基づいた上記被テスト回路ブロック
の動作結果を出力するスキャンテストを行うことが可能
なスキャンテスト回路において、２本の上記スキャンチ
ェーンを互いに電気的に直列接続または分離するスイッ
チ回路を少なくとも１つ有し、上記スイッチ回路には上
記スイッチ回路の接続動作および分離動作を制御する制
御信号が入力される制御入力端子が接続されていること
を特徴としている。

【００１２】上記の発明によれば、制御入力端子から入
力された制御信号に応じて、スイッチ回路によりスキャ
ンチェーンが直列接続されると、直列接続された数だけ
スキャンチェーンの本数が減少する。スキャンチェーン
の本数を可変にするという構成をとることによって、Ｌ
ＳＩがウェハ状態またはチップ状態にある段階のスキャ
ンテストではスキャンチェーンをできるだけ多くしてテ
ストパターンを短くし、テスト時間を短縮させることが
できる。

【００１３】一方、ＬＳＩがパッケージにアセンブリさ
れた後の段階におけるスキャンテストでは、限られたリ
ードフレーム数に合わせてスキャンチェーンの本数を減
少させることができる。具体的には、２本のスキャンチ
ェーンのうち前段のスキャンチェーンの出力側と後段の
スキャンチェーンの入力側とをスイッチ回路によって直
列接続すると１本のスキャンチェーンとなるため、上記
入力側と上記出力側とをリードフレームに接続する必要
がなく、それだけスキャンテスト用のリードフレーム数
が少なくて済む。

【００１４】この結果、ＬＳＩの形態の変化に応じてス
キャンチェーンの本数を変化させることができるスキャ
ンテスト回路を提供することができる。

【００１５】請求項２に係る発明のスキャンテスト回路
は、上記課題を解決するために、請求項１に記載のスキ
ャンテスト回路において、複数の上記スイッチ回路に共
通の上記制御入力端子が複数の上記スイッチ回路に少な
くとも１つ接続されていることを特徴としている。

【００１６】上記の発明によれば、複数のスイッチ回路
が設けられた場合、接続動作および分離動作を指示する
制御信号を入力するための制御入力端子が少なくとも１
つこれらのスイッチ回路に共通のものとなる。従って、
パッケージ状態のＬＳＩにおいて複数のスイッチ回路の
接続動作および分離動作を同時に制御したい場合に、制
御入力端子と接続されるリードフレーム数を抑えること
ができる。

【００１７】請求項３に係る発明のスキャンテスト回路
は、上記課題を解決するために、請求項２に記載のスキ
ャンテスト回路において、上記スイッチ回路および上記
制御入力端子を複数有し、複数の上記スイッチ回路には
２つ以上の上記制御入力端子に入力される上記制御信号
の論理の組み合わせによって接続動作および分離動作が
制御されるような論理回路を含むスイッチ回路が少なく
とも１つ設けられ、直列接続された２本以上の上記スキ
ャンチェーンを改めて１本のスキャンチェーンと見なす
とき、全ての上記制御入力端子に入力される上記制御信
号の論理の組み合わせに応じて上記スキャンチェーンの
本数が３種類以上に可変となることを特徴としている。

【００１８】上記の発明によれば、スキャンテスト回路
に複数のスイッチ回路および制御入力端子を設けること
により、スキャンチェーンの本数を３種類以上に変化さ
せることができる。

【００１９】例えば、６本の最短のスキャンチェーンが
存在して、これら６本のスキャンチェーンのそれぞれの
間にスイッチ回路を計５つ設けたとする。全てのスイッ
チ回路に分離動作を行わせればスキャンチェーンは６本
のままであり、スイッチ回路のいずれか１つに分離動
作、残りの５つに接続動作を行わせればスキャンチェー
ンは２本となる。また、全てのスイッチ回路に接続動作
を行わせればスキャンチェーンは１本となる。

【００２０】このようにスイッチ回路のいずれを接続動
作としいずれを分離動作とするかを選択するために、制
御入力端子の全てをそれぞれのスイッチ回路に固有に設
けるのではなく、全てのスイッチ回路に共通な制御入力
端子と、必要に応じて特定のスイッチ回路に付加される
その他の制御入力端子とを利用することにより制御入力
端子の数を節約する。

【００２１】そして、１つの制御入力端子が設けられた
スイッチ回路は１つの制御信号を入力することで接続動
作および分離動作が制御され、２つ以上の制御入力端子
が設けられたスイッチ回路は複数の制御信号の論理を組
み合わせて論理回路に通すことで接続動作および分離動
作が制御される。

【００２２】従って、制御入力端子に接続されるリード
フレーム数を抑えながら、３種類以上のＬＳＩの形態に
応じたスキャンテスト回路を構成することができる。

【００２３】請求項４に係る発明のスキャンテスト回路
は、上記課題を解決するために、請求項１ないし３のい
ずれかに記載のスキャンテスト回路において、上記スイ
ッチ回路は、上記制御入力端子に入力される上記制御信
号に応じて、２本の上記スキャンチェーンのうち前段の
スキャンチェーンからの出力信号を受けてそのまま後段
のスキャンチェーンに出力することにより２本の上記ス
キャンチェーンを互いに電気的に直列接続するか、出力
をハイインピーダンスとすることにより２本の上記スキ
ャンチェーンを互いに電気的に分離するかのどちらか一
方を選択することが可能なトライステートバッファであ
ることを特徴としている。

【００２４】上記の発明によれば、スイッチ回路がトラ
イステートバッファであることにより、トライステート
バッファが制御入力端子に入力される制御信号に応じて
通常のバッファ動作を行うときには、前段のスキャンチ
ェーンからの出力信号をそのまま後段のスキャンチェー
ンに出力するので、両スキャンチェーンを電気的に直列
接続することができる。

【００２５】一方、トライステートバッファの出力が制
御入力端子に入力される制御信号に応じてハイインピー
ダンスとなるときには、トライステートバッファは前段
のスキャンチェーンからの出力信号を出力側に通さない
ので、両スキャンチェーンを電気的に分離することがで
きる。

【００２６】このように、トライステートバッファを採
用することで簡単な構成のスイッチ回路を実現すること
ができる。

【００２７】請求項５に係る発明のスキャンテスト回路
は、上記課題を解決するために、請求項１ないし３のい
ずれかに記載のスキャンテスト回路において、上記スイ
ッチ回路は、２本の上記スキャンチェーンのうち前段の
スキャンチェーンからの出力信号が入力される第１入力
端子と、後段のスキャンチェーンへの入力信号が入力さ
れる第２入力端子と、上記出力信号および上記入力信号
のどちらか一方を後段のスキャンチェーンに出力する出
力端子とを有し、上記制御入力端子に入力される上記制
御信号に応じて、上記第１入力端子に入力された上記出
力信号をそのまま上記出力端子に出力することにより２
本の上記スキャンチェーンを互いに電気的に直列接続す
るか、上記第２入力端子に入力された上記入力信号をそ
のまま上記出力端子に出力することにより２本の上記ス
キャンチェーンを互いに電気的に分離するかのどちらか
一方を選択することが可能なマルチプレクサであること
を特徴としている。

【００２８】上記の発明によれば、スイッチ回路がマル
チプレクサであることにより、第１入力端子に入力され
た前段のスキャンチェーンからの出力信号をそのまま出
力端子に出力するか、第２入力端子に入力された後段の
スキャンチェーンへの入力信号をそのまま出力端子に出
力するかのどちらか一方を、制御入力端子に入力される
制御信号に応じて選択することができる。

【００２９】従って、前者の場合には両スキャンチェー
ンを電気的に直列接続することができ、後者の場合には
両スキャンチェーンを電気的に分離することができる。
このように、マルチプレクサを採用することで簡単な構
成のスイッチ回路を実現することができる。

【００３０】請求項６に係る発明のスキャンテスト回路
は、上記課題を解決するために、請求項１ないし５のい
ずれかに記載のスキャンテスト回路において、上記制御
入力端子にプルダウン抵抗またはプルアップ抵抗を接続
したことを特徴としている。

【００３１】制御入力端子にＨｉｇｈレベルかＬｏｗレ
ベルの制御信号が入力されたときにはスイッチ回路の動
作が定まるが、制御入力端子がオープン状態になったと
きは制御入力端子の電位がフローティングとなりスイッ
チ回路の動作は不安定になる。

【００３２】上記の発明によれば、制御入力端子にプル
ダウン抵抗またはプルアップ抵抗が接続されているた
め、制御入力端子がオープン状態のときは制御入力端子
がプルダウン抵抗によってＬｏｗレベル、プルアップ抵
抗によってＨｉｇｈレベルに固定される。従って、スイ
ッチ回路の動作を常に安定化させることができる。

【００３３】請求項７に係る発明の半導体装置は、上記
課題を解決するために、請求項１ないし６のいずれかに
記載のスキャンチェーン回路をパッケージ内に内蔵し、
所定の上記回路ブロックおよび上記スキャンチェーンを
上記パッケージ外部の回路と電気的に接続するための外
部接続端子が設けられた半導体装置であって、上記スキ
ャンチェーンは、上記テストパターンが入力されるスキ
ャンテスト用入力端子と、上記テストパターンに基づい
た上記被テスト回路ブロックの動作結果が出力されるス
キャンテスト用出力端子とを有し、上記スイッチ回路に
よって電気的に直列接続された２本の上記スキャンチェ
ーンのうち前段のスキャンチェーンの上記スキャンテス
ト用出力端子と後段のスキャンチェーンの上記スキャン
テスト用入力端子とは上記外部接続端子に電気的に接続
されていないことを特徴としている。

【００３４】パッケージ状態のＬＳＩには、回路ブロッ
クおよびスキャンチェーンをパッケージ外部の回路と電
気的に接続するため、リードフレームなどの外部接続端
子が設けられる。ウェハ状態やチップ状態にあるＬＳＩ
のスキャンテストを行うときには、スキャンテスト用入
力端子およびスキャンテスト用出力端子を任意に利用す
ることができたが、外部接続端子数の制限によりパッケ
ージ状態ではこれらの端子を全て外部接続端子に電気的
に接続することが困難である。

【００３５】上記の発明によれば、パッケージ状態で
は、スキャンチェーンをいくつか電気的に直列接続した
状態とし、直列接続された２本の上記スキャンチェーン
のうち前段のスキャンチェーンのスキャンテスト用出力
端子と後段のスキャンチェーンのスキャンテスト用入力
端子とは外部接続端子に電気的に接続されないようにす
る。

【００３６】従って、必要最小限のスキャンテスト用入
力端子およびスキャンテスト用出力端子を外部接続端子
に電気的に接続することにより、限られた外部接続端子
数のパッケージ状態でもスキャンテストを行うことが可
能な半導体装置を提供することができる。

【００３７】請求項８に係る発明のスキャンテスト方法
は、上記課題を解決するために、上記ＬＳＩが請求項１
ないし６のいずれかに記載のスキャンテスト回路を有す
るウェハ状態またはベアチップ状態のときは少なくとも
１つの上記スイッチ回路を分離動作させて上記スキャン
テストを行い、上記ＬＳＩが請求項７に記載の半導体装
置のときには、上記外部接続端子に電気的に接続された
上記スキャンテスト用入力端子および上記外部接続端子
に電気的に接続されたスキャンテスト用出力端子を用い
て上記スキャンテストを行うことを特徴としている。

【００３８】上記の発明によれば、ウェハ状態またはベ
アチップ状態にあるＬＳＩでは、ある程度スキャンチェ
ーンの本数が多くてもスキャンテストを行うことができ
るので、少なくとも１つのスイッチ回路を分離動作させ
てスキャンチェーンの本数を増やすことにより、テスト
パターンを短くしてテスト時間を短縮する。

【００３９】一方、パッケージ状態にあるＬＳＩ、すな
わち請求項７に記載の半導体装置の場合には、スキャン
チェーンに接続された外部接続端子数に制限があるた
め、この制限に見合うようスキャンチェーンの直列接続
を行ってウェハ状態またはベアチップ状態のときよりも
スキャンチェーンの本数を減らし、スキャンテストを行
う。

【００４０】この結果、ＬＳＩの形態が変化してもその
形態に応じた構成をとることが可能なマルチスキャン技
術のスキャンテスト方法を提供することができる。

【００４１】

【発明の実施の形態】本発明のスキャンテスト回路およ
びそれを備えた半導体装置ならびにスキャンテスト方法
の実施の一形態について図１ないし図６に基づいて説明
すれば、以下の通りである。

【００４２】図１に、本実施の形態のスキャンテスト回
路を備えたＬＳＩチップ１の回路のブロック図を示す。
ＬＳＩチップ１は、内部回路２ａ・２ｂ・２ｃ・２ｄ・
２ｅ・２ｆ、スキャンチェーン３・４・５、スキャン入
力パッドＳＩ１・ＳＩ２・ＳＩ３、スキャン出力パッド
ＳＯ１・ＳＯ２・ＳＯ３、スイッチＳＷ１・ＳＷ２、モ
ード切り替え用パッドＭＣ１、およびプルダウン抵抗９
から構成される。このうち、スキャンチェーン３・４・
５、スイッチＳＷ１・ＳＷ２、モード切り替え用パッド
ＭＣ１、およびプルダウン抵抗９がスキャンテスト回路
を構成している。

【００４３】回路ブロックおよび被テスト回路ブロック
としての内部回路２ａ・２ｂ・２ｃ・２ｄ・２ｅ・２ｆ
は組み合わせ回路であり、ＬＳＩチップ１の機能を果た
す主回路を構成している。スキャンチェーン３は、内部
回路２ａと内部回路２ｂとの間のＦＦ、および内部回路
２ｂと内部回路２ｃとの間のＦＦを一列につなぐことで
構成されている。スキャンチェーン３の入力側には、テ
ストパターンが入力されるスキャンテスト用入力端子と
してのスキャン入力パッドＳＩ１、出力側には、テスト
パターンに基づいたテスト結果が出力されるスキャンテ
スト用出力端子としてのスキャン出力パッドＳＯ１がＬ
ＳＩチップ１の端部付近に設けられている。

【００４４】同様に、スキャンチェーン４は、内部回路
２ｃと内部回路２ｄとの間のＦＦ、および内部回路２ｄ
と内部回路２ｅとの間のＦＦを一列につなぐことで構成
されている。スキャンチェーン４の入力側には、スキャ
ンテスト用入力端子としてのスキャン入力パッドＳＩ
２、出力側には、スキャンテスト用出力端子としてのス
キャン出力パッドＳＯ２がＬＳＩチップ１の端部付近に
設けられている。また、スキャンチェーン５は、内部回
路２ｅと内部回路２ｆとの間のＦＦ、および内部回路２
ｆの右側のＦＦを一列につなぐことで構成されている。
スキャンチェーン５の入力側には、スキャンテスト用入
力端子としてのスキャン入力パッドＳＩ３、出力側に
は、スキャンテスト用出力端子としてのスキャン出力パ
ッドＳＯ３がＬＳＩチップ１の端部付近に設けられてい
る。

【００４５】スイッチ回路としてのスイッチＳＷ１はス
キャン出力パッドＳＯ１とスキャン入力パッドＳＩ２と
の間に、スイッチ回路としてのスイッチＳＷ２はスキャ
ン出力パッドＳＯ２とスキャン入力パッドＳＩ３との間
に設けられており、それぞれスキャンチェーン３とスキ
ャンチェーン４との電気的な直列接続および分離、スキ
ャンチェーン４とスキャンチェーン５との電気的な直列
接続および分離を行う。

【００４６】制御入力端子としてのモード切り替え用パ
ッドＭＣ１は、ＬＳＩチップ１の端部付近に設けられ、
スイッチＳＷ１・ＳＷ２に接続されたスイッチＳＷ１・
ＳＷ２のモード切り替え用の端子である。モード切り替
え用パッドＭＣ１に入力される制御信号に応じてスイッ
チＳＷ１・ＳＷ２の接続モードおよび分離モードが設定
される。また、モード切り替え用パッドＭＣ１をスイッ
チＳＷ１・ＳＷ２に共通のものとすることにより、ＬＳ
Ｉチップ１上のパッドが必要以上に多くならないように
している。

【００４７】プルダウン抵抗９は、一端が接地されると
ともに他端がモード切り替え用パッドＭＣ１に接続され
ている。そして、モード切り替え用パッドＭＣ１がオー
プンの状態であるときにモード切り替え用パッドＭＣ１
をＬｏｗレベルとしてスイッチＳＷ１・ＳＷ２のモード
を確定することができるようになっている。なお、この
例ではプルダウン抵抗９を用いたが、これの代りに一端
がＨｉｇｈレベル端子に接続されたプルアップ抵抗を設
け、モード切り替え用パッドＭＣ１がオープンの状態で
あるときにモード切り替え用パッドＭＣ１がＨｉｇｈレ
ベルとなるようにしてもよい。

【００４８】上述のように、スキャンテスト回路は、３
つのスキャンチェーン３・４・５を電気的に直列接続お
よび分離することが可能な可変型マルチスキャン回路と
なっている。なお、同図ではＬＳＩチップ１上のパッド
のうち、スキャンテスト回路用のパッドのみを示してあ
る。

【００４９】本実施の形態のスキャンテスト回路では、
モード切り替え用パッドＭＣ１に入力される制御信号が
ＨｉｇｈレベルのときスイッチＳＷ１・ＳＷ２が分離モ
ードとなり、制御信号がＬｏｗレベルのとき、もしくは
モード切り替え用パッドＭＣ１がオープンのときスイッ
チＳＷ１・ＳＷ２が接続モードとなるように設定されて
いる。

【００５０】従って、モード切り替え用パッドＭＣ１に
Ｈｉｇｈレベルの制御信号が入力された場合には、スイ
ッチＳＷ１・ＳＷ２が分離モードになることによってス
キャンチェーン３・４・５が全て電気的に分離される。
つまり、テストパターンの入力にスキャン入力パッドＳ
Ｉ１・ＳＩ２・ＳＩ３が使用されるとともに、テスト結
果の出力にスキャン出力パッドＳＯ１・ＳＯ２・ＳＯ３
が使用され、計６個のパッドが用いられることになる。
この結果、テストパターンを短くしてテスト時間を短縮
させることができる。

【００５１】逆に、モード切り替え用パッドＭＣ１にＬ
ｏｗレベルの制御信号が入力された場合、もしくはモー
ド切り替え用パッドＭＣ１がオープンの場合には、スイ
ッチＳＷ１・ＳＷ２が接続モードになることによってス
キャンチェーン３・４・５が全て電気的に直列接続され
る。つまり、テストパターンの入力にスキャン入力パッ
ドＳＩ１が使用されるともに、テスト結果の出力にスキ
ャン出力パッドＳＯ３が使用され、計２個のパッドが用
いられることになる。この結果、テストパターンが長く
なってテスト時間が増大するが、スキャンテスト用入力
端子数およびスキャンテスト用出力端子数を抑えること
ができる。

【００５２】次に、図２ないし図４を用いて、本実施の
形態をさらに詳しく説明する。図２はＬＳＩチップ１１
の構成を示したものであり、図３は図２のＬＳＩチップ
１１をパッケージにアセンブリした後の、半導体装置と
してのＬＳＩパッケージ２１の構成を示したものであ
る。

【００５３】両図では、スキャンチェーンをスキャンチ
ェーン３〜８の６本、スイッチ回路をトライステートバ
ッファ１２・１３・１４・１５として４つ設けた場合を
示し、内部回路の図示を省略してある。トライステート
バッファ１２・１３・１４・１５を用いることで、簡単
な構成のスイッチ回路を実現することができる。また、
プルダウン抵抗９を設けたモード切り替え用パッドＭＣ
１は、トライステートバッファ１２・１３・１４・１５
に共通のものとして接続されている。

【００５４】また、ＬＳＩパッケージ２１では、スキャ
ン入力パッドＳＩ１・ＳＩ４およびスキャン出力パッド
ＳＯ３・ＳＯ６がそれぞれ外部接続端子としてのリード
フレームＬ１・Ｌ２・Ｌ３・Ｌ４に電気的に接続されて
いる。その他のリードフレームは内部回路用に使用され
るものである。

【００５５】この場合、図２のＬＳＩチップ１１のスキ
ャンテストに使用できるパッドは、スキャン入力パッド
ＳＩ１〜ＳＩ６、スキャン出力パッドＳＯ１〜ＳＯ６、
およびモード切り替え用パッドＭＣ１の１３個である。
一方、図３のＬＳＩパッケージ２１のスキャンテストに
使用できるパッドはスキャン入力パッドＳＩ１・ＳＩ
４、スキャン出力パッドＳＯ３・ＳＯ６の４個である。

【００５６】すなわち、ＬＳＩパッケージ２１では、ト
ライステートバッファ１２・１３・１４・１５のそれぞ
れによって電気的に直列接続された２本ずつのスキャン
チェーンのうち、前段のスキャンチェーンのスキャン出
力パッドＳＯ１・ＳＯ２・ＳＯ４・ＳＯ５および、後段
のスキャンチェーンのスキャン入力パッドＳＩ２・ＳＩ
３・ＳＩ５・ＳＩ６が、テストパターンの入力やテスト
結果の出力に使用する必要がないので、リードフレーム
に電気的に接続されていない。

【００５７】図２のＬＳＩチップでは、モード切り替え
用パッドＭＣ１を除いた１２個のパッドのうち６個ずつ
を、スキャンテスト用の端子として利用することができ
る。従って、全部で６本のスキャンチェーンを使用して
スキャンテストを行うことができる。この場合、モード
切り替え用パッドＭＣ１に入力される制御信号をＨｉｇ
ｈレベルとし、４個のトライステートバッファ１２・１
３・１４・１５の出力を全てハイインピーダンスを示す
“Ｚ”となるようにして６本のスキャンチェーンを全て
電気的に分離する。

【００５８】この結果、テストパターンを短くしてテス
ト時間を短縮させることができる。なお、上記の説明で
はＬＳＩがベアチップの状態の場合について述べたが、
チップ化前のウェハ状態における個々のＬＳＩについて
も同様のことが言える。

【００５９】一方、図３のＬＳＩパッケージでは、前述
したように、全パッドのうちスキャン入力パッドＳＩ１
・ＳＩ４およびスキャン出力パッドＳＯ３・ＳＯ６の４
個のパッドのみがそれぞれリードフレームＬ１・Ｌ２・
Ｌ３・Ｌ４に電気的に接続されている。この場合、モー
ド切り替え用パッドＭＣ１はオープンとなっているが、
プルダウン抵抗９によりモード切り替え用パッドＭＣ１
の電位はＬｏｗレベルとなるため、４個のトライステー
トバッファ１２・１３・１４・１５は、入力された値を
そのまま出力する通常のバッファとして動作する。

【００６０】従って、トライステートバッファ１２はス
キャンチェーン３からの出力信号をそのままスキャンチ
ェーン４に、トライステートバッファ１３はスキャンチ
ェーン４からの出力信号をそのままスキャンチェーン５
に、トライステートバッファ１４はスキャンチェーン６
からの出力信号をそのままスキャンチェーン７に、トラ
イステートバッファ１５はスキャンチェーン７からの出
力信号をそのままスキャンチェーン８に出力する。

【００６１】すなわち、スキャンチェーン３・４・５は
電気的に直列接続されるとともに、スキャンチェーン６
・７・８も電気的に直列接続されるが、このとき全体と
して２本のスキャンチェーンが構成されたと見なすこと
ができる。これにより、ＬＳＩチップ１１の場合と比較
してテストパターンが長くなり、テスト時間が増大する
が、スキャンテストに必要なパッド数は１３個から４個
と少なくすることができ、従って、スキャンテストに用
いられるＬＳＩパッケージ２１のリードフレーム数を抑
えることができる。

【００６２】このように、ウェハ状態またはベアチップ
状態にあるＬＳＩでは、スキャンチェーンの本数を増や
し、パッケージ状態にあるＬＳＩでは、リードフレーム
数の制限に見合うようスキャンチェーンの本数を減らす
スキャンテスト方法により、ＬＳＩの形態に応じたスキ
ャンテストを実施することができる。

【００６３】図４は、図２のＬＳＩチップ１１で６本の
スキャンチェーンを使用したときのテスト時間と、図３
のＬＳＩパッケージ２１で２本のスキャンチェーンを使
用したときのテスト時間とを示したものである。スキャ
ンテストの場合、テストパターンの大部分が回路内のス
キャンフリップフロップにデータをセットあるいは読み
出すためのスキャンシフト動作で占められ、ごく一部が
内部組み合わせ回路を動作させて、その結果を次段のス
キャンフリップフロップに取り込むデータキャプチャ動
作となっている。

【００６４】ここで、ＬＳＩチップ１１でのスキャンテ
ストとＬＳＩパッケージ２１でのスキャンテストとを比
較すると、ＬＳＩチップ１１では、スキャンチェーンの
本数がＬＳＩパッケージ２１の場合の３倍あり、スキャ
ンチェーンの長さがＬＳＩパッケージ２１の場合の１／
３であるため、スキャンシフトに必要なテストパターン
は１／３で済む。よって、テスト時間もＬＳＩチップ１
１の場合はＬＳＩパッケージ２１の場合の１／３しかか
からない。

【００６５】以上は、スイッチ回路にトライステートバ
ッファを使用した例について述べたが、これに限らず、
マルチプレクサを使用することもできる。例えば図５に
示すように、ＬＳＩチップ２５に、第１入力端子２６ａ
・２７ａ、第２入力端子２６ｂ・２７ｂ、および出力端
子２６ｃ・２７ｃをそれぞれ有するマルチプレクサ２６
・２７を用いる。また、マルチプレクサ２６・２７に
は、プルダウン抵抗９が設けられたモード切り替え用パ
ッドＭＣ１が接続されている。

【００６６】マルチプレクサ２６は、第１入力端子２６
ａがスキャンチェーン３の出力側であるスキャン出力パ
ッドＳＯ１に、第２入力端子２６ｂがスキャンチェーン
４の入力側であるスキャン出力パッドＳＩ２にそれぞれ
接続されている。また、出力端子２６ｃはスキャンチェ
ーン４の先頭のＦＦの入力側に接続されている。

【００６７】マルチプレクサ２７も同様に、第１入力端
子２７ａがスキャンチェーン４の出力側であるスキャン
出力パッドＳＯ２に、第２入力端子２７ｂがスキャンチ
ェーン５の入力側であるスキャン入力パッドＳＩ３にそ
れぞれ接続されている。また、出力端子２７ｃはスキャ
ンチェーン５の先頭のＦＦの入力側に接続されている。
モード切り替え用パッドＭＣ１はマルチプレクサ２６・
２７に共通のものとなっている。

【００６８】上記の構成において、モード切り替え用パ
ッドＭＣ１にＨｉｇｈレベルの制御信号が入力される
と、マルチプレクサ２６では第２入力端子２６ｂが選択
的に出力端子２６ｃとつながり、第２入力端子２６ｂに
入力されるスキャンチェーン４への入力信号がそのまま
出力端子２６ｃからスキャンチェーン４へ出力される。
従って、スキャンチェーン３とスキャンチェーン４とは
電気的に分離される。同時に、マルチプレクサ２７では
第２入力端子２７ｂが選択的に出力端子２７ｃとつなが
り、第２入力端子２７ｂに入力されるスキャンチェーン
５への入力信号がそのまま出力端子２７ｃから再びスキ
ャンチェーン５へ出力される。従って、スキャンチェー
ン４とスキャンチェーン５とは電気的に分離される。こ
の結果、スキャンチェーンは全体で３本となる。

【００６９】一方、モード切り替え用パッドＭＣ１にＬ
ｏｗレベルの制御信号が入力される、もしくはモード切
り替え用パッドＭＣ１がオープンになると、マルチプレ
クサ２６は第１入力端子２６ａが選択的に出力端子２６
ｃとつながり、第１入力端子２６ａに入力されるスキャ
ンチェーン３からの出力信号がそのまま出力端子２６ｃ
からスキャンチェーン４へ出力される。従って、スキャ
ンチェーン３とスキャンチェーン４とは電気的に直列接
続される。

【００７０】同時に、マルチプレクサ２７は第１入力端
子２７ａが選択的に出力端子２７ｃとつながり、第１入
力端子２７ａに入力されるスキャンチェーン４からの出
力信号がそのまま出力端子２７ｃからスキャンチェーン
５へ出力される。従って、スキャンチェーン４とスキャ
ンチェーン５とは電気的に直列接続される。この結果、
スキャンチェーンは全体で１本となる。

【００７１】以上のように、トライステートバッファと
同様、マルチプレクサを用いた場合にも簡単な構成のス
イッチ回路を実現することができる。

【００７２】次に、図６に、スキャンチェーンの本数を
３種類に設定することができるスキャンテスト回路の構
成を示す。同図のＬＳＩチップ３１は、図２のＬＳＩチ
ップ１１のスキャンチェーン５とスキャンチェーン６と
の間にトライステートバッファ１６を追加したものであ
る。。また、トライステートバッファ１６には、論理回
路としてのＯＲ回路３２を介してモード切り替え用パッ
ドＭＣ１・ＭＣ２が接続される。モード切り替え用パッ
ドＭＣ２にはプルダウン抵抗３３が設けられている。Ｏ
Ｒ回路３２は、モード切り替え用パッドＭＣ１・ＭＣ２
に入力された２つの制御信号を入力信号とし、その演算
結果を出力信号としてトライステートバッファ１６に出
力する。

【００７３】上記の構成のスキャンテスト回路におい
て、トライステートバッファ１２・１３・１４・１５は
モード切り替え用パッドＭＣ１に入力される制御信号の
論理によってのみモードが確定するが、トライステート
バッファ１６はモード切り替え用パッドＭＣ１・ＭＣ２
に入力される制御信号の両方の論理の組み合わせによっ
てモードが確定する。ただし、オープンの場合もＬｏｗ
レベルの制御信号が入力されたと見なす。

【００７４】例えば、モード切り替え用パッドＭＣ１・
ＭＣ２の少なくともどちらか一方がＨｉｇｈレベルとさ
れるとトライステートバッファ１６は分離モードに確定
し、両方ともオープン状態とされるとトライステートバ
ッファ１６は接続モードに確定する。

【００７５】表１に、モード切り替え用パッドＭＣ１・
ＭＣ２のそれぞれの論理の組み合わせに対して、スキャ
ンチェーンの接続状態のモードがどのように変化するか
を示す。

【００７６】

【表１】

【００７７】表１より、モード切り替え用パッドＭＣ１
をＨｉｇｈレベルとすることでモード１となり、スキャ
ンチェーンは６本、スキャンテストに使用できるパッド
は１２個となる。この場合、モード切り替え用パッドＭ
Ｃ２はＨｉｇｈレベル、Ｌｏｗレベル、オープンのいず
れであってもよい。また、モード切り替え用パッドＭＣ
１をＬｏｗレベルもしくはオープン、モード切り替え用
パッドＭＣ２をＨｉｇｈレベルとすることでモード２と
なり、スキャンチェーンは２本、スキャンテストに使用
できるパッドはスキャン入力パッドＳＩ１・ＳＩ４、ス
キャン出力パッドＳＯ３・ＳＯ６の４個となる。

【００７８】さらに、モード切り替え用パッドＭＣ１を
Ｌｏｗレベルもしくはオープン、モード切り替え用パッ
ドＭＣ２をＬｏｗレベルもしくはオープンとすることで
モード３となり、スキャンチェーンは１本、スキャンテ
ストに使用できるパッドはスキャン入力パッドＳＩ１、
スキャン出力パッドＳＯ６の２個となる。

【００７９】この例では、ＬＳＩチップ３１をアセンブ
リするパッケージにタイプＡとタイプＢの２種類あり、
ベアチップ状態では６本のスキャンチェーン、タイプＡ
のパッケージにアセンブリする場合には２本のスキャン
チェーン、タイプＢのパッケージにアセンブリする場合
には１本のスキャンチェーンをそれぞれ使用してスキャ
ンテストを行いたいようなケースに有効である。

【００８０】なお、上記の説明ではスキャンチェーンの
本数が３種類に可変であるとしたが、複数の制御信号の
論理を組み合わせることによって制御するトライステー
トバッファを増やして、スキャンチェーンの本数を４種
類以上に可変とすれば、より汎用性の高いスキャンテス
ト回路となる。また、トライステートバッファを前述の
マルチプレクサに置き換えてもよいことはもちろんであ
る。

【００８１】

【発明の効果】請求項１に係る発明のスキャンテスト回
路は、以上のように、ＬＳＩ内の回路ブロック間に設け
られた複数のフリップフロップを接続してなる複数本の
スキャンチェーンを有し、上記スキャンチェーンを構成
するフリップフロップのうち回路テスト対象となる被テ
スト回路ブロックの入力側に接続されたフリップフロッ
プにスキャンテスト用のテストパターンをシリアルに入
力して、上記スキャンチェーンを構成するフリップフロ
ップのうち上記被テスト回路ブロックの出力側に接続さ
れたフリップフロップに上記テストパターンに基づいた
上記被テスト回路ブロックの動作結果を出力するスキャ
ンテストを行うことが可能なスキャンテスト回路におい
て、２本の上記スキャンチェーンを互いに電気的に直列
接続または分離するスイッチ回路を少なくとも１つ有
し、上記スイッチ回路には上記スイッチ回路の接続動作
および分離動作を制御する制御信号が入力される制御入
力端子が接続されている構成である。

【００８２】それゆえ、ＬＳＩがウェハ状態またはチッ
プ状態である段階におけるスキャンテストではスキャン
チェーンをできるだけ多くしてテストパターンを短く
し、テスト時間を短縮させることができる。一方、ＬＳ
Ｉがパッケージにアセンブリされた後の段階におけるス
キャンテストでは、限られたリードフレーム数に合わせ
てスキャンチェーンの本数を減少させることができる。

【００８３】この結果、ＬＳＩの形態の変化に応じてス
キャンチェーンの本数を変化させることが可能なスキャ
ンテスト回路を提供することができるという効果を奏す
る。

【００８４】請求項２に係る発明のスキャンテスト回路
は、以上のように、請求項１に記載のスキャンテスト回
路において、複数の上記スイッチ回路に共通の上記制御
入力端子が複数の上記スイッチ回路に少なくとも１つ接
続されている構成である。

【００８５】それゆえ、パッケージ状態のＬＳＩにおい
て複数のスイッチ回路の接続動作および分離動作を同時
に制御したい場合に、制御入力端子と接続されるリード
フレームを節約することができるという効果を奏する。

【００８６】請求項３に係る発明のスキャンテスト回路
は、以上のように、請求項２に記載のスキャンテスト回
路において、上記スイッチ回路および上記制御入力端子
を複数有し、複数の上記スイッチ回路には２つ以上の上
記制御入力端子に入力される上記制御信号の論理の組み
合わせによって接続動作および分離動作が制御されるよ
うな論理回路を含むスイッチ回路が少なくとも１つ設け
られ、直列接続された２本以上の上記スキャンチェーン
を改めて１本のスキャンチェーンと見なすとき、全ての
上記制御入力端子に入力される上記制御信号の論理の組
み合わせに応じて上記スキャンチェーンの本数が３種類
以上に可変となる構成である。

【００８７】それゆえ、制御入力端子に接続されるリー
ドフレーム数を少なくしながら、３種類以上のＬＳＩの
形態に応じたスキャンテスト回路を構成することができ
るという効果を奏する。

【００８８】請求項４に係る発明のスキャンテスト回路
は、以上のように、請求項１ないし３のいずれかに記載
のスキャンテスト回路において、上記スイッチ回路は、
上記制御入力端子に入力される上記制御信号に応じて、
２本の上記スキャンチェーンのうち前段のスキャンチェ
ーンからの出力信号を受けてそのまま後段のスキャンチ
ェーンに出力することにより２本の上記スキャンチェー
ンを互いに電気的に直列接続するか、出力をハイインピ
ーダンスとすることにより２本の上記スキャンチェーン
を互いに電気的に分離するかのどちらか一方を選択する
ことが可能なトライステートバッファである構成であ
る。

【００８９】それゆえ、トライステートバッファを採用
することで簡単な構成のスイッチ回路を実現することが
できるという効果を奏する。

【００９０】請求項５に係る発明のスキャンテスト回路
は、以上のように、請求項１ないし３のいずれかに記載
のスキャンテスト回路において、上記スイッチ回路は、
２本の上記スキャンチェーンのうち前段のスキャンチェ
ーンからの出力信号が入力される第１入力端子と、後段
のスキャンチェーンへの入力信号が入力される第２入力
端子と、上記出力信号および上記入力信号のどちらか一
方を後段のスキャンチェーンに出力する出力端子とを有
し、上記制御入力端子に入力される上記制御信号に応じ
て、上記第１入力端子に入力された上記出力信号をその
まま上記出力端子に出力することにより２本の上記スキ
ャンチェーンを互いに電気的に直列接続するか、上記第
２入力端子に入力された上記入力信号をそのまま上記出
力端子に出力することにより２本の上記スキャンチェー
ンを互いに電気的に分離するかのどちらか一方を選択す
ることが可能なマルチプレクサである構成である。

【００９１】それゆえ、マルチプレクサを採用すること
で簡単な構成のスイッチ回路を実現することができると
いう効果を奏する。

【００９２】請求項６に係る発明のスキャンテスト回路
は、以上のように、請求項１ないし５のいずれかに記載
のスキャンテスト回路において、上記制御入力端子にプ
ルダウン抵抗またはプルアップ抵抗を接続した構成であ
る。

【００９３】それゆえ、制御入力端子がオープン状態の
ときは制御入力端子がプルダウン抵抗によってＬｏｗレ
ベル、プルアップ抵抗によってＨｉｇｈレベルに固定さ
れる。従って、スイッチ回路の動作を常に安定化させる
ことができるという効果を奏する。

【００９４】請求項７に係る発明の半導体装置は、以上
のように、請求項１ないし６のいずれかに記載のスキャ
ンチェーン回路をパッケージ内に内蔵し、所定の上記回
路ブロックおよび上記スキャンチェーンを上記パッケー
ジ外部の回路と電気的に接続するための外部接続端子が
設けられた半導体装置であって、上記スキャンチェーン
は、上記テストパターンが入力されるスキャンテスト用
入力端子と、上記テストパターンに基づいた上記被テス
ト回路ブロックの動作結果が出力されるスキャンテスト
用出力端子とを有し、上記スイッチ回路によって電気的
に直列接続された２本の上記スキャンチェーンのうち前
段のスキャンチェーンの上記スキャンテスト用出力端子
と後段のスキャンチェーンの上記スキャンテスト用入力
端子とは上記外部接続端子に電気的に接続されていない
構成である。

【００９５】それゆえ、パッケージ状態では、外部接続
端子数に応じてスキャンチェーンをいくつか電気的に直
列接続した状態とするので、必要最小限のスキャンテス
ト用入力端子およびスキャンテスト用出力端子を外部接
続端子に電気的に接続することにより、限られた外部接
続端子数のパッケージ状態でもスキャンテストを行うこ
とが可能な半導体装置を提供することができるという効
果を奏する。

【００９６】請求項８に係る発明のスキャンテスト方法
は、以上のように、上記ＬＳＩが請求項１ないし６のい
ずれかに記載のスキャンテスト回路を有するウェハ状態
またはベアチップ状態のときは少なくとも１つの上記ス
イッチ回路を分離動作させて上記スキャンテストを行
い、上記ＬＳＩが請求項７に記載の半導体装置のときに
は、上記外部接続端子に電気的に接続された上記スキャ
ンテスト用入力端子および上記外部接続端子に電気的に
接続されたスキャンテスト用出力端子を用いて上記スキ
ャンテストを行う構成である。

【００９７】それゆえ、ＬＳＩの形態が変化してもその
形態に応じた構成をとることが可能なマルチスキャン技
術のスキャンテスト方法を提供することができるという
効果を奏する。

【図面の簡単な説明】

【図１】本発明の実施の一形態におけるスキャンテスト
回路を有するＬＳＩチップの構成を示すブロック図であ
る。

【図２】本発明の実施の一形態における他のスキャンテ
スト回路を有するＬＳＩチップの構成を示すブロック図
である。

【図３】本発明の実施の一形態における半導体装置の構
成を示す説明図である。

【図４】図２のＬＳＩチップと図３の半導体装置とをス
キャンテストした場合の処理の時間変化を示す説明図で
ある。

【図５】本発明の実施の一形態におけるさらに他のスキ
ャンテスト回路を有するＬＳＩチップの構成を示すブロ
ック図である。

【図６】本発明の実施の一形態におけるさらに他のスキ
ャンテスト回路を有するＬＳＩチップの構成を示すブロ
ック図である。

【図７】従来のスキャンテスト回路を有するＬＳＩチッ
プの構成を示すブロック図である。

【図８】従来の他のスキャンテスト回路を有するＬＳＩ
チップの構成を示すブロック図である。

【符号の説明】

１ ＬＳＩチップ（ＬＳＩ） ２ａ 内部回路（回路ブロック、被テスト回路ブロッ
ク） ２ｂ 内部回路（回路ブロック、被テスト回路ブロッ
ク） ２ｃ 内部回路（回路ブロック、被テスト回路ブロッ
ク） ２ｄ 内部回路（回路ブロック、被テスト回路ブロッ
ク） ２ｅ 内部回路（回路ブロック、被テスト回路ブロッ
ク） ２ｆ 内部回路（回路ブロック、被テスト回路ブロッ
ク） ３ スキャンチェーン ４ スキャンチェーン ５ スキャンチェーン ６ スキャンチェーン ７ スキャンチェーン ８ スキャンチェーン ９ プルダウン抵抗 １１ ＬＳＩチップ（ＬＳＩ） １２ トライステートバッファ １３ トライステートバッファ １４ トライステートバッファ １５ トライステートバッファ ２１ ＬＳＩパッケージ（ＬＳＩ） ２５ ＬＳＩチップ ２６ マルチプレクサ ２６ａ 第１入力端子 ２６ｂ 第２入力端子 ２６ｃ 出力端子 ２７ マルチプレクサ ２７ａ 第１入力端子 ２７ｂ 第２入力端子 ２７ｃ 出力端子 ３１ ＬＳＩチップ（ＬＳＩ） ３２ ＯＲ回路（論理回路） ３３ プルダウン抵抗 Ｌ１ リードフレーム（外部接続端子） Ｌ２ リードフレーム（外部接続端子） Ｌ３ リードフレーム（外部接続端子） Ｌ４ リードフレーム（外部接続端子） ＭＣ１ モード切り替え用パッド（制御入力端子） ＭＣ２ モード切り替え用パッド（制御入力端子） ＳＩ１ スキャン入力パッド（スキャンテスト用入力端
子） ＳＩ２ スキャン入力パッド（スキャンテスト用入力端
子） ＳＩ３ スキャン入力パッド（スキャンテスト用入力端
子） ＳＩ４ スキャン入力パッド（スキャンテスト用入力端
子） ＳＩ５ スキャン入力パッド（スキャンテスト用入力端
子） ＳＩ６ スキャン入力パッド（スキャンテスト用入力端
子） ＳＯ１ スキャン出力パッド（スキャンテスト用出力端
子） ＳＯ２ スキャン出力パッド（スキャンテスト用出力端
子） ＳＯ３ スキャン出力パッド（スキャンテスト用出力端
子） ＳＯ４ スキャン出力パッド（スキャンテスト用出力端
子） ＳＯ５ スキャン出力パッド（スキャンテスト用出力端
子） ＳＯ６ スキャン出力パッド（スキャンテスト用出力端
子）

Claims (8)

【特許請求の範囲】
1. 【請求項１】ＬＳＩ内の回路ブロック間に設けられた複
   数のフリップフロップを接続してなる複数本のスキャン
   チェーンを有し、上記スキャンチェーンを構成するフリ
   ップフロップのうち回路テスト対象となる被テスト回路
   ブロックの入力側に接続されたフリップフロップにスキ
   ャンテスト用のテストパターンをシリアルに入力して、
   上記スキャンチェーンを構成するフリップフロップのう
   ち上記被テスト回路ブロックの出力側に接続されたフリ
   ップフロップに上記テストパターンに基づいた上記被テ
   スト回路ブロックの動作結果を出力するスキャンテスト
   を行うことが可能なスキャンテスト回路において、 ２本の上記スキャンチェーンを互いに電気的に直列接続
   または分離するスイッチ回路を少なくとも１つ有し、上
   記スイッチ回路には上記スイッチ回路の接続動作および
   分離動作を制御する制御信号が入力される制御入力端子
   が接続されていることを特徴とするスキャンテスト回
   路。
2. 【請求項２】複数の上記スイッチ回路に共通の上記制御
   入力端子が複数の上記スイッチ回路に少なくとも１つ接
   続されていることを特徴とする請求項１に記載のスキャ
   ンテスト回路。
3. 【請求項３】上記スイッチ回路および上記制御入力端子
   を複数有し、複数の上記スイッチ回路には２つ以上の上
   記制御入力端子に入力される上記制御信号の論理の組み
   合わせによって接続動作および分離動作が制御されるよ
   うな論理回路を含むスイッチ回路が少なくとも１つ設け
   られ、直列接続された２本以上の上記スキャンチェーン
   を改めて１本のスキャンチェーンと見なすとき、全ての
   上記制御入力端子に入力される上記制御信号の論理の組
   み合わせに応じて上記スキャンチェーンの本数が３種類
   以上に可変となることを特徴とする請求項２に記載のス
   キャンテスト回路。
4. 【請求項４】上記スイッチ回路は、上記制御入力端子に
   入力される上記制御信号に応じて、２本の上記スキャン
   チェーンのうち前段のスキャンチェーンからの出力信号
   を受けてそのまま後段のスキャンチェーンに出力するこ
   とにより２本の上記スキャンチェーンを互いに電気的に
   直列接続するか、出力をハイインピーダンスとすること
   により２本の上記スキャンチェーンを互いに電気的に分
   離するかのどちらか一方を選択することが可能なトライ
   ステートバッファであることを特徴とする請求項１ない
   し３のいずれかに記載のスキャンテスト回路。
5. 【請求項５】上記スイッチ回路は、２本の上記スキャン
   チェーンのうち前段のスキャンチェーンからの出力信号
   が入力される第１入力端子と、後段のスキャンチェーン
   への入力信号が入力される第２入力端子と、上記出力信
   号および上記入力信号のどちらか一方を後段のスキャン
   チェーンに出力する出力端子とを有し、上記制御入力端
   子に入力される上記制御信号に応じて、上記第１入力端
   子に入力された上記出力信号をそのまま上記出力端子に
   出力することにより２本の上記スキャンチェーンを互い
   に電気的に直列接続するか、上記第２入力端子に入力さ
   れた上記入力信号をそのまま上記出力端子に出力するこ
   とにより２本の上記スキャンチェーンを互いに電気的に
   分離するかのどちらか一方を選択することが可能なマル
   チプレクサであることを特徴とする請求項１ないし３の
   いずれかに記載のスキャンテスト回路。
6. 【請求項６】上記制御入力端子にプルダウン抵抗または
   プルアップ抵抗を接続したことを特徴とする請求項１な
   いし５のいずれかに記載のスキャンテスト回路。
7. 【請求項７】請求項１ないし６のいずれかに記載のスキ
   ャンチェーン回路をパッケージ内に内蔵し、所定の上記
   回路ブロックおよび上記スキャンチェーンを上記パッケ
   ージ外部の回路と電気的に接続するための外部接続端子
   が設けられた半導体装置であって、上記スキャンチェー
   ンは、上記テストパターンが入力されるスキャンテスト
   用入力端子と、上記テストパターンに基づいた上記被テ
   スト回路ブロックの動作結果が出力されるスキャンテス
   ト用出力端子とを有し、上記スイッチ回路によって電気
   的に直列接続された２本の上記スキャンチェーンのうち
   前段のスキャンチェーンの上記スキャンテスト用出力端
   子と後段のスキャンチェーンの上記スキャンテスト用入
   力端子とは上記外部接続端子に電気的に接続されていな
   いことを特徴とする半導体装置。
8. 【請求項８】上記ＬＳＩが請求項１ないし６のいずれか
   に記載のスキャンテスト回路を有するウェハ状態または
   ベアチップ状態のときは少なくとも１つの上記スイッチ
   回路を分離動作させて上記スキャンテストを行い、上記
   ＬＳＩが請求項７に記載の半導体装置のときには、上記
   外部接続端子に電気的に接続された上記スキャンテスト
   用入力端子および上記外部接続端子に電気的に接続され
   たスキャンテスト用出力端子を用いて上記スキャンテス
   トを行うことを特徴とするスキャンテスト方法。