JP2550521B2 - 集積回路の配線方法 - Google Patents
集積回路の配線方法Info
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- JP2550521B2 JP2550521B2 JP61060038A JP6003886A JP2550521B2 JP 2550521 B2 JP2550521 B2 JP 2550521B2 JP 61060038 A JP61060038 A JP 61060038A JP 6003886 A JP6003886 A JP 6003886A JP 2550521 B2 JP2550521 B2 JP 2550521B2
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- flops
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- flop
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- Design And Manufacture Of Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、例えばテストモードとノーマルモードと
が設定でき、スキャンパス試験法により回路試験を行え
る集積回路の配線方法に関する。
が設定でき、スキャンパス試験法により回路試験を行え
る集積回路の配線方法に関する。
この発明は、フリップフロップとゲート回路との組合
わせで構成され、例えばテストモードとノーマルモード
とが設定できる集積回路の配線方法において、配置上近
接した位置にあるフリップフロップの出力端子とテスト
モード用入力端子とを互いに接続することにより、配線
領域を減少させ、チップ面積を縮小するようにしたもの
である。
わせで構成され、例えばテストモードとノーマルモード
とが設定できる集積回路の配線方法において、配置上近
接した位置にあるフリップフロップの出力端子とテスト
モード用入力端子とを互いに接続することにより、配線
領域を減少させ、チップ面積を縮小するようにしたもの
である。
ディジタル回路は、基本的にフリップフロップと組合
わせゲート回路とにより構成されている。LSI（大規模
集積回路）では、回路規模が非常に大きくなると、同一
チップ上に配置されるフリップフロップ及び組合わせゲ
ート回路の数が非常に多くなり、そのため、その良否を
判定するための試験が難しくなる。
わせゲート回路とにより構成されている。LSI（大規模
集積回路）では、回路規模が非常に大きくなると、同一
チップ上に配置されるフリップフロップ及び組合わせゲ
ート回路の数が非常に多くなり、そのため、その良否を
判定するための試験が難しくなる。
LSIの試験は、従来、試験パターンをLSIに与え、LSI
の内部状態を設定し、LSIの出力パターンと期待値と比
較してその良否を判定するようになされている。LSIの
中で試験パターンが入力される入力端子と信号的に近接
する内部論理は、任意に状態を設定することは容易であ
るが、その結果を出力することが難しい。即ち、コント
ロールアビリティ（制御容易性）は良好であるが、オブ
ザーブアビリティ（観測容易性）が良くない。一方、出
力端子と信号的に近接する部分は、その出力を観測する
ことは容易であるが、内部論理を任意に設定することが
難しい。即ち、オブザーブアビリティは良好であるが、
コントロールアビリティが良くない。
の内部状態を設定し、LSIの出力パターンと期待値と比
較してその良否を判定するようになされている。LSIの
中で試験パターンが入力される入力端子と信号的に近接
する内部論理は、任意に状態を設定することは容易であ
るが、その結果を出力することが難しい。即ち、コント
ロールアビリティ（制御容易性）は良好であるが、オブ
ザーブアビリティ（観測容易性）が良くない。一方、出
力端子と信号的に近接する部分は、その出力を観測する
ことは容易であるが、内部論理を任意に設定することが
難しい。即ち、オブザーブアビリティは良好であるが、
コントロールアビリティが良くない。
そこで、LSIの試験を効率的に行う方法として、スキ
ャンパス試験法が提案されている。スキャンパス試験法
では、LSIの動作モードとしてノーマルモードとは別個
にテストモードが設けられている。テストモードでは、
LSIの中のフリップフロップがシフトレジスタとして機
能される。これにより、各フリップフロップにゲート回
路をパスしてシリアルにデータが転送され、各フリップ
フロップが任意の状態に設定可能となる。また、各フリ
ップフロップの出力は、テストモードでゲート回路をパ
スして転送され、出力端子から取り出される。即ち、ス
キャンパス試験法では、コントロールアビリティが向上
されると共に、オブザーブアビリティが向上される。
ャンパス試験法が提案されている。スキャンパス試験法
では、LSIの動作モードとしてノーマルモードとは別個
にテストモードが設けられている。テストモードでは、
LSIの中のフリップフロップがシフトレジスタとして機
能される。これにより、各フリップフロップにゲート回
路をパスしてシリアルにデータが転送され、各フリップ
フロップが任意の状態に設定可能となる。また、各フリ
ップフロップの出力は、テストモードでゲート回路をパ
スして転送され、出力端子から取り出される。即ち、ス
キャンパス試験法では、コントロールアビリティが向上
されると共に、オブザーブアビリティが向上される。
このスキャンパス試験法は、試験ステップが確立でき
るので、自動化が容易である。また、コントロールアビ
リティとオブザーブアビリティが共に向上されるので、
LSIの良否を判定するフォールトデイテクション検査の
みならず、LSIのどの部分に故障が生じているかを判断
するフォールトロケーションの検査も行える。
るので、自動化が容易である。また、コントロールアビ
リティとオブザーブアビリティが共に向上されるので、
LSIの良否を判定するフォールトデイテクション検査の
みならず、LSIのどの部分に故障が生じているかを判断
するフォールトロケーションの検査も行える。
第５図は、スキャンパス試験法を用いてLSIの試験を
行うことができるようになされたテスト機能を有するLS
Iの論理回路である。
行うことができるようになされたテスト機能を有するLS
Iの論理回路である。
第５図において、F11,F12,F13が夫々２ポートのフリ
ップフロップを示し、G11,G12,G13が夫々組合わせゲー
ト回路を示すものである。２ポートのフリップフロップ
F11〜F13は、２つのデータ入力端子ND,TDと、２つのク
ロック入力端子NCK,TCKと、１つの出力端子Ｑとを有し
ている。クロック入力端子NCKにクロックを供給する
と、フリップフロップF11〜F13は、データ入力端子NDに
対するフリップフロップとして動作する。クロック入力
端子TCKにクロックを供給すると、フリップフロップF11
〜F13は、データ入力端子TDに対するフリップフロップ
として動作する。
ップフロップを示し、G11,G12,G13が夫々組合わせゲー
ト回路を示すものである。２ポートのフリップフロップ
F11〜F13は、２つのデータ入力端子ND,TDと、２つのク
ロック入力端子NCK,TCKと、１つの出力端子Ｑとを有し
ている。クロック入力端子NCKにクロックを供給する
と、フリップフロップF11〜F13は、データ入力端子NDに
対するフリップフロップとして動作する。クロック入力
端子TCKにクロックを供給すると、フリップフロップF11
〜F13は、データ入力端子TDに対するフリップフロップ
として動作する。
フリップフロップF11のデータ入力端子NDには、組合
わせゲート回路G11の出力が供給され、フリップフロッ
プF12のデータ入力端子NDには、組合わせゲート回路G12
の出力が供給され、フリップフロップF13のデータ入力
端子NDには、組合わせゲート回路G13の出力が供給され
る。組合わせゲート回路G11〜G13には、夫々他の論理回
路の出力が供給されている。
わせゲート回路G11の出力が供給され、フリップフロッ
プF12のデータ入力端子NDには、組合わせゲート回路G12
の出力が供給され、フリップフロップF13のデータ入力
端子NDには、組合わせゲート回路G13の出力が供給され
る。組合わせゲート回路G11〜G13には、夫々他の論理回
路の出力が供給されている。
また、フリップフロップF11のデータ入力端子TDに
は、入力端子51からのデータが供給され、フリップフロ
ップF12のデータ入力端子TDには、フリップフロップF11
の出力が供給され、フリップフロップF13のデータ入力
端子TDには、フリップフロップF12の出力が供給され
る。
は、入力端子51からのデータが供給され、フリップフロ
ップF12のデータ入力端子TDには、フリップフロップF11
の出力が供給され、フリップフロップF13のデータ入力
端子TDには、フリップフロップF12の出力が供給され
る。
フリップフロップF11〜F13のクロック入力端子NCKに
は、クロック入力端子52からのクロックが供給される。
フリップフロップF11〜F13のクロック入力端子TCKに
は、クロック入力端子53からのクロックが供給される。
は、クロック入力端子52からのクロックが供給される。
フリップフロップF11〜F13のクロック入力端子TCKに
は、クロック入力端子53からのクロックが供給される。
通常の使用状態では、クロック入力端子52にクロック
が供給される。このため、フリップフロップF11〜F13の
クロック入力端子NCKにクロックが供給され、フリップ
フロップF11〜F13は、データ入力端子NDに供給されるデ
ータに対するフリップフロップとして動作する。フリッ
プフロップF11〜F13のデータ入力端子NDには、組合わせ
ゲート回路G11〜G13の出力が夫々供給されている。した
がって、この時、フリップフロップF11〜F13は、組合わ
せゲート回路G11〜G13に対するフリップフロップとして
動作し、LSIがノーマルモードに設定される。
が供給される。このため、フリップフロップF11〜F13の
クロック入力端子NCKにクロックが供給され、フリップ
フロップF11〜F13は、データ入力端子NDに供給されるデ
ータに対するフリップフロップとして動作する。フリッ
プフロップF11〜F13のデータ入力端子NDには、組合わせ
ゲート回路G11〜G13の出力が夫々供給されている。した
がって、この時、フリップフロップF11〜F13は、組合わ
せゲート回路G11〜G13に対するフリップフロップとして
動作し、LSIがノーマルモードに設定される。
動作試験を行う場合には、クロック入力端子53にクロ
ックが供給される。このため、フリップフロップF11〜F
13のクロック入力端子TCKにクロックが供給され、フリ
ップフロップF11〜F13は、データ入力端子TDに供給され
るデータに対するフリップフロップとして動作する。フ
リップフロップF11のデータ入力端子TDには、入力端子5
1からのデータが供給され、フリップフロップF12のデー
タ入力端子TDには、フリップフロップF11の出力が供給
され、フリップフロップF13のデータ入力端子TDには、
フリップフロップF12の出力が供給されている。したが
って、この時、フリップフロップF11〜F13は、シフトレ
ジスタとして動作し、LSIがテストモードに設定され
る。
ックが供給される。このため、フリップフロップF11〜F
13のクロック入力端子TCKにクロックが供給され、フリ
ップフロップF11〜F13は、データ入力端子TDに供給され
るデータに対するフリップフロップとして動作する。フ
リップフロップF11のデータ入力端子TDには、入力端子5
1からのデータが供給され、フリップフロップF12のデー
タ入力端子TDには、フリップフロップF11の出力が供給
され、フリップフロップF13のデータ入力端子TDには、
フリップフロップF12の出力が供給されている。したが
って、この時、フリップフロップF11〜F13は、シフトレ
ジスタとして動作し、LSIがテストモードに設定され
る。
スキャンパス試験法では、以下のステップが繰り返さ
れてLSIの試験がなされる。
れてLSIの試験がなされる。
先ず、LSIの動作モードがテストモードに設定され、
入力端子51からデータが与えられる。このデータが内部
のフリップフロップF11〜F13に転送され、各フリップフ
ロップF11〜F13の状態が設定される。次に、LSIの動作
モードがノーマルモードに設定され、内部のゲート回路
G11〜G13の出力がフリップフロップF11〜F13に取り込ま
れる。そして、LSIの動作モードがテストモードに設定
され、各フリップフロップF11〜F13の出力が出力端子54
から取り出される。出力端子54から取り出される出力デ
ータと期待値とが比較され、その良否が判定される。
入力端子51からデータが与えられる。このデータが内部
のフリップフロップF11〜F13に転送され、各フリップフ
ロップF11〜F13の状態が設定される。次に、LSIの動作
モードがノーマルモードに設定され、内部のゲート回路
G11〜G13の出力がフリップフロップF11〜F13に取り込ま
れる。そして、LSIの動作モードがテストモードに設定
され、各フリップフロップF11〜F13の出力が出力端子54
から取り出される。出力端子54から取り出される出力デ
ータと期待値とが比較され、その良否が判定される。
LSIのレイアウトは、従来、論理回路図を基にして、
各ゲート回路間や各ゲート回路と各フリップフロップ間
の配線情報を作り、各配線接続が最適となる位置に各ゲ
ート回路や各フリップフロップが配置されるように定め
られている。配線情報から得られる接続の容易さによっ
ては、各ゲート回路や各フリップフロップの位置関係が
論理回路図の位置関係と異なる場合も生じる。
各ゲート回路間や各ゲート回路と各フリップフロップ間
の配線情報を作り、各配線接続が最適となる位置に各ゲ
ート回路や各フリップフロップが配置されるように定め
られている。配線情報から得られる接続の容易さによっ
ては、各ゲート回路や各フリップフロップの位置関係が
論理回路図の位置関係と異なる場合も生じる。
第６図は、各ゲート回路や各フリップフロップの間の
配線接続が最適となるように第５図に示す論理回路をLS
I上に構成した場合のレイアウトを示している。このよ
うにして各素子の配置を決めた場合、第６図に示すLSI
上のフリップフロップF11〜F13及びゲート回路G11〜G13
の位置関係と第５図に示す論理回路図上のフリップフロ
ップF11〜F13及びゲート回路G11〜G13の位置関係とは必
ずしも対応しない。
配線接続が最適となるように第５図に示す論理回路をLS
I上に構成した場合のレイアウトを示している。このよ
うにして各素子の配置を決めた場合、第６図に示すLSI
上のフリップフロップF11〜F13及びゲート回路G11〜G13
の位置関係と第５図に示す論理回路図上のフリップフロ
ップF11〜F13及びゲート回路G11〜G13の位置関係とは必
ずしも対応しない。
スキャンパス試験法を行うための配線は、従来、この
ように、各ゲート回路や各フリップフロップの間に配線
接続が最適となるようにフリップフロップF11〜F13及び
ゲート回路G11〜G13の配置を決め、第５図に示す論理回
路に従って施される。第６図において、l11が入力端子5
1とフリップフロップF11のデータ入力端子TDとの接続
線、l12がフリップフロップF11の出力端子Ｑとフリップ
フロップF12の入力端子TDとの接続線、l13がフリップフ
ロップF12の出力端子ＱとフリップフロップF13の入力端
子TDとの接続線、l14がフリップフロップF13の出力端子
Ｑとの出力端子54との接続線である。
ように、各ゲート回路や各フリップフロップの間に配線
接続が最適となるようにフリップフロップF11〜F13及び
ゲート回路G11〜G13の配置を決め、第５図に示す論理回
路に従って施される。第６図において、l11が入力端子5
1とフリップフロップF11のデータ入力端子TDとの接続
線、l12がフリップフロップF11の出力端子Ｑとフリップ
フロップF12の入力端子TDとの接続線、l13がフリップフ
ロップF12の出力端子ＱとフリップフロップF13の入力端
子TDとの接続線、l14がフリップフロップF13の出力端子
Ｑとの出力端子54との接続線である。
このように、各ゲート回路や各フリップフロップの間
の配線接続が最適となるように、フリップフロップF11
〜F13及びゲート回路G11〜G13の配置を決め、スキャン
パス試験を行うための配線を論理回路に従って行うと、
スキャンパス試験を行うための接続線l11〜l14が長く引
き回されたり、並んで配置されたり、交錯したりし、そ
のため、配線領域が増え、チップ面積が増大するという
問題があった。
の配線接続が最適となるように、フリップフロップF11
〜F13及びゲート回路G11〜G13の配置を決め、スキャン
パス試験を行うための配線を論理回路に従って行うと、
スキャンパス試験を行うための接続線l11〜l14が長く引
き回されたり、並んで配置されたり、交錯したりし、そ
のため、配線領域が増え、チップ面積が増大するという
問題があった。
したがって、この発明の目的は、配線領域を減少し、
チップ面積を縮小することができる集積回路の配線方法
を提供することにある。
チップ面積を縮小することができる集積回路の配線方法
を提供することにある。
この発明は、フリップフロップとゲート回路との組合
わせで構成された集積回路で第１のモードにおいては入
力されたデータが第１の共通のクロック信号によってゲ
ート回路を介することなく相互転送されるようになさ
れ、第２のモードにおいてはゲート回路が動作し通常動
作をするようになされた集積回路において、フリップフ
ロップは第１及び第２のモード用入力端子と共通の出力
端子を有し、任意のフリップフロップの出力端子を他の
フリップフロップの第１のモード用入力端子に配線接続
する際配置上近接したフリップフロップを選択し配線す
るようにしたことを特徴とする集積回路の配線方法であ
る。
わせで構成された集積回路で第１のモードにおいては入
力されたデータが第１の共通のクロック信号によってゲ
ート回路を介することなく相互転送されるようになさ
れ、第２のモードにおいてはゲート回路が動作し通常動
作をするようになされた集積回路において、フリップフ
ロップは第１及び第２のモード用入力端子と共通の出力
端子を有し、任意のフリップフロップの出力端子を他の
フリップフロップの第１のモード用入力端子に配線接続
する際配置上近接したフリップフロップを選択し配線す
るようにしたことを特徴とする集積回路の配線方法であ
る。
ディジタル回路を集積回路上にレイアウトする際、先
ず、各組合わせゲート回路や各フリップフロップ間の配
線が最適となるように集積回路上の各組合わせゲート回
路及び各フリップフロップの配置を決める。そして、配
置上近接した位置にあるフリップフロップ間を接続して
動作試験を行うための配線を施すようにする。これによ
り、動作試験のための配線が長く引き回されることな
く、動作試験を実現するための配線領域を最小にするこ
とができる。
ず、各組合わせゲート回路や各フリップフロップ間の配
線が最適となるように集積回路上の各組合わせゲート回
路及び各フリップフロップの配置を決める。そして、配
置上近接した位置にあるフリップフロップ間を接続して
動作試験を行うための配線を施すようにする。これによ
り、動作試験のための配線が長く引き回されることな
く、動作試験を実現するための配線領域を最小にするこ
とができる。
以下、この発明の一実施例について図面を参照して説
明する。
明する。
ディジタル回路は、基本的に組合わせゲート回路とフ
リップフロップとにより構成されている。この一実施例
は、第２図に示すように、フリップフロップF1,F2,F3と
組合わせゲート回路G1,G2,G3とが含まれるディジタル回
路を試験機能を有する集積回路として構成したものであ
る。
リップフロップとにより構成されている。この一実施例
は、第２図に示すように、フリップフロップF1,F2,F3と
組合わせゲート回路G1,G2,G3とが含まれるディジタル回
路を試験機能を有する集積回路として構成したものであ
る。
第２図に示すディジタル回路をLSI上にレイアウトす
る場合、先ず、各組合わせゲート回路G1〜G3,フリップ
フロップF1〜F3の配置を配線情報から配線接続が最適と
なるように決める。
る場合、先ず、各組合わせゲート回路G1〜G3,フリップ
フロップF1〜F3の配置を配線情報から配線接続が最適と
なるように決める。
第１図は、このようにして決められた組合わせゲート
回路G1〜G3,フリップフロップF1〜F3の配置を示してい
る。このようにして配置を決めた場合、第１図に示すLS
I上のフリップフロップF1〜F3及び組合わせゲート回路G
1〜G3と第２図に示す論理回路図上のフリップフロップF
1〜F3及び組合わせゲート回路G1〜G3の位置関係とは必
ずしも対応しない場合も生じる。
回路G1〜G3,フリップフロップF1〜F3の配置を示してい
る。このようにして配置を決めた場合、第１図に示すLS
I上のフリップフロップF1〜F3及び組合わせゲート回路G
1〜G3と第２図に示す論理回路図上のフリップフロップF
1〜F3及び組合わせゲート回路G1〜G3の位置関係とは必
ずしも対応しない場合も生じる。
フリップフロップF1〜F3としては、２ポートのフリッ
プフロップが用いられる。２ポートのフリップフロップ
は、２つのデータ入力端子ND,TDと、２つのクロック入
力端子NCK,TCKと、１つの出力端子Ｑとを有している。
クロック入力端子NCKにクロックを供給すると、入力端
子NDに供給されるデータに対するフリップフロップとし
て動作し、クロック入力端子TCKにクロックを供給する
と、入力端子TDに供給されるデータに対するフリップフ
ロップとして動作する。
プフロップが用いられる。２ポートのフリップフロップ
は、２つのデータ入力端子ND,TDと、２つのクロック入
力端子NCK,TCKと、１つの出力端子Ｑとを有している。
クロック入力端子NCKにクロックを供給すると、入力端
子NDに供給されるデータに対するフリップフロップとし
て動作し、クロック入力端子TCKにクロックを供給する
と、入力端子TDに供給されるデータに対するフリップフ
ロップとして動作する。
このような２ポートのフリップフロップは、第３図に
示す構成により実現できる。
示す構成により実現できる。
第３図において、１はデータD1が供給される入力端
子、２はデータD2が供給される入力端子である。入力端
子１とインバータ７の入力端子との間にMOSトランジス
タ３が接続される。入力端子２とインバータ７の入力端
子との間にMOSトランジスタ４が接続される。MOSトラン
ジスタ３のゲートが反転クロック▲▼１の入力端子
５に接続される。MOSトランジスタ４のゲートが反転ク
ロック▲▼２の入力端子６に接続される。
子、２はデータD2が供給される入力端子である。入力端
子１とインバータ７の入力端子との間にMOSトランジス
タ３が接続される。入力端子２とインバータ７の入力端
子との間にMOSトランジスタ４が接続される。MOSトラン
ジスタ３のゲートが反転クロック▲▼１の入力端子
５に接続される。MOSトランジスタ４のゲートが反転ク
ロック▲▼２の入力端子６に接続される。
インバータ７の出力端子とインバータ12の入力端子と
の間に、MOSトランジスタ８及びMOSトランジスタ９の直
列接続が接続される。MOSトランジスタ８のゲートがク
ロックCK1の入力端子10に接続される。MOSトランジスタ
９のゲートがクロックCK2の入力端子11に接続される。
インバータ12の出力端子が出力端子13に接続される。
の間に、MOSトランジスタ８及びMOSトランジスタ９の直
列接続が接続される。MOSトランジスタ８のゲートがク
ロックCK1の入力端子10に接続される。MOSトランジスタ
９のゲートがクロックCK2の入力端子11に接続される。
インバータ12の出力端子が出力端子13に接続される。
入力データD1に対するフリップフロップとして動作さ
せる時には、クロックCK2がハイレベルで一定とされ、
その反転クロック▲▼２がローレベルで一定とされ
る。このため、クロック入力端子６にローレベルが供給
され、クロック入力端子11にハイレベルが供給され、MO
Sトランジスタ４がオフ状態に維持され、MOSトランジス
タ９がオン状態に維持される。
せる時には、クロックCK2がハイレベルで一定とされ、
その反転クロック▲▼２がローレベルで一定とされ
る。このため、クロック入力端子６にローレベルが供給
され、クロック入力端子11にハイレベルが供給され、MO
Sトランジスタ４がオフ状態に維持され、MOSトランジス
タ９がオン状態に維持される。
この状態で、クロック入力端子10にクロックCK1が供
給され、クロック入力端子５にその反転クロック▲
▼１が供給される。反転クロック▲▼１がハイレベ
ルになると、MOSトランジスタ３がオンし、入力端子１
からのデータD1がMOSトランジスタ３を介してインバー
タ７に供給され、インバータ７の出力がMOSトランジス
タ８に供給され、MOSトランジスタ８の容量に蓄えられ
る。クロックCK1がハイレベルになると、MOSトランジス
タ８がオンする。MOSトランジスタ９はオン状態に維持
されているので、クロックCK1の立上がりでMOSトランジ
スタ８の容量に蓄えられた出力がMOSトランジスタ９を
介してインバータ12に供給され、インバータ12の出力が
出力Ｑとして出力端子13から取り出される。
給され、クロック入力端子５にその反転クロック▲
▼１が供給される。反転クロック▲▼１がハイレベ
ルになると、MOSトランジスタ３がオンし、入力端子１
からのデータD1がMOSトランジスタ３を介してインバー
タ７に供給され、インバータ７の出力がMOSトランジス
タ８に供給され、MOSトランジスタ８の容量に蓄えられ
る。クロックCK1がハイレベルになると、MOSトランジス
タ８がオンする。MOSトランジスタ９はオン状態に維持
されているので、クロックCK1の立上がりでMOSトランジ
スタ８の容量に蓄えられた出力がMOSトランジスタ９を
介してインバータ12に供給され、インバータ12の出力が
出力Ｑとして出力端子13から取り出される。
入力データD2に対するフリップフロップとして動作さ
せる時には、クロックCK1がハイレベルで一定とされ、
その反転クロック▲▼１がローレベルで一定とされ
る。このため、クロック入力端子５にローレベルが供給
され、クロック入力端子10にハイレベルが供給され、MO
Sトランジスタ３がオフ状態に維持され、MOSトランジス
タ８がオン状態に維持される。
せる時には、クロックCK1がハイレベルで一定とされ、
その反転クロック▲▼１がローレベルで一定とされ
る。このため、クロック入力端子５にローレベルが供給
され、クロック入力端子10にハイレベルが供給され、MO
Sトランジスタ３がオフ状態に維持され、MOSトランジス
タ８がオン状態に維持される。
この状態で、クロック入力端子11にクロックCK2が供
給され、クロック入力端子６にその反転クロック▲
▼２が供給される。反転クロック▲▼２がハイレベ
ルとなると、MOSトランジスタ４がオンし、入力端子２
からのデータD2がMOSトランジスタ４を介してインバー
タ７に供給される。MOSトランジスタ８がオン状態に維
持されているので、インバータ７の出力がMOSトランジ
スタ８を介してMOSトランジスタ９の容量に蓄えられ
る。クロックCK2がハイレベルになると、MOSトランジス
タ９がオンし、クロックCK2の立上がりでMOSトランジス
タ９の容量に蓄えられていた出力がインバータ12を介し
て出力Ｑとして出力端子13から取り出される。
給され、クロック入力端子６にその反転クロック▲
▼２が供給される。反転クロック▲▼２がハイレベ
ルとなると、MOSトランジスタ４がオンし、入力端子２
からのデータD2がMOSトランジスタ４を介してインバー
タ７に供給される。MOSトランジスタ８がオン状態に維
持されているので、インバータ７の出力がMOSトランジ
スタ８を介してMOSトランジスタ９の容量に蓄えられ
る。クロックCK2がハイレベルになると、MOSトランジス
タ９がオンし、クロックCK2の立上がりでMOSトランジス
タ９の容量に蓄えられていた出力がインバータ12を介し
て出力Ｑとして出力端子13から取り出される。
このような２ポートのフリップフロップは、Ｄフリッ
プフロップと、２つの入力及び２つのクロックを選択的
にＤフリップフロップに供給するセレクタとにより構成
するようにしても良い。
プフロップと、２つの入力及び２つのクロックを選択的
にＤフリップフロップに供給するセレクタとにより構成
するようにしても良い。
フリップフロップF1〜F3及び組合わせゲート回路G1〜
G3のLSI上の位置を決定した後に、配置上近接した位置
にあるフリップフロップの間に結線を設け、スキャンパ
ス試験を行うための配線を施す。
G3のLSI上の位置を決定した後に、配置上近接した位置
にあるフリップフロップの間に結線を設け、スキャンパ
ス試験を行うための配線を施す。
第１図に示すように、LSI上ではフリップフロップF1
とフリップフロップF3が近接し、フリップフロップF3と
フリップフロップF2が近接している。そこで、フリップ
フロップF1の出力端子ＱとフリップフロップF3のデータ
入力端子TDとが接続線l2により接続され、フリップフロ
ップF3の出力端子ＱとフリップフロップF2のデータ入力
端子TDとが接続線l3により接続される。入力端子21とフ
リップフロップF1のデータ入力端子TDとが接続線l1によ
り接続される。フリップフロップF2の出力端子ＱがLSI
上の他の２ポートフリップフロップ（図示せず）と接続
線l4により接続される。
とフリップフロップF3が近接し、フリップフロップF3と
フリップフロップF2が近接している。そこで、フリップ
フロップF1の出力端子ＱとフリップフロップF3のデータ
入力端子TDとが接続線l2により接続され、フリップフロ
ップF3の出力端子ＱとフリップフロップF2のデータ入力
端子TDとが接続線l3により接続される。入力端子21とフ
リップフロップF1のデータ入力端子TDとが接続線l1によ
り接続される。フリップフロップF2の出力端子ＱがLSI
上の他の２ポートフリップフロップ（図示せず）と接続
線l4により接続される。
スキャンパス試験を行うための配線は、このように、
互に近接するフリップフロップ間を接続するようにされ
ている。このため、スキャンパス試験を行うための接続
線l1〜l4が長く引き回されたり、交錯されたりすること
がなく、そのため、配線領域が増大しない。
互に近接するフリップフロップ間を接続するようにされ
ている。このため、スキャンパス試験を行うための接続
線l1〜l4が長く引き回されたり、交錯されたりすること
がなく、そのため、配線領域が増大しない。
上述のようにレイアウトされたLSIを論理回路図で示
すと、第４図に示すようになる。第４図に示すように、
スキャンパス試験を行うための接続線l1〜l4は、論理回
路図上の順序通りに配線されるとは限らない。しかしな
がら、この接続線l1〜l4は、テストモードで２ポートフ
リップフロップF1〜F3をシフトレジスタとして機能させ
た場合、各フリップフロップF1〜F3を任意の状態に設定
できるように配線すれば良く、フリップフロップF1〜F3
を論理回路図上の順序通りに配線する必要はない。
すと、第４図に示すようになる。第４図に示すように、
スキャンパス試験を行うための接続線l1〜l4は、論理回
路図上の順序通りに配線されるとは限らない。しかしな
がら、この接続線l1〜l4は、テストモードで２ポートフ
リップフロップF1〜F3をシフトレジスタとして機能させ
た場合、各フリップフロップF1〜F3を任意の状態に設定
できるように配線すれば良く、フリップフロップF1〜F3
を論理回路図上の順序通りに配線する必要はない。
つまり、通常の使用状態では、クロック入力端子22に
クロックが供給される。クロック入力端子22にクロック
が供給されると、フリップフロップF1〜F3のクロック入
力端子NCKにクロックが供給され、フリップフロップF1
〜F3は、データ入力端子NDに供給されるデータに対する
フリップフロップとして動作する。フリップフロップF1
〜F3のデータ入力端子NDには、組合わせゲート回路G1〜
G3の出力が夫々供給されている。したがって、この時、
フリップフロップF1〜F3は、組合わせゲート回路G1〜G3
に対するフリップフロップとして動作し、LSIがノーマ
ルモードに設定される。
クロックが供給される。クロック入力端子22にクロック
が供給されると、フリップフロップF1〜F3のクロック入
力端子NCKにクロックが供給され、フリップフロップF1
〜F3は、データ入力端子NDに供給されるデータに対する
フリップフロップとして動作する。フリップフロップF1
〜F3のデータ入力端子NDには、組合わせゲート回路G1〜
G3の出力が夫々供給されている。したがって、この時、
フリップフロップF1〜F3は、組合わせゲート回路G1〜G3
に対するフリップフロップとして動作し、LSIがノーマ
ルモードに設定される。
動作試験を行う場合には、クロック入力端子23にクロ
ックが供給される。クロック入力端子23にクロックが供
給されると、フリップフロップF1〜F3のクロック入力端
子TCKにクロックが供給され、フリップフロップF1〜F3
は、データ入力端子TDに供給されるデータに対するフリ
ップフロップとして動作する。フリップフロップF1のデ
ータ入力端子TDには、入力端子21からのデータが供給さ
れ、フリップフロップF3のデータ入力端子TDには、フリ
ップフロップF1の出力が供給され、フリップフロップF3
の出力がフリップフロップF2のデータ入力端子TDに供給
されている。したがって、入力端子21からのデータは、
フリップフロップF1からフリップフロップF3,フリップ
フロップF2と転送される。これにより、フリップフロッ
プF1〜F3が任意の状態に設定される。
ックが供給される。クロック入力端子23にクロックが供
給されると、フリップフロップF1〜F3のクロック入力端
子TCKにクロックが供給され、フリップフロップF1〜F3
は、データ入力端子TDに供給されるデータに対するフリ
ップフロップとして動作する。フリップフロップF1のデ
ータ入力端子TDには、入力端子21からのデータが供給さ
れ、フリップフロップF3のデータ入力端子TDには、フリ
ップフロップF1の出力が供給され、フリップフロップF3
の出力がフリップフロップF2のデータ入力端子TDに供給
されている。したがって、入力端子21からのデータは、
フリップフロップF1からフリップフロップF3,フリップ
フロップF2と転送される。これにより、フリップフロッ
プF1〜F3が任意の状態に設定される。
このように、フリップフロップF1〜F3が任意の状態に
設定できるので、スキャンパス試験法によりLSIの試験
を行える。
設定できるので、スキャンパス試験法によりLSIの試験
を行える。
この発明に依れば、各素子の配置を配線接続が最適と
なるようにして決めた後、その配置上近接した位置にあ
るフリップフロップ間を接続してスキャンパス試験を行
うための配線を施すようになされている。このため、ス
キャンパス試験を実現するための配線領域を最小にする
ことができ、これにより、試験機能を有する集積回路の
チップ面積を縮小することができる。
なるようにして決めた後、その配置上近接した位置にあ
るフリップフロップ間を接続してスキャンパス試験を行
うための配線を施すようになされている。このため、ス
キャンパス試験を実現するための配線領域を最小にする
ことができ、これにより、試験機能を有する集積回路の
チップ面積を縮小することができる。
第１図はこの発明の一実施例の説明に用いに略線図、第
２図はこの発明が適用できるディジタル回路の説明に用
いるブロック図、第３図はこの発明の一実施例における
フリップフロップの一例の接続図、第４図はこの発明の
一実施例の説明に用いるブロック図、第５図は従来の集
積回路の説明に用いるブロック図、第６図は従来の集積
回路の説明に用いる略線図である。 図面における主要な符号の説明 F1,F2,F3:フリップフロップ、 G1,G2,C3:組合わせゲート回路、 l1,l2,l3,l4:接続線、 21:テスト用のデータ入力端子、22:クロック入力端子、
23:テスト用のクロック入力端子。
２図はこの発明が適用できるディジタル回路の説明に用
いるブロック図、第３図はこの発明の一実施例における
フリップフロップの一例の接続図、第４図はこの発明の
一実施例の説明に用いるブロック図、第５図は従来の集
積回路の説明に用いるブロック図、第６図は従来の集積
回路の説明に用いる略線図である。 図面における主要な符号の説明 F1,F2,F3:フリップフロップ、 G1,G2,C3:組合わせゲート回路、 l1,l2,l3,l4:接続線、 21:テスト用のデータ入力端子、22:クロック入力端子、
23:テスト用のクロック入力端子。
Claims (1)
- 【請求項１】スキャンパス試験を行うための第１のモー
ド用入力端子および回路動作を行わせるための第２のモ
ード用入力端子、および第１と第２のモードで共通の出
力端子を有した複数のフリップフロップと複数のゲート
回路との組み合わせで構成された集積回路の配線方法に
おいて、 上記回路動作を行わせるための上記複数のフリップフロ
ップおよび上記複数のゲート回路の配置とその相互の接
続を論理回路図上で決定するステップと、 上記複数のフリップフロップおよび上記複数のゲート回
路を実際の集積回路基板上に配置するステップと、 上記実際の集積回路基板上で上記複数のフリップフロッ
プ間のスキャンパス用の配線の接続を決定するステップ
と、 上記実際の集積回路基板上で決定された上記スキャンパ
ス用の配線接続に従って上記複数のフリップフロップ間
を接続するステップとを含み、 上記複数のフリップフロップは、上記フリップフロップ
のうちの１つの上記共通の出力端子が、上記複数のゲー
ト回路のうちの少なくとも１つのゲート回路を介して、
上記複数のフリップフロップのうちの他の１つのフリッ
プフロップの上記第２のモード用入力端子に入力される
とともに、 上記フリップフロップのうちの１つの上記共通の出力端
子が、上記複数のゲート回路のいずれも介すことなく、
上記複数のフリップフロップのうちの他の１つのフリッ
プフロップの上記第１のモード用入力端子に入力されて
構成され、 上記第１のモードにおいては入力されたデータが第１の
共通のクロック信号によって上記ゲート回路を介するこ
となく相互転送されるようになされ、 上記第２のモードにおいては上記複数のフリップフロッ
プのうちの１つの上記第２のモード用入力端子に入力さ
れたデータが第２の共通のクロック信号によって該フリ
ップフロップに上記共通の出力端子に出力されると共
に、上記ゲート回路を介して、上記ゲート回路の出力が
上記複数のフリップフロップの他の１つの上記第２のモ
ード用入力端子に入力される ことを特徴とする集積回路の配線方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61060038A JP2550521B2 (ja) | 1986-03-18 | 1986-03-18 | 集積回路の配線方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61060038A JP2550521B2 (ja) | 1986-03-18 | 1986-03-18 | 集積回路の配線方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62216353A JPS62216353A (ja) | 1987-09-22 |
| JP2550521B2 true JP2550521B2 (ja) | 1996-11-06 |
Family
ID=13130501
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61060038A Expired - Lifetime JP2550521B2 (ja) | 1986-03-18 | 1986-03-18 | 集積回路の配線方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2550521B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60245053A (ja) * | 1984-05-21 | 1985-12-04 | Fujitsu Ltd | 論理回路の診断方式 |
-
1986
- 1986-03-18 JP JP61060038A patent/JP2550521B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62216353A (ja) | 1987-09-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |