JP2001185622A - 半導体集積回路およびその修正方法 - Google Patents

Abstract

(57)【要約】 【課題】本来回路修正のためだけに使用されるスペアセ
ルを、より短いテストパターンで故障検出率を上げるた
めに有効利用して、テストのためのコストと時間を削減
することができる半導体集積回路およびその修正方法を
提供する。 【解決手段】スキャンパス方式のテストを採用し、下地
トランジスタから製造される半導体集積回路において、
回路修正用セルの記憶回路としてスキャンセルを備え、
スキャンセルを、ある組合せ回路の制御性および観測性
を向上させるためのスキャンチェーンの少なくとも一部
を構成するよう配線して、半導体集積回路を製造するた
めの全層のマスクパターンを作成し、その後の回路修正
に応じて、スキャンセルを、回路修正に対応する組合せ
回路の制御性および観測性を向上させるためのスキャン
チェーンの少なくとも一部を構成するように配線し直
し、配線層のみのマスクパターンを作成し直すことによ
り、上記課題を解決する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、スタンダードセル
方式等のように、下地トランジスタから製造される半導
体集積回路において、製造時にあらかじめ作り込まれ、
製造後の半導体集積回路を変更する際にのみ使用される
回路修正用セルを有効活用するための技術分野に関する
ものである。

【０００２】

【従来の技術】ＡＳＩＣ（Application Specific IC:用
途限定ＩＣ）を実現する手法としては、大別してゲート
アレイ方式とスタンダードセル方式とがある。なお、詳
細には、トランジスタレベルから設計を行うフルカスタ
ム方式や、ＦＰＧＡ（Field Programmable Gate Array
）等のように、プログラマブルに論理を構成可能なプ
ログラマブル論理デバイス等もあるが、以下の説明では
ゲートアレイ方式とスタンダードセル方式とを対比させ
て説明を行う。

【０００３】まず、ゲートアレイ方式では、基本セルが
格子状に配置され、ピン数、ゲート数、チップサイズ等
の異なる複数のベースアレイをあらかじめ製造してお
く。設計者は、ユーザ論理に応じて最適なベースアレイ
を選択し、メタル配線のみをカスタマイズすることによ
り様々な機能ブロックを構成する。ゲートアレイ方式で
は、メタル配線のみをカスタマイズすればよいため、作
成すべきマスクパターンの枚数が少なく、短期間で製造
できるという利点がある。

【０００４】これに対し、スタンダードセル方式では、
設計者が基本セルやマクロセル等を含む全ての機能ブロ
ックを任意の場所に配置することができ、下地トランジ
スタやメタル配線等を含む全ての製造工程を経て製造さ
れる。従って、スタンダードセル方式では、ゲートアレ
イ方式と比べて作成すべきマスクパターンの枚数が多
く、製造期間が長くなるという問題はあるが、ゲートア
レイ方式よりも高密度化や最適化が可能であるという利
点を持っている。

【０００５】しかし、ゲートアレイ方式のように、メタ
ル配線のみのカスタマイズで回路変更が可能なものに比
べて、スタンダードセル方式のように、下地トランジス
タから製造する半導体集積回路では、マスクパターンの
作成後や装置の製造後に回路変更が必要となる場合、下
地トランジスタやメタル配線等を含む全層のマスクパタ
ーンを作り直す必要がある。従って、一般的に、スタン
ダードセル方式はゲートアレイ方式よりも多くのコスト
や時間を必要とするという問題がある。

【０００６】この対策として、スタンダードセル方式で
は、一般的にスペアセルと呼ばれ、回路変更時にのみ使
用される専用の回路修正用セルをあらかじめレイアウト
中に配置している。そして、スタンダードセル方式で
は、マスクパターンの作成後や装置の製造後に回路変更
が必要な際には、これらの回路修正用セルを使用して、
ゲートアレイ方式の場合と同様に、メタル配線のやり直
しのみで対応可能とする手法が用いられている。

【０００７】ここで、図２に、従来の半導体集積回路の
一例の構成回路図を示す。同図は、回路修正用セルとし
てのフリップフロップ１４の回路修正前の接続状態を示
す。同図には、ユーザ論理を概念的に示す２つの組合せ
回路１６，１８が配置されており、両者は１本の配線で
接続されている。回路修正用セルのフリップフロップ１
４はユーザ論理とは独立に配置され、その入力端子は全
て電源電位に接続され、その出力端子は開放状態とされ
ている。

【０００８】図２に示すように、回路修正用セルは、回
路変更時にのみ使用されるスペアセルであるため、例え
ば入力端子を電源電位またはグランド電位に接続し、出
力端子を開放するなどして、ユーザ論理とは独立した箇
所に未使用状態で配置される。そして、回路修正が必要
な際には、この回路修正用セルを使用して、フリップフ
ロップのクロック端子、データ入力端子およびデータ出
力端子等を回路修正に応じて接続し直す。

【０００９】

【発明が解決しようとする課題】この回路修正用セルを
設けていないと、スタンダードセル方式では、回路修正
時に下地トランジスタから作り直さなければならなくな
る。しかし、回路修正はまれにしか行われない場合が多
く、その場合の回路修正用セルは、半導体チップ上に無
駄なセルとして存在することになるという問題がある。
また、従来の半導体集積回路では、回路修正用セルとし
てのフリップフロップやラッチのテストは何も考慮され
ていないというのが現実であった。

【００１０】本発明の目的は、前記従来技術に基づく問
題点を解消し、本来回路修正のためだけに使用されるス
ペアセルを、より短いテストパターンで故障検出率を上
げるために有効利用して、テストのためのコストと時間
を削減することができる半導体集積回路およびその修正
方法を提供することにある。

【００１１】

【課題を解決するための手段】上記目的を達成するため
に、本発明は、スキャンパス方式のテストを採用し、下
地トランジスタから製造される半導体集積回路であっ
て、回路修正用セルの記憶回路として、キャプチャー動
作とシフト動作とを切り替えるスキャンイネーブル信号
の状態に応じて、第１の組合せ回路からの出力とスキャ
ンイン信号とを選択的に保持してスキャンアウト信号と
して出力するスキャンセルと、通常動作とテスト動作と
を切り替えるスキャンモード信号の状態に応じて、前記
第１の組合せ回路からの出力と前記スキャンアウト信号
とを第２の組合せ回路に対して選択的に出力するマルチ
プレクサとを備え、前記スキャンセルは、前記第１およ
び第２の組合せ回路の制御性および観測性を向上させる
ためのスキャンチェーンの少なくとも一部を構成するこ
とを特徴とする半導体集積回路を提供するものである。

【００１２】また、本発明は、スキャンパス方式のテス
トを採用し、下地トランジスタから製造される半導体集
積回路の修正方法であって、回路修正用セルの記憶回路
としてスキャンセルを備え、当該スキャンセルを、ある
組合せ回路の制御性および観測性を向上させるためのス
キャンチェーンの少なくとも一部を構成するよう配線し
て、前記半導体集積回路を製造するための全層のマスク
パターンを作成し、その後の回路修正に応じて、前記ス
キャンセルを、スキャンチェーンの一部であることを保
持したまま回路修正により新たにフリップフロップが必
要とされる所に接続し直し、配線層のみのマスクパター
ンを作成し直すことを特徴とする半導体集積回路の修正
方法を提供する。

【００１３】

【発明の実施の形態】以下に、添付の図面に示す好適実
施例に基づいて、本発明の半導体集積回路およびその修
正方法を詳細に説明する。

【００１４】図１は、本発明の半導体集積回路の一実施
例の構成回路図である。まず、同図（ａ）は、図２に示
す従来の半導体集積回路の回路修正用セルに対して本発
明を適用したもので、回路修正用セルの記憶回路として
のスキャンセル１０の回路修正前の接続状態を示す。す
なわち、本発明では、記憶回路としてのフリップフロッ
プやラッチ等を、各々対応するタイプのスキャンセルに
置き換えて配置する。

【００１５】なお、言うまでもなく、本発明は、組合せ
回路の制御性および観測性を向上させるために、記憶回
路としてスキャンセルを用いてスキャンチェーンを構成
するスキャンパス方式のテストを採用し、かつ、例えば
スタンダードセル方式やフルカスタム方式等を採用する
半導体集積回路のように下地トランジスタから製造さ
れ、しかも回路修正用セルとして記憶回路を備える半導
体集積回路に対して適用されるものである。

【００１６】図１には、図２の場合と同じように２つの
組合せ回路１６，１８が配置され、両者は、スキャンテ
スト用のマルチプレクサ２０を介して１本の配線で接続
されている。より詳しくは、図中左側の組合せ回路１６
からの出力がマルチプレクサ２０の入力端子０に入力さ
れ、マルチプレクサ２０からの出力が図中右側の組合せ
回路１８に入力されている。また、マルチプレクサ２０
の選択入力端子にはスキャンモード信号ＳＣＡＮ ＭＯ
ＤＥが入力されている。

【００１７】また、回路修正用セルの記憶回路は、スキ
ャンイネーブル信号ＳＣＡＮ ＥＮＡＢＬＥに応じて、
入力０と入力１とを切り替えて出力するマルチプレクサ
１２と、このマルチプレクサ１２からの出力を保持する
フリップフロップ１４とからなる、図２に示す従来の半
導体集積回路の回路修正用セルのフリップフロップに対
応するタイプのスキャンセル１０である。なお、フリッ
プフロップ１４の代わりに各種タイプのフリップフロッ
プやラッチ等を使用可能である。

【００１８】ここで、マルチプレクサ１２の入力端子０
には左側の組合せ回路１６からの出力が入力され、その
入力端子１にはスキャンイン信号ＳＣＡＮＩＮが入力さ
れている。また、フリップフロップ１４のデータ入力端
子にはマルチプレクサ１２からの出力が入力され、その
クロック入力端子にはクロック信号ＣＬＯＣＫが入力さ
れ、その出力は、スキャンアウト信号ＳＣＡＮＯＵＴと
して出力されるとともに、マルチプレクサ２０の入力端
子１にも入力されている。

【００１９】なお、同図には、回路修正用セルの記憶回
路としてのスキャンセル１０を１つのみ表示している
が、実際には、ユーザ論理の順序回路を構成する記憶回
路としてのスキャンセルが複数存在するし、本発明の回
路修正用セルの記憶回路としての他のスキャンセルが複
数存在していてもよい。スキャンテスト時には、これら
複数のスキャンセルが直列に接続され、１本ないしは複
数本のスキャンチェーン（シフトレジスタ）が構成され
る。

【００２０】図示例の半導体集積回路において、スキャ
ンモード信号ＳＣＡＮ ＭＯＤＥは、通常動作とテスト
動作とを切り替える信号で、本実施例では、スキャンモ
ード信号ＳＣＡＮ ＭＯＤＥが‘０’の場合は通常動
作、‘１’の場合はテスト動作となる。マルチプレクサ
２０からは、通常動作時には、組合せ回路１６からの出
力が選択され、テスト動作時にはスキャンセル１０を構
成するフリップフロップ１４からの出力が選択出力され
る。

【００２１】また、スキャンイネーブル信号ＳＣＡＮ
ＥＮＡＢＬＥは、スキャンセル１０に対して、組合せ回
路１６からの出力をキャプチャーするか、前段のスキャ
ンセル（図示省略）からの出力を取り込んでシフト動作
するかを切り替える信号で、本実施例では、スキャンイ
ネーブル信号ＳＣＡＮ ＥＮＡＢＬＥが‘０’の場合に
組合せ回路１６からの出力をキャプチャーし、‘１’の
場合に前段のスキャンセルからの出力を取り込んでシフ
ト動作する。

【００２２】スキャンイン信号ＳＣＡＮＩＮは、この半
導体集積回路の外部から外部端子を通して入力される信
号、もしくは、前段のスキャンセルからのスキャンアウ
ト信号ＳＣＡＮＯＵＴであり、これに対して、スキャン
アウト信号ＳＣＡＮＯＵＴは、次段のスキャンセルへの
スキャンイン信号ＳＣＡＮＩＮ、もしくは、この半導体
集積回路の外部端子を通して外部へ出力される信号であ
る。また、クロック信号ＣＬＯＣＫはスキャンテスト用
のクロック信号である。

【００２３】回路修正前の半導体集積回路において、ス
キャンモード信号ＳＣＡＮ ＭＯＤＥが‘０’すなわち
通常動作時には、マルチプレクサ２０からは組合せ回路
１６からの出力が選択出力される。従って、通常動作時
の動作は、図２に示す従来の半導体集積回路と同じであ
る。これに対し、スキャンモード信号ＳＣＡＮ ＭＯＤ
Ｅが‘１’すなわちテスト動作時には、マルチプレクサ
２０からは、スキャンセル１０からの出力が選択出力さ
れる。

【００２４】テスト動作時には、スキャンイネーブル信
号ＳＣＡＮ ＥＮＡＢＬＥを‘０’とすれば、マルチプ
レクサ１２からは組合せ回路１６からの出力が選択出力
され、その間にクロック信号ＣＬＯＣＫを立ち上げるこ
とにより、マルチプレクサ１２からの出力すなわち組合
せ回路１６からの出力がフリップフロップ１４に保持さ
れ、マルチプレクサ２０を通して組合せ回路１８に入力
されるとともに、スキャンアウト信号ＳＣＡＮＯＵＴと
して出力される。

【００２５】一方、テスト動作時にスキャンイネーブル
信号ＳＣＡＮ ＥＮＡＢＬＥを‘１’とすれば、マルチ
プレクサ１２からはスキャンイン信号ＳＣＡＮＩＮが選
択出力される。この間にクロック信号ＣＬＯＣＫを連続
的に立ち上げることにより、スキャンセルのフリップフ
ロップ１４には前段のスキャンセルからの出力が順次シ
フトされ、その出力は、マルチプレクサ２０を介して組
合せ回路１８に入力されるとともに、スキャンアウト信
号ＳＣＡＮＯＵＴとして順次出力される。

【００２６】従って、スキャンパス方式を採用する本発
明の半導体集積回路では、対応する組合せ回路１６から
の出力をスキャンセル１０のフリップフロップ１４に保
持し、これを順次シフトすることで組合せ回路１６から
の出力を半導体集積回路の外部まで出力することができ
る。また、スキャンイン信号ＳＣＡＮＩＮとして半導体
集積回路の外部から信号を順次シフトすれば、マルチプ
レクサ２０を介して対応する組合せ回路１８に任意の信
号を与えることができる。

【００２７】このように、本発明の半導体集積回路で
は、回路修正用セルとしての記憶回路は、回路修正用セ
ルを回路修正のために使用しない場合、スキャンパス方
式のテストの際にスキャンチェーンの一部を構成するス
キャンセルとして使用される。これにより、組合せ回路
１６，１８をテストする際の制御性および観測性を向上
させることができ、従来よりも短いテストパターンで検
出率の高いテストを行うことができる。

【００２８】ところで、ユーザ論理としてスキャンセル
を追加して図１（ａ）と同じ回路を実現することは容易
に可能である。しかし、本発明では、回路を追加するこ
となく、回路修正が必要ない場合には使用されない回路
修正用セルを使用してスキャンチェーンを構成し、組合
せ回路１６，１８の制御性および観測性を高めることが
できるとともに、回路修正用セルである記憶回路自身の
テストも同時に行うことができる、また、回路修正が必
要な場合には元のユーザ論理を変更することなく回路修
正用セル１０を別の論理用に使うことができるという利
点がある。

【００２９】次に、本発明の半導体集積回路の修正方法
に従って、マスクパターンの作成後や半導体集積回路の
製造後に回路修正が必要な場合について説明する。図１
（ｂ）は、本発明の半導体集積回路の回路修正用セルの
記憶回路としてのスキャンセル１０の回路修正後の接続
状態を示す。同図には、図１（ａ）に示す２つの組合せ
回路１６，１８に加えて、さらに回路変更後の接続元お
よび接続先となる２つの組合せ回路２２，２４を示して
いる。

【００３０】回路修正が必要な場合、マルチプレクサ１
２の入力端子０に入力されていた組合せ回路１６からの
出力を切断し、その代わりに回路変更後の接続元となる
組合せ回路２２からの出力を接続する。また、フリップ
フロップ１４からの出力信号を回路変更後の接続先とな
る組合せ回路２４に接続する。なお、クロック信号ＣＬ
ＯＣＫを接続し直す必要がある場合には、回路修正に応
じてクロック信号ＣＬＯＣＫも接続し直す。組合せ回路
１６と１８の間に存在するマルチプレクサに接続される
すべての配線を切断し、組合せ回路１６と１８を接続す
る。マルチプレクサ２０は必要に応じて回路修正に用い
てもよい。

【００３１】そして、回路修正に伴う配線接続に応じ
て、配線層のマスクパターンのみを作成し直し、作成し
直した配線層のマスクパターンを使用して半導体集積回
路を製造し直す。なお、図１（ａ）に示すスキャンセル
１０は、未使用の回路修正用セルを組合せ回路１６，１
８のテストの制御性および観測性を向上させるために有
効利用しているものであるが、図１（ｂ）に示すスキャ
ンセル１０は、回路修正に伴って回路修正用セルをユー
ザ論理として使用しているものである。同時に組合せ回
路２２の観測、組合せ回路２４の制御を行うスキャンセ
ルとしても機能する。

【００３２】回路修正後の半導体集積回路において、組
合せ回路１６，１８は、図２に示す従来の半導体集積回
路と同じである。この時、スキャンイネーブル信号ＳＣ
ＡＮＥＮＡＢＬＥを‘０’とすれば、回路修正後の組合
せ回路２２，２４は通常動作する。

【００３３】より詳しく説明すると、図２に示す従来の
半導体集積回路において、組合せ回路１６，１８は直結
されている。従って、その出力は、入力に応じて一意に
決定される。しかし、組合せ回路への入力数が多い場
合、全ての組合せをテストするのに長時間を必要とす
る。これを防止するために、本発明では、図１（ａ）に
示すように、未使用の回路修正用セルを有効利用して組
合せ回路１６，１８のテスト時の制御性および観測性を
向上させている。

【００３４】回路修正用セルを使用して回路修正を行う
必要が生じた場合には、この回路修正用セルは、ユーザ
論理の一部として使用されるため、すなわち、未使用の
回路修正用セルではなくなるため、これを利用して組合
せ回路１６，１８のテスト時の制御性および観測性を向
上させることはできない。従って、組合せ回路１６，１
８に関連する回路を、図２に示すような本来の構成に戻
す。

【００３５】テスト動作時には、図示例のように、回路
修正後のユーザ論理である組合せ回路２２，２４につい
ても、通常のスキャンパス方式を採用するスキャンテス
トを実施することができる。

【００３６】すなわち、スキャンイネーブル信号ＳＣＡ
Ｎ ＥＮＡＢＬＥを‘０’とすれば、マルチプレクサ１
２からは組合せ回路２２からの出力が選択され、その間
にクロック信号ＣＬＯＣＫを立ち上げることにより、マ
ルチプレクサ１２からの出力すなわち組合せ回路２２か
らの出力がフリップフロップ１４に保持され、組合せ回
路２４に入力されるとともに、スキャンアウト信号ＳＣ
ＡＮＯＵＴとして出力される。

【００３７】また、テスト動作時にスキャンイネーブル
信号ＳＣＡＮ ＥＮＡＢＬＥを‘１’とすれば、マルチ
プレクサ１２からはスキャンイン信号ＳＣＡＮＩＮが選
択される。この間にクロック信号ＣＬＯＣＫを連続的に
立ち上げることにより、スキャンセルのフリップフロッ
プ１４には前段のスキャンセルからの出力が順次シフト
され、その出力は、組合せ回路２４に入力されるととも
に、スキャンアウト信号ＳＣＡＮＯＵＴとして順次出力
される。

【００３８】本発明の半導体集積回路の修正方法に従っ
て回路を修正することにより、従来通りに回路修正用セ
ルを使用して回路修正を行うことができる。本発明の半
導体集積回路およびその修正方法は、基本的に以上のよ
うなものである。以上、本発明の半導体集積回路および
その修正方法について詳細に説明したが、本発明は上記
実施例に限定されず、本発明の主旨を逸脱しない範囲に
おいて、種々の改良や変更をしてもよいのはもちろんで
ある。

【００３９】

【発明の効果】以上詳細に説明した様に、本発明の半導
体集積回路は、回路修正用セルの記憶回路としてスキャ
ンセルを備え、未使用のスキャンセルを有効利用して、
組合せ回路のテスト時の制御性および観測性を向上させ
るためのスキャンチェーンを構成するものである。ま
た、本発明の半導体集積回路の修正方法は、前述のよう
に、未使用の回路修正用セルを有効利用し、回路修正が
必要な場合には、スキャンセルを、回路修正に対応する
組合せ回路の制御性および観測性を向上させるためのス
キャンチェーンの少なくとも一部を構成するように配線
し直し、配線層のみのマスクパターンを作成し直すもの
である。これにより、本発明によれば、回路を追加する
ことなく、組合せ回路をテストする際の制御性および観
測性を向上させることができ、従来よりも短いテストパ
ターンで検出率の高いテストを行うことができるととも
に、回路修正用セルである記憶回路自身のテストも同時
に行うことができる、また、回路修正が必要な場合には
元のユーザ論理を変更することなく回路修正用セルを別
の論理用に使うことができるという利点がある。

【図面の簡単な説明】

【図１】 （ａ）および（ｂ）は、それぞれ本発明の半
導体集積回路の回路修正用セルの回路修正前および回路
修正後の接続状態を表す一実施例の構成回路図である。

【図２】 従来の半導体集積回路の回路修正用セルの回
路修正前の接続状態を表す一例の構成回路図である。

【符号の説明】

１０ スキャンセル １２，２０ マルチプレクサ １４ フリップフロップ １６，１８，２２，２４ 組合せ回路

Claims (2)

【特許請求の範囲】
1. 【請求項１】スキャンパス方式のテストを採用し、下地
   トランジスタから製造される半導体集積回路であって、 回路修正用セルの記憶回路として、キャプチャー動作と
   シフト動作とを切り替えるスキャンイネーブル信号の状
   態に応じて、第１の組合せ回路からの出力とスキャンイ
   ン信号とを選択的に保持してスキャンアウト信号として
   出力するスキャンセルと、通常動作とテスト動作とを切
   り替えるスキャンモード信号の状態に応じて、前記第１
   の組合せ回路からの出力と前記スキャンアウト信号とを
   第２の組合せ回路に対して選択的に出力するマルチプレ
   クサとを備え、 前記スキャンセルは、前記第１および第２の組合せ回路
   の制御性および観測性を向上させるためのスキャンチェ
   ーンの少なくとも一部を構成することを特徴とする半導
   体集積回路。
2. 【請求項２】スキャンパス方式のテストを採用し、下地
   トランジスタから製造される半導体集積回路の修正方法
   であって、 回路修正用セルの記憶回路としてスキャンセルを備え、 当該スキャンセルを、ある組合せ回路の制御性および観
   測性を向上させるためのスキャンチェーンの少なくとも
   一部を構成するよう配線して、前記半導体集積回路を製
   造するための全層のマスクパターンを作成し、 その後の回路修正に応じて、前記スキャンセルを、スキ
   ャンチェーンの一部であることを保持したまま回路修正
   により新たにフリップフロップが必要とされる所に接続
   し直し、配線層のみのマスクパターンを作成し直すこと
   を特徴とする半導体集積回路の修正方法。