JPH0290075A - 論理回路のスキャンテスト用システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技監立見 本発明は論理回路ネットワークをスキャンテストするシ
ステム乃至は方式に関するものである。

史ｌ援毎 スキャンテストは、大規模集積回路及び超大規模集積回
路の機能テスト用に広く使用されている手段である。ス
キャンテストを実施する為に１通常１機能テストを行な
う目的の為にのみ集積回路へ特別のシフトレジスタが付
加される。この特別のシフトレジスタは、論理回路へ接
続されている相互接続されたテストブロックを有してい
る。

第１図は、典型的な従来技術のスキャンテスト回路配列
を示しており、それは組合せ論理回路１゜１１３＋＋＋
＋ｊ　ｎのネットワーク即ち回路網を有している。組合
せ論理回路に対する主要入力■Ｎｘｒ　１Ｎｉｌ　１．
ｒ　Ｉ　Ｎｎ及び組合せ論理回路からの出力ＯＵＴ、、
０ＵＴ２．．．，０ＵＴｎは不変のままであるが、テス
トブロック１０，２０゜３０、、、、、ｎｏは、各論理
回路において実施される機能の監視を許容する点におい
て組合せ論理回路１＋Ｌ　３．−、．１ｎへ夫々接続さ
れている。これらのテストブロックは相互接続されて、
入力端子（スキャンイン入力ライン）４及び直列出力端
子（スキャンアウト出力ライン）５を持ったシフトレジ
スタ４５を形成している。この組合せ論理回路及び特別
のシフトレジスタの動作は。

大略、デジタル論理レベルにのみ依存するし２且つ正し
い動作はいずれかの個別的な回路又は信号の上昇時間、
下降時間、又は最小遅れ等に依存するものではない。

第１図における各テストブロックは、４本の入力ライン
と１本の出力ラインとを持っている６例えば、テストブ
ロック１０は、組合せ論理回路１、補助データ入力ライ
ン１１、スキャン制御入力ライン１４、及びクロック入
力ライン１２と関連する主要データ入力ライン１３を持
っている。補助データ入力ライン１１は、スキャンイン
入力ライン４に接続されている。第１テストブロツク１
０の出力ライン１５は、第１テストブロツク２０の補助
データ入力ライン２１へ接続されており、第２テストブ
ロツクの出力ライン２５は第３テストブロツク３０の補
助データ入力ライン３１へ接続されており、且つ各テス
トブロックの出力ラインは最後のテストブロックｎへ至
る違法のテストブロックの補助データ入力ラインへ接続
されている。

最後のテストブロックｎの出力ラインｎ５はスキャンア
ウト出力ライン５へ接続されている。

スキャンテストは２つの基本的な部分から構成されてい
る。相互接続されたテストブロック１０゜２０＋　３０
＋　、、、、ｎｏを有する特別シフトレジスタ４５の動
作が最初にチエツクされる。次いで、該論理方式の動作
がチエツクされる。シフトレジスタ４５の動作を検証す
る為に、テストベクトルがシフトレジスタ４５を介して
スキャンされる。スキャンテストを実施する為には、ク
ロック信号、スキャン制御信号、テスト信号、及び主要
入力信号の適切なシーケンス動作が必要である。

スキャンテストは、既知の入力信号を組合せ論理回路へ
印加させ１次いで該既知の入力信号に応答して論理回路
によって発生される出力信号を測定する。予測した出力
信号と測定した出力信号とを比較して、該回路の機能性
を表す。

クロック信号、スキャン制御信号、テスト信号。

及び主要入力信号のシーケンス動作は、テストブロック
の形態に依存する。単に１本のクロックラインを必要と
する典型的なテストブロック１０′を第２図に示しであ
る。第１図の回路１，２，３゜１０．、又はｎ等の組合
せ論理回路からの主要データ入力ライン１００は、ＡＮ
Ｄゲート１２０の第１入力端子へ接続されている。第１
ライン１０１は、スキャン制御ライン１０３をＡＮＤゲ
ート１２０の第２入力端子上のインバータへ接続させて
いる。補助データ入力ライン１０２及びスキャン制御ラ
イン１０３は、第２ＡＮＤゲート１２１の入力端子へ接
続されている。ＡＮＤゲート１２０からの出力ライン１
０５及びＡＮＤゲート１２１からの出力ライン１０６は
、ＯＲゲート１２２の入力端子へ接続されている。ＯＲ
ゲート１２２からの出力ライン１０７は、マスターラッ
チ１２３の入力端子上へ接続されている。クロック入力
ライン１０４は、マスターラッチ１２３のクロック端子
Ｃへ及びインバータ１２６へ接続されている。マスター
ラッチ１２３からの出力ライン１０９がスレーブラッチ
１２４の入力端子上へ接続されている。インバータ１２
６からの出力ライン１１０はスレーブラッチ１２４のク
ロック入力Ｃへ接続されている。テストブロック出力ラ
イン１１はスレーブラッチ１２４の出力端子Ｑへ接続さ
れている。

第２図に示したテストブロック用の通常の動作モードは
、スキャン制御ライン１０３上に低信号を必要とする。

ライン１０３上に低信号があると。

ライン１０６上のＡＮＤゲート１２１の出力信号は常に
低であり、且つＡＮＤゲート１２０の第２入力端子上の
インバータからの信号は高である。

ＡＮＤゲート１２０への入力ライン１００上の信号が高
であると、ライン１０５上の出力信号は高あるが、ライ
ン１００上の信号が低であると、うイン１０５上の信号
も低である。従って、ライン１０５上の信号は、主要入
力ライン１００上の信号に従属する。

ライン１０７上のＯＲゲート１２２の出力信号は、入力
ライン１０５上の信号に追従する。何故ならば、ＯＲゲ
ート１２２へのその他の入力ライン１０６上の信号は通
常の動作モードにおいて低であるからである。従って、
ライン１０５の信号は入力ライン１００上の信号に追従
するので、ライン１０７上の信号は入力ライン１００上
の信号に追従し、即ち通常動作モードにおいて、主要入
力信号がマスターラッチ１２３の入力端子上へ印加され
る。

ライン１０７上の入力信号をマスタースレーブフリップ
フロップ１２５を介して出力ライン１１１へ通過させる
為に、クロック信号がライン１０４上に供給される０次
いで、ライン１０７上の信号はフリップフロップ１２５
を介して出力ライン１１１へ通過される。従って、この
テストブロックを有する回路のユーザは１回路が正常に
機能する様にさせる為にライン１００上の信号と一致す
る一連のクロック信号を該フリップフロップへ供給せね
ばならない。更に、該テストブロックは、マスタースレ
ーブフリップフロップ１２５のスイッチング動作に関連
して付加的な遅れを導入するので、該テストブロックも
回路の正常な性能を劣化させる。

第２図のテストブロック１０′のスキャンテストを行な
う為に、高信号をスキャンｆｉｌＮ！！！ライン１０３
上に印加させる。このことは、テストブロックをスキャ
ンモードとさせる。このモードにおいて、ライン１０２
上に印加される任意の信号がマスターラッチ１２３の入
力ライン１０７上に存在し、クロックパルスがライン１
０４上に供給されると、該入力信号はフリップフロップ
１２５内にロードされ且つ出力ライン１１１上に与えら
れる。

この一連の動作の後に、既知のテスト信号がテスト中の
論理回路の入力ラインへ接続されている出力ライン１１
１上に与えられるので、該テストブロックはテストモー
ドとなる。テスト中の論理回路へ既知の入力信号を印加
させたことの結果を決定する為に、論理回路には安定化
する為の時間が与えられ１次いでデータ受け取りモード
が使用される。

データ受け取りモードにおいて、スキャン制御ライン１
０３上の高論理信号は低論理レベルヘスイッチされる。

前述した如く、スキャン制御ライン１０３上の低信号に
対して、入力ライン１００上の信号がマスターラッチ１
２３の入力端子上へ印加される。従って、ライン１００
がテスト中の論理回路の出力ラインへ接続されると、テ
スト出力信号がマスターラッチの入力端子上へ与えられ
る。クロック入力ライン１０４上ヘクロツクパルスを印
加すると、テスト出力信号をフリップフロップ１２５内
に格納する。

次いで、スキャン制御ライン１０３上の信号が再度高信
号ヘスイッチされる、且つ一連のクロックパルスが印加
されて、第１図に示した如く、相互接続されたテストブ
ロックから構成されるシフトレジスタ４５から格納され
ているテスト信号をシフト出力させる。

この従来技術のスキャン技術の実施には、テストが完了
した後においても、各テストブロック内のフリップフロ
ップが組合せ論理回路ネットワークの通常の信号経路内
に留まることを必要とする。

余分の回路がタイミング遅れを導入すると共に、クロッ
クパルスがラッチを介して通常回路論理信号を通過させ
ることを必要とする。

スキャンテストにおいてその他の従来技術テストブロッ
クが使用されているが、これらのその他のテストブロッ
クも、信号が組合せ論理回路の次の部分に与えられる前
に、通常組合せ論理回路出力信号が１つ又はそれ以上の
フリップフロップを介して通過することを必要とする。

このことは。

組合せ論理回路の通常動作の期間中に、１つ又はそ九以
上のクロックパルスをフリソプフロツプヘシーケンス動
作させることを必要とする。ユーザは、一般的な論理回
路のみでなく、該回路を有するテストブロックの繰返し
をも理解せねばならない。通常動作中のテストブロック
内のフリップフロッゾの機能障害は５組合せ論理回路か
らの出力信号を直接的に影響を与える。

論理回路のスキャンテスト用の別の従来技術方式１５０
を第３図に示しである。テスト中の論理回路からの通常
出力ライン１８０は、マルチプレクサ１９１へのｆＡ１
組の入力ラインである。マルチプレクサ出力ライン１８
４は、ライン１８７によって制御される一群の出力レジ
スタ１９２への入力ラインである。出力レジスタ１９２
からの出力ライン１８５は論理回路に対する出力ライン
である。ライン１８６は、出力ライン１８５へ及びスキ
ャンレジスタ１９０の入力端へ接続されている。スキャ
ンレジスタ１９０もクロック入力ライン１８１．スキヤ
ンイン入力ライン１８２．モード制御入力ライン１８３
．スキヤンアウト出力ライン１９３．及びマルチプレク
サ１９１への第２組の入力ラインである１組の出力ライ
ン１８８を持っている。スキャンレジスタ１９０は、基
本的には、シフト能力を持った１ノジスタである６モー
ド制御入力ライン】−８３もマルチプレクサ１９１へ接
続されている。

この方式は、他の従来技術スキャンテスト方式と比較し
て幾つかの利点を持っている。何故ならば、この方式を
介しての通常信号経路は、マルチプレクサが入力ライン
１８０上の信号を出力ライン１８４へ通過させる様にモ
ード制御ライン上の信号が設定されることを要求するだ
けであるからである。従って、ユーザは、通常論理回路
信号をスキャンテスト方式を介して通過させる為にテス
ト中の論理回路からの通常信号でクロックパルスをシー
ケンス動作させることを必要とされることはない、又１
回路からの通常信号がスキャン方式を介して通過される
間に、テストベクトルをスキャンレジスタ内にロードさ
せることが可能である。

然し乍ら、この方式は付加的なハードウェアを必要とし
且つ該方式は程度の高い欠陥の発見のみを可能とするに
過ぎない、従って、従来技術のスキャンテスト方式は、
論理回路の機能性を決定することの手助けとは成ってい
るが、ユーザにとって使用が困難であり且つユーザによ
って容易にチエツクしたり又は検証したりすることの可
能な付加的な欠陥モードを導入するものである６川−剪 本発明は、以−ヒの点に鑑みなされたものであって、上
述した如き従来技術の欠点を解消し、特に主要回路の機
能性を検証する為に少なくとも１個の論理テストブロッ
クを組み込んだ主要テスト回路を設けることによって従
来技術の問題を解消した論理回路ネットワークの新規な
スキャンテスト方式を提供することを目的とする。

１−氏 主要回路内に組み込まれている論理テストブロックは、
該主要回路の通常動作の期間中はユーザに取って透明で
あるが、論理テストブロックは。

該主要回路の完全なスキャンテストの為の能力を提供す
る。更に、該論理テストブロックの正しい動作を検証す
る為に該論理テストブロックによって行なわれる全ての
機能をテストすることが可能である様に各論理テストブ
ロックが構成される。

各論理テストブロックは、主要回路の複数個の動作モー
ドを可能とさせる複数個のスイッチング要素を有してい
る。

本発明の論理テストブロックは、主要入力端子。

スキャンイン入力端子、出力端子、スキャンアウト出力
端子、及びスキャングロック入力端子を持っている。該
主要入力端子は、第１スイッチ手段によって出力端子へ
接続されている。スキャンイン端子は、第２スイッチ手
段によってデータ格納手段の入力端子へ接続されており
、一方スキャンアウト出力端子はデータ格納手段の出力
端子へ接続されている。スキャンクロック入力端子は、
データ格納手段のクロック端子へ接続されている。

第３スイッチ手段は、主要入力端子をデータ格納手段の
入力端子へ接続させ、且つ第４スイッチ手段が論理テス
トブロック出力端子をデータ格納手段の出力端子へ接続
させる。

この新規な論理テストブロックは、論理信号を検証する
ことが所望される個所の各主要回路ライン内に挿入され
る。主要回路ラインは、実効的に分離されて２つの端部
を提供している。主要回路ラインの第１端は論理テスト
ブロックの入力端子へ接続されており、一方主要回路ラ
インの第２端は論理テストブロックの出力端子へ接続さ
れている。

主要回路内に組み込まれた論理テストブロックのスキャ
ンイン端子及びスキャンアウト端子が相互接続されてシ
フトレジスタを形成する。論理テストブロックは、通常
、スキャン、テスト、又はデータ受け取りモードのいず
れかで機能することが可能である。

本発明の新規な特徴は１通常動作の間、第１スイッチ手
段及び第３スイッチ手段が閉成され、−方第２スイッチ
手段及び第４スイッチ手段が開成される。従って、主要
回路の論理信号が、第１スイッチ手段を介して主要入力
端子から論理テストブロックの出力端子へ通過される。

主要回路のユーザは１通常動作の間に、論理テストブロ
ックを介してデータをシフトさせることに関与する必要
がない、むしろ１通常（ノーマル）動作において。

主要回路からの信号は論理テストブロックを介して直接
的に通過される。

スキャンテストを実施する為に、主要回路内に組み込ま
れている論理テストブロック内のスイッチ手段は所定の
シーケンスで開閉される。クロックパルスが印加されて
、論理テストブロックのデータ格納手段からデータを出
入れする。スキャンテストを使用して、ユーザは主要回
路の機能性を検証することが可能である。

スキャンテストの間、論理テストブロック内の第１スイ
ッチ手段が開成し、従って主要入力端子又はスキャンイ
ン入力端子のいずれかからデータ格納手段を介して信号
を適宜転送させることが可能である。然し乍ら、第１ス
イッチ手段の独特のレイアウトの為に、スキャンテスト
は、又、第１スイッチ手段の機能性も検証する。１実施
例において、第１スイッチ手段はトランジスタであって
、それはその拡散領域をその他のトランジスタと共用し
、その特性乃至は完全機能性はスキャンテストによって
検証される。又、該トランジスタのゲートは、直列ライ
ンの一部であり、それはその他の論理テストブロックに
おける同様なトランジスタのゲートを有している。該直
列ラインは、その特性乃至は機能的完全性を容易に検証
することを可能とするべく構成されている。トランジス
タの独特のレイアウトは、１００％機能性機能ト及び論
理テストブロックの動作性の検証を行なうことを可能と
する。

最後に１本発明は、主要回路がその通常モードで動作し
ている間に、ユーザが主要回路における論理信号をモニ
ターすることを可能とする。

夾産貫 第４Ａ図は１本発明の１個の論理テストブロックの概念
的な概略図である。概念的には、論理テストブロック２
００は、２つの単極双投スイッチ、データ格納手段、及
び該スイッチを相互接続するラインから構成されており
、該データ格納手段及び論理回路は論理テストブロック
を有している。

論理テストブロック２００の第１入力ライン２１０は、
第１単極双投スイッチ（入力スイッチ）２３０の第２端
子２３２及び第２単極双投スイッチ（出力スイッチ）２
４０の第１端子２４１の両方へ接続されている。第２入
力ライン、即ちスキャンイン入力ライン２２０が、第１
単極双投スイッチ２３０の第１端子２３１へ接続されて
いる。第１単極双投スイッチ２３０のセレクタ２３３は
。

クロック動作型フリップフロップ２５０の入力端子へ接
続されている。スキャングロック入力ライン２２２は、
データ格納手段であるフリップフロップ２５０のクロッ
ク端子へ接続されている。フリップフロップ２５０の出
力端子は、第２単極双投スイッチ２４０の第２ｅａ子及
び論理テストブロックのスキャンアウト出力ライン２２
１の両方へ接続されている。第２単極双投スイッチ２４
０のセレクタ２４３は、論理テストブロック出力ライン
２１１へ接続されている。

第４Δ図に示した如き本発明の論理テストブロックは、
４つのモード、即ちノーマル（通′ｌｉ？）モード、ス
キャンモード、テストモード、及びデータ受け取りモー
ド、で作用する。論理テストブロックは、これらの機能
の幾つかを同時的に実施すベく形態を取らせることが可
能である１通常動作モードにおいて、入力スイッチ２３
０のセレクタ２３３は、端子２３１と接触されるか又は
開放位置のままとされる。このモードにおいて、主要入
力ライン２１０上の信号は、出力スイッチ２４０を介し
て、論理テストブロック２００のテストブロック出力ラ
イン２５０へ通過する。フリップフロップ２５０の出力
は、出力ライン２１及び入力ライン２ｉ０から分離され
ている。従って、従来技術と異なり１通常動作モードに
おいては、論理テストブロックのフリップフロップ２５
０の機能性は、論理テストブロックが接続されている回
路の動作に影響を与えることはない。

スキャンモードにおいて、データが論理テストブロック
のフリップフロップ２５０に対してシフト入力され且つ
シフト出力される。スキャンモードにおいて、入力スイ
ッチ２３０のセレクタ２３３は、端子２３１へ接続され
、−力出力スイッチ２４０のセレクタは端子２４１．端
子２４２へ接続させるか、又は開放位置とさせることが
可能である。セレクタ２４３が端子２４１へ接続される
場合、論理テストブロックが位置されている回路の通常
の機能動作を乱すこと無しに信号をフリップフロップ２
５０内にロードさせることが可能である。スキャンモー
ドの期間中、クロックパルスがライン２２２上に印加さ
れてデータをフリッププロップ２５０に対してシフト入
出力させる。

テストモードにおいて、フリップフロップ２５０内に格
納した信号を使用してテストブロック出力ライン２１１
上に既知の信号を供給する。従って、出力スイッチ２４
０のセレクタ２４３は、端子２４２へ接続されており、
且つフリップフロップ２５０の出力端子上の信号は、テ
ストブロック出力ライン２１１及びスキャンアウト出力
ライン２２１上に得られる。テストモードにおいて、入
力スイッチ２３０のセレクタ２３３は端子２３２゜端子
２３１へ接続させるか、又は開放位置とさせることが可
能である。

スキャンテストデータ受け取りモードにおいて、主要入
力ライン２１０上でテストされている信号がフリップフ
ロップ２５０内に格納される。従って、！ｌ単極双投ス
イッチ２３０のセレクタ２３３は端子２３２へ接続され
ている。フリップフロップ２５０内のデータがテスト用
の励起の１つを与えるので、第２単極双投スイッチ２４
０のセレクタ２４３は端子２４２へ接続されている。ク
ロックパルスがスキャンクロックライン２２２印加され
て、主要入力ライン２１０上のテスト中の７ｆｉ号をフ
リップフロップ２５０内にロードさせる。

スキャンテストモードに加えて、論理テストブロック２
００は選択したスイッチ位置によって信号の実時間測定
を行なうことを可能とすべく形態とさせることも可能で
ある０例えば、入力スイッチ２３０のセレクタ２３３は
端子２３２へ接続され、−力出力スイッチ２４０のセレ
クタ２４３が端子２４１へ接続される。この形態におい
て、主要入力ライン２１０上の信号は、出力スイッチ２
４０を介して、テストブロック出力ライン２１１へ通過
するが、主要入力ライン２１０上の信号も入力スイッチ
２３０を介してフリップフロップ２５０の入力端子へ通
過する。スキャングロック入力ライン２２２上ヘクロツ
クパルスを印加すると、主要入力ライン２１０上の信号
がフリップフロップ２５０内にロードされ且つライン２
２１上でスキャンアウトされる。従って、この形態にお
いて、スキャンクロックパルスが印加される時に主要入
力ライン２１０上の信号は、論理テストブロックが設け
られている回路の通常機能を中断させること無しに、フ
リップフロップ２５０内に格納する。

該スイッチによって形成される更に別の形態においては
、論理テストブロック２００は、第２図における従来技
術論理テストブロックの通常動作モードの等価な機能を
実施する。この機能の為に、入力スイッチ２３０のセレ
クタ２３３は端子２３２へ接続されており、且つ出力ス
イッチ２４０のセレクタ２４３は端子２４２へ接続され
ている。

この選択した形態において、主要入力ライン２１０上の
信号は入力スイッチ２３０を介してフリップフロップ２
５０の入力端へ通過されるが、出力スイッチ２４０のセ
レクタ２４３は端子２４２と接触しているので、主要入
力ライン２１０上の信号は出力スイッチ２４０を介して
テストブロック出力ライン２１１へ通過されない、従っ
て、テストブロック出力ライン２１１へ主要入力信号を
通過させる為に、クロックパルスはスキャンクロックラ
イン２２２上に印加されねばならない、この形態におい
て、論理テストブロック２００は。

第２図における従来技術回路１０′の通常動作モードと
機能的に等価である。

スキャンテストを行なう為に、第４Ａ図の論理テストブ
ロック２００又は複数個のこの様な論理テストブロック
が論理回路内に配置させる。典型的に、論理テストブロ
ックは、組合せ論理回路内において使用される１組合せ
論理回路は１組合せ論理ブロック（ＣＬＢ）から構成さ
れており、各ＣＬＢは特定した数の入力及び出力ライン
を持っている。論理テストブロックは、通常、ＣＬＢの
各出力ライン内に配置される。論理テストブロックが配
置される各ＣＬＢ出力シカライン実効的に分離されて２
つの端部を形成している。第１端は論理テストブロック
の主要入力ライン２１０へ接続されており、且つ第２端
はテストブロック出力ライン２１１へ接続されている。

相互に他のＣＬＢから独立的であるＣＬＢの各グループ
に対して。

論理テストブロックのスキャンイン入力ライン及びスキ
ャンアウト出力ラインは相互接続されてシフトレジスタ
を形成している。

スキャンテストを実施する為に、シフトレジスタの機能
性は、シフトレジスタを有する論理テストブロックの各
々をスキャンモードとさせることによって検証される１
次いで、既知のシーケンスの信号をシフトレジスタ内の
第１論理テストブロツクのスキャンイン入力ラインへ印
加させ、且つグロックパルスを印加させて該シフトレジ
スタを介してこれらの信号をシフトさせる。該シフトレ
ジスタ内の最後の論理テストブロックのスキャンアウト
出力ライン上の出力信号がチエツクされる６出力信号と
入力信号との比較により、該シフトレジスタの機能性が
表される。

該シフトレジスタの機能性が検証された後、論理テスト
ブロックがスキャンモードにある間に既知のテストベク
トルを論理テストブロック内にロードさせる０次いで、
該シフトレジスタの各論理テストブロック内の端子２４
２へ出力スイッチ２４０のセレクタ２４３がセットされ
る２このことは、論理テストブロックをテストモードと
させる。

次いで、フリップフロップ２５０内に格納された信号は
、テストブロック出力ライン２１１及びスキャンアウト
出力ライン２２１の両方の上に与えられる。各論理テス
トブロックのテストブロック出力ライン２１１は論理回
路の入力ラインへ接続されているので、テストベクトル
が論理回路の入力ラインへ印加される。

テスト中の論理回路が安定化された後、シフトレジスタ
を有する各論理テストブロック内の入力スイッチ２３０
のセレクタは端子２３２ヘセツトされる。このことは、
論理テストブロックをデータ受け取りモードとさせ、且
つ各論理テストブロックの主要入力ライン２１０上の信
号が、クロックパルスの印加によって、フリップフロッ
プ２５Ｏ内にクロック入力される。次いで、入力スイッ
チ２３０のセレクタ２３３を端子２３１とコンタクトさ
せることによって、論理テストブロックはスキャンモー
ドとさせる。一連のクロックパルスが印加され、且つシ
フトレジスタ内の最後の論理テストブロックのスキャン
アウトライン上の信号がチエツクされ、且つ組合せ論理
ブロックからの予定される信号と比較されてその機能性
を決定する。

従って５本発明の新規な論理テストブロックはスキャン
テストする為の手段を与える。論理テストブロックの特
許性を示す為に、論理テストブロックの特定の実施例２
００Ａを第５図に示しである。主要入力ライン２１０Ａ
が、第１パストランジスタ３０１のドレイン／ソース領
域Ｏ／　Ｓ　ｔと第２パストランジスタ３０２のドレイ
ン／ソース領域Ｄ／　Ｓ、の両方へ接続されている。第
５図内のパストランジスタは対称的であるので、ソース
及びドレインの指定は重要ではない。何故ならば。

該トランジスタは、スレッシュホールド電圧よすも高い
電圧が印加されると、ソースからドレインへ又はドレイ
ンからソースへ信号を送給させるからである。従って、
該トランジスタの第１端子はドレイン／ソース（Ｄ／Ｓ
）として示し且つ第２端子はソース／ドレイン（Ｓ／Ｄ
）として示す。

スキャンイン入力ライン２２０Ａは、第３ノ（ストラン
ジスタ３０３のドレイン／ソースＤ／Ｓ３へ接続されて
いる。パストランジスタ３０３のソース／ドレインＳ／
ＤＪは、パストランジスタ３０１のソース／ドレインＳ
／Ｄ、及び第１ラッチ２６０　（Ｄ／Ｓ、）の入力端子
２６３の両方へ接続されている。第１制御ライン３２０
はノくストランジスタ３０３のゲートへ接続されている
。入力制御信号Ｘｉの成分をライン３２０上に供給する
第２制御ライン３１０は、パストランジスタ３０１のゲ
ートへ接続されている。

パストランジスタ３０２のソース／ドレインは論理テス
トブロック出力ライン２１１Ａへ接続されている。第４
パストランジスタ３０８のソース／ドレインＳ／Ｄ、も
論理テストブロック出力ライン２１１Ａへ接続されてい
る。パストランジスタ３０８のドレイン／ソースＤ／Ｓ
、は第２ラッチ２７０の出力ライン２７４へ接続されて
いる。

第３制御ライン３３０はパストランジスタ３０２のゲー
トへ接続されている。ライン３３０上の出力制御信号Ｘ
０の補元を担持する第４制御ライン３１１はパストラン
ジスタ３０８のゲートへ接続されている。

第１ラッチ２６０は、２つのインバータ２６１゜２６２
及び２つのパストランジスタ３０４，３０５から構成さ
れている。パストランジスタ３０４のドレイン／ソース
Ｄ／Ｓ４は、ラッチ入力ライン２６３へ接続されており
、一方パストランジスタ３０４のソース／ドレインＳ／
Ｄ、はインバータ２６１の入力端子とラッチ２６０内の
パストランジスタ３０５のソース／ドレインＳ／Ｄ、の
両方へ接続されている。インバータ２６１の出力端子は
、第１ラッチ２６０の出力ライン２６４とラッチ２６０
内の第２インバータ２６２の入力端子の両方へ接続され
ている。インバータ２６２の出力端子は第２パストラン
ジスタ３０５のドレイン／ソースｏ　／　Ｓ　ｓへ接続
されており、一方バストランジスタ３０５のソース／ド
レインＳ／Ｄ、はインバータ２６１の入力端子へ接続さ
れている。

１つのスキャンクロック入力ライン２２２Ａはパストラ
ンジスタ３０４のゲートへ接続されている。

第１スキヤンクロツク入力ライン２２２Ａ上の信号（Ｓ
　ＣＡ　Ｎ　　ＣＬ　Ｋ、）の非重畳補元信号（ＳＣＡ
Ｎ　　ＣＬＫ、）を担持する別のスキャンクロックライ
ン３１２は、パストランジスタ３０５のゲートへ接続さ
れている。換言すると、ライン３１２上の信号は、ライ
ン２２２Ａ上の信号が高であるときに低であり、且つラ
イン２２２Ａ上の信号が低であるときに高である。

第１ラッチ２６０の出力ライン２６４は、第２ラッチ２
７０の入力ライン２７３へ接続されている。ラッチ２７
０は又２つのインバータ２７１゜２７２及び２つのパス
トランジスタ３０６，３０７から構成されている６パス
トランジスタ３０６のドレイン／ソースＤ　／　Ｓ　ｓ
はラッチ入力ライン２７３へ接続されている。パストラ
ンジスタ３０６のソース／ドレインＳ／ＤＧは、第１イ
ンバータ２７１の入力端子とラッチ２７０内のパストラ
ンジスタ３０７のソース／ドレインＳ／Ｄ７との両方へ
接続されている。第１インバータ２７１の出力端子はラ
ッチ２７０の出力ライン２７４とラッチ２７０内の第２
インバータ２７２の入力端子の両方へ接続されている。

インバータ２７２の出力端子は第２パストランジスタ３
０７のドレイン／ソースＤ　／　Ｓ　７へ接続されてお
り、一方バストランジスタ３０７のドレイン／ソースＤ
／Ｓ、はインバータ２７１の入力端子へ接続されている
。

スキャングロックライン３１２は、パストランジスタ３
０６のゲートへ接続されている。その他のパストランジ
スタ３０７のゲートはその他のスキャンクロック入力ラ
イン２２２Ａへ接続されている。

通常動作の場合、高信号がライン３３０及び３２０　（
Ｘｉ＝Ｈ，Ｘｏ＝Ｈ）上に存在する。ライン３１１上の
信号はライン３３０上の信号の補元であるので、ライン
３１１上の信号は低である。同様に、ライン３１０上の
信号は、ライン３２０上の信号の補元であり、従ってラ
イン３１０上の信号も低である。

［高信号Ｊという用語は、成る電圧がパストランジスタ
のゲートへ印加されたときに、該パストランジスタのド
レイン／ソース上の（ｉ号が該パストランジスタのソー
ス／ドレインへ通過される様な電圧のことを意味してお
り、一方、低信号とは、パストランジスタのゲートへ印
加されたときに該パストランジスタのドレイン／ソース
上の信号を該パストランジスタのソース／ドレインへ通
過させるのに十分ではない電圧のことを意味する。

ライン３３０上の高信号（Ｘｏ＝Ｈ）は、パストランジ
スタ３０２のゲートを高ヘトライブする。

次いで、パストランジスタ３０２は、主要入力ライン２
１０Ａ上の入力信号をテストブロック出力ライン２１１
Ａへ通過させる。ライン３１上の信号は低であり且つパ
ストランジスタ３０８は導通状態とならないので、ラッ
チ２７０出力ライン２７４上の信号はテストブロック出
力ライン２１１Ａへ通過しない、又、ライン３１０上の
信号が低であるので、パストランジスタ３０１は主要入
力ライン２１０Ａからのそのドレイン／ソースＤ／Ｓ０
上に存在する信号を通過させることはない。

ライン３２０上の高信号は、パストランジスタ３０３の
ゲートを高ヘトライブし、且つスキャンイン入力ライン
２２０Ａからのパストランジスタ３０３のドレイン／ソ
ースＤ／Ｓ３」二の信号はラッチ２６０の入力ライン２
６３へ通過される。然し乍ら、第１スキヤンクロツク入
力ライン２２２Ａ上の信号は通常動作期間中は低である
。従って、ラッチ２６０内のパストランジスタ３０４の
ゲートは低であり、パストランジスタ３０４はライン２
６３上の信号をインバータ２６１へ通過させることはな
い５通常動作期間中、ラッチ２６０へは信号が通過され
ないので、ランチ２６０上の状態は興味のあるものでは
なく、又同様に、スキャンアウト出力ライン２２１Ａ上
の信号も興味のあるものではない。

注意すべきことであるが１通常モードにおいて、論理テ
ストブロック２００Ａ内のラッチ２６０゜２７０はユー
ザにとって透明である。入力ライン２１０Ａ上の信号は
、論理テストブロック内又はそれに関して何等付加的な
作用無しに、出力ライン２１１Ａへ通過する。論理テス
トブロックによって何等クロックパルスは必要とはされ
ず、又従来技術の如くに機能する為に何等ゲート又はデ
ータ格納装置を必要とするものではない。

論理テストブロック２００Ａの別の独特の特徴によれば
、それは通常モードとスキャンモードとに同時的に形態
を整えることが可能なものである。

パストランジスタ３０３．ラッチ２６０．及びラッチ２
７０を介してスキャンイン入力ライン２２０Ａからスキ
ャンアウト出力ライン２２１Ａへの信号経路は、入力ラ
イン２１０Ａとパストランジスタ３０２と出力ライン２
１１Ａとから構ｌ戊される通常信号経路から分離されて
いる。更に、パストランジスタ３０３は１通常モードに
おいて、典型的にオンであり、その結果、データを論理
テストブロック内にスキャンさせるのに必要なことは。

ライン２２２Ａ及び３１２上の適宜のシーケンスのクロ
ックパルスと結合させてスキャンイン入力ライン２２０
Ａ上に信号を供給することである。

クロックライン２２２Ａ及び３１２上のクロックパルス
は、ラッチ２６０及び２７０によって形成されるマスタ
ー／スレーブフリップフロップ５３０の適切な動作を確
保する為に本実施例においては非重畳型でなければなら
ない。

スキャンモードにおいて、高信号がライン３２０へ印加
される（Ｘｉ＝Ｈ）。従って、スキャンイン入力ライン
２２０Ａ上のスキャンイン信号は。

最初に、パストランジスタ３０３によってラッチ２６０
の入力ライン２６３へ通過される。次いで。

スキャンクロツタ入力ライン２２２Ａ上の信号が高とな
ると、ラッチ２６０の入力ライン２６３上のスキャンイ
ン信号がパストランジスタ３０４によってインバータ２
６１へ通過され、且つスキャンイン信号の補元がインバ
ータ２６１からラッチ２７０の入力ライン２７３へ出力
される。インバ−夕２６１からのスキャンイン信号の補
元もインバータ２６２の入力端へ行き、該インバータ２
６２は該信号を元のスキャンイン信号に逆反転させるが
、パストランジスタ３０５は、第２クロツクライン３１
２上の信号が低であるから、インバータ２６２の出力端
からの信号をインバータ２６１の入力端へ送給して戻す
ことはない。

スキャンクロック入力ライン２２２Ａ上の高信号もラッ
チ２７０内のパストランジスタ３０７のゲートを高ヘト
ライブするが、第２クロツクライン３１２上の信号は低
であるので、パストランジスタ３０６のゲートは低であ
る。従って、パストランジスタ３０６は、入力ライン２
７３上の信号をバスすることはなく、且つラッチ２７０
の回路の残部は入力ライン２７３から分離されている。

パストランジスタ３０７のゲート上の高レベルは。

、インバータ２７２の出力端からの信号をインバータ２
７１の入力端へ通過させる。従って、スキャングロック
入力ライン２２２Ａ上の高信号の開始前にラッチ２７０
入力ライン２７３上に存在していた信号をラッチし、且
つ入力信号の補元ラッチ出力ライン２７４上に維持され
一方データがラッチ２６０内にスキャンされる。

第１スキヤンクロツク入力ライン２２２Ａ上信号が低状
態に復帰すると、ラッチ２６０内のパストランジスタ３
０４のゲートは低となり、且つ、パストランジスタ３０
４は信号を通過させないので、ラッチ２６０の回路の残
部はスキャンイン入力ライン２２０Ａ上の入力信号から
分離されている。パストランジスタ３０５のゲートは、
ライン３１２上の信号によって高ヘトライブされ、それ
は、スキャンクロツタ入力ライン２２２Ａ上の信号が低
レベルへ復帰した後に高となる。ゲートが高であると、
パストランジスタ３０５はインバータ２６２の出力端か
らの信号をインバータ２６１の入力端へ通過させる。従
って、ラッチ２６０は、スキャンクロック入力ライン２
２２Ａ上の高信号の開始時にラッチ入力ライン２６３上
に存在していた信号をラッチし、且つ入力信号の補元は
ラッチ出力ライン２６３に維持され一方該データはラッ
チ２７０内にスキャン入力される。

第１スキヤングロツク入方ライン２２２Ａ上のクロック
信号が低となった後に、第２クロツクライン３１２上の
高信号もラッチ２７０内のパストランジスタ３０６のゲ
ートを高ヘトライブする。

従って、パストランジスタ３０６は、入力ライン２７３
上の信号をインバータ２７１の入力端へ通過させる。然
し乍ら、パストランジスタ３０７のゲートは、第１スキ
ヤングロツク入力ライン２２２Ａ上の信号に追従し且つ
低となり、従って、インバータ２７２の出力は最早パス
トランジスタ３０７によってインバータ２７１の入力端
へ通過されることはない、従って、インバータ２７１は
、スキャンアウト出力ライン２２１Ａに対して出力ドラ
イバとして作用する。このことは、スキャンモードにお
いて、スキャンクロック入力ライン２２２Ａ上のクロッ
クパルス、即ちライン２２２Ａ上の信号は、低から高と
なり且つ低へ戻り、スキャンイン入力ライン２２ＯＡ上
の信号をラッチ２６０内にロードし、且つラッチ２７０
は出力ドライバとして作用し且つスキャンアウト出力ラ
イン２２１Ａヘスキャンイン入力信号レベルを供給する
−従って、スキャンインは完了する。

スキャンイン期間中に既知の信号を論理テストブロック
内にロードした後に、ライン３３０上の信号を低レベル
（Ｘｏ＝Ｌ）へ又ライン３１１上の信号を高レベルへ変
化させることによって、論理テストブロックをテストモ
ードとさせる。その結果、パストランジスタ３０２は、
最早、主要入力ライン２１０Ａ上の信号をテストブロッ
ク出力ライン２１１Ａへ通過させることはないが、パス
トランジスタ３０８は、スキャンイン期間中にラッチ２
６０，２７０内にロードさせた信号をテストブロック出
力ライン２１１Ａへ通過させる。従って、テストモード
ＭＭ中に、テストブロック出力ライン２１１Ａが取付け
られている回路へ、既知の信号が付与される。

テストモードへ変化した後で且つテスト中の回路が安定
化された後に、ライン３２０上の信号は低レベル（Ｘｉ
＝Ｌ）ヘスイッチされ、且つライン３１０上の信号は高
レベルヘスイッチされる。

この変化は、パストランジスタ３０１をオンさせ且つパ
ストランジスタ３０３をオフさせ、且つ該論理テストブ
ロックをデータ受け取りモードとさせる。従って、テス
トモード期間中に主要入力ライン２１０Ａ上に存在する
信号は、スキャンインにおいて説明した如くスキャング
ロックパルスを使用することによりラッチ内にロードさ
せることが可能である。

テスト信号を印加した後で且つ結果を適宜の論理テスト
ブロック内にロードした後に、論理テストブロックは通
常形態へ復帰される。この形態において、スキャングロ
ックパルスの印加は、スキャンインの場合に説明したの
と同等の態様で論理テストブロックからデータをスキャ
ン出力させる。

第６ａ図は、組合せ論理ブロック回路３００内に組み込
んだ本発明の論理テストブロックを示している。第６ａ
図における回路３００は、５個の組合せ論理ブロック４
０５，４１５，４２５，４３５．４４５　（ＣＬＢ、乃
至ＣＬＢ４とも表す）。

及び第４Ａ図に示したタイプの５個の論理デス１−ブロ
ック４８０−４８４　（ＴＢ、乃至ＴＢ、とも表す）を
有している。４個の組合せ論理ブロック４０５．４１５
，４２５，４３５の各々からの出力ライン４０４，４１
４，４２４，４３４は、論理テストブロック４８０，４
８１，４８２，４８３の夫々の主要入力ラインへ接続さ
れている。論理テストブロック４８０，４８１，４８２
，４８３のテストブロック出力ライン２１１Ｂ、２１１
Ｃ。

２１１Ｄ、２１１Ｅは、第５組合せ論理ブロック４４５
への夫々入力ライン４０−４４３として作用する。各論
理テストブロック（ＴＢ、乃至ＴＢ、）のスキャンイン
ライン及びスキャンアウトラインは、相互接続されて１
個の連続的なシフトレジスタを形成する。

組合せ論理ブロック４０５，４１５，４２５゜４３５は
、各々が４本の入力ライン及び１本出力ラインを持って
いるという点において同一の構成であるが、各々ＣＬＢ
によって行なわれる機能は異なることが可能である。従
って、ブロック４０５入力及び出力ラインの説明は、第
６ａ図に示した如く、その他の組合せ論理ブロックの入
力及び出力ラインの構成及び動作を包含する０組合せ論
理ブロック４０５は４本の入力ライン４００−４０３を
持っている１組合せ論理ブロック４０５により実施する
機能は、ＣＬＢ出力シカライン４０４上号によって表さ
れる。ＣＬＢ出力シカライン４０４第１論理テストブロ
ツク４８０の主要入力ライン２１０Ｂへ接続されている
。論理テストブロックからの出力ライン２１１Ｂは１組
合せ論理ブロック４４５用の第１ｃＬＢ入力ライン４４
０である。

論理テストブロック４８０のスキャンイン入力ライン２
２０Ｂは、スキャンインテスト信号を供給するソース（
不図示）へ結合される。論理テストブロック４８０のス
キャンアウト出力ライン２２１Ｂは、次の論理テストブ
ロック４８１のスキャンイン入力ライン２２０Ｃへ接続
されている。

論理テストブロック４８１からのスキャンアウト出力ラ
イン２２１Ｃは、論理テストブロック４８２のスキャン
インライン２２０Ｄへ接続されおり。

且つ残りの論理テストブロックの各々も同様に接続され
ている。第５論理テストブロツク４８４のスキャンアウ
ト出力ライン２２１Ｆは、ライン２２１Ｆ上の信号の測
定を許容する回路（不図示）へ結合されている。

実際の適用において、論理テストブロック４８４のスキ
ャンアウト出力ライン２２１Ｆ及び論理テストブロック
４８０のスキャンイン入力ライン２２０Ｂは、−層大き
なシフトレジスタを形成するその他の論理テストブロッ
クへ接続させることが可能である。従って、第６ａ図に
おけるシフトレジスタに付いて説明した結合は、単に例
示的なものであって、第６ａ図に示したものの如き多数
の組合せ論理回路と相互接続されるシフトレジスタ内の
論理テストブロックの一般的な使用を制限する意図を有
するものではない。

第６ａ図内の各論理テストブロックも、スキャンクロッ
ク入力ライン及び、第５図に示した如き。

パストランジスタへの３２０，３１０，３３０゜３１１
の如き４本の制御ラインを持っている。然し乍ら、明瞭
性の為に、これらのラインは第６ａ図には示していない
、第６ａ図における簡単な回路は一つの適用の例示であ
る。組合せ論理ブロックの特定数、各組合せ論理ブロッ
クに対する入力ライン数、各組合せ論理ブロックからの
出力ライン数、及びシフトレジスタを形成する論理テス
トブロックの相互接続は単に例示的なものである。

任意数の又は任意の組合せ論理ブロックの組合せ及び任
意数の入力及び出力ラインを使用して本発明を実施する
ことが可能である。唯一の限定は。

シフトレジスタを形成すべく相互接続された論理テスト
ブロックによって画定される如く、テスト回路を有する
ＣＬＢが互いに完全な組合せ論理回路を有する他のＣＬ
Ｂと独立的でなければならないという点のみである。

最初に、第６ａ図における回路は通常モードで動作する
。再度第５図を参照して説明すると、このことは、第６
ａ図における各論理テストブロックにおいて、低信号が
ライン３１０及び３１１上に存在している間にライン３
３０及び３２０上に高信号が存在することを意味してい
る。この形態において、論理テストブロック内のラッチ
は、論理テストブロックを介して通常信号経路から分離
されている。その結果、論理テストブロックは、スキャ
ンイン入力ライン上への信号の印加及びクロックパルス
の印加によって５データをラッチ内にスキャン入力させ
る準備がなされている。

典型的に、組合せ論理回路をテストする為には幾つかの
テストベクトルを使用する。デス１−ベクトルの発生、
及びスキャンクロックパルスの適宜のシーケンス動作は
１手動的に行なうことも可能であるが、適当な寸法の組
合せ論理回路の場合。

解析されねばならないシーケンスの数はかなり大きく手
動作によることは実際的ではない。むしろ、組合せ論理
回路を設計する為に使用されるソフトウェア又はデータ
ファイルのいずれかを使用するマイクロプロセサを使用
して適宜のテストベクトルを発生させる。

然し乍ら、説明の便宜上、入力ライン４４０゜入力ライ
ン４４１．及び入力ライン４４３上の高信号に対応する
テストベクトル、及び組合せ論理ブロック４４５に対す
る入力ライン４４２の低信号し使用して組合せ論理ブロ
ック４４５をテスト′する。

最初に、組合せ論理の各論理テストブロックのラッチ内
に格納されている信号は未知である。第６ｂ図において
、論理テストブロック内に格納されている信号は、該信
号が既知となる迄点線で表される。テストベクトルスキ
ャンインを開始する為に、高論理信号をスキャンイン入
力ライン２２０Ｂへ印加させる。第６ｂ図に示した如く
、次いで第１クロツクパルスが期間１．−１２の間各論
理テストブロックへ供給される。第６ｂ図において。

タロツクライン（２２２Ａ）上の信号を示しである。ラ
イン３１２（第５図）上の信号は、ライン２２２Ａ上の
信号が高となると低となり、且つライン２２２Ａ上の信
号が低となると高となる。この実施例において、ライン
上のクロックパルスの端部が時間において重畳しないこ
とを確保する為にクロックライン２２２Ａ及び３１２上
の信号をスイッチングする上で注意を払わねばならない
。

第１クロツクパルスの端部ｔ２において、論理テストブ
ロック４８０のスキャンアウト出力ライン２２１Ｂ上の
信号は、残りの論理テストブロックからの出力信号が未
だ未知の間、高である。時刻し、においで、論理テスト
ブロック４８０のスキャンイン入力ライン２２０Ｂ上の
ｒ３号は低論理レベルヘスイッチされ、且つ別のグロッ
クパルスが期間ｔイーｔ、のに対して各論理テストブロ
ックへ印加される。ｔ、においで、論理テストブロック
４８０のスキャンアウト出力ライン２２１Ｂ上の信号は
低論理レベルであり、論理テストブロック４８１のスキ
ャンアウト出力ライン２２１Ｃ上の信号は高論理レベル
であり、且つ残りの論理テストブロックからの信号は未
だ未知である。時刻上６において、論理テストブロック
４８０へのスキャンイン入力ライン２２０Ｂ上の信号は
個論理レベルへスイッチされ５次いでクロックパルスが
期間１．、−１．の間に論理テストブロックの各々へ供
給される。

Ｌｌにおいて、論理テストブロック４８０のスキャンア
ウト出力ライン２２１Ｂ上の信号は、高論理レベルであ
り、論理テストブロック４８１のスキャンアウト出力ラ
イン２２１Ｃ上の信号は低論理レベルであり、論理テス
トブロック４８２のスキャンアウト出力ライン２２１Ｄ
上の信号は高論理レベルであり、且つ論理テストブロッ
ク４８３のスキャンアウト出力ライン２２１Ｅ上の信号
は未だ未知である。別のクロックパルスは期間ｔ−ｔ□
。の間に各論理テストブロックへ供給される。ｔ、。に
おいて、論理テストブロック４８０のスキャンアウト出
力ライン２２１Ｂ上の信号は高論理レベルであり５論理
テストブロツク４８１のスキャンアウト出力ライン２２
１Ｃ上の信号は高論理レベルであり、論理テストブロッ
ク４８２のスキャンアウト出力ライン２２１Ｄ上の信号
は低論理レベルであり、且つ論理テストブロック４８３
のスキャンアウト出力ライン２２１Ｅ上の信号は高論理
レベルである。

従って、所望のテストベクトルが論理テストブロック内
にエンターされる。シフトレジスタが正しく動作するこ
とを示す為に、論理テストブロック４８０のスキャンイ
ン入力ライン２２０Ｂ上の信号は低論理レベルヘスイッ
チされ１次いで付加的なりロックパルスが論理テストブ
ロック４８０−４８４へ供給される。各付加的なりロッ
クパルスの後に、テストベクトルの１ビツトが論理テス
トブロック４８４のスキャンアウト出力ライン２２１Ｆ
ヘシフトされる。各クロックパルスの後に正しい信号が
測定され且つ論理テストブロック４８４の出力ライン２
１１Ｆ上の出力が変化しない場合、該シフトレジスタは
正しく機能する。スキャンテストを完了させる為に、第
６ｂ図に示した信号のシーケンスを繰返し行なって該テ
ストベクトルを論理テストブロック４８０−４８３内に
再ロードさせる。

ラッチから論理テストブロックの出力ラインへテストベ
クトルを転送する為に、論理テストブロックはスキャン
モードからテストモードヘスイッチさせねばならない、
スキャンモードからテストモードへ変化させる為に、第
５図中の制御ライン３３０上の信号ｘｏは低信号ヘスイ
ッチされ、且つ制御ライン３１１上の信号は高レベルヘ
スイッチされる。この信号変化が発生すると、パストラ
ンジスタ３０２のゲートは低レベルとなり、且つパスト
ランジスタ３０２は、最早、入力ライン２１０Ａ上の信
号を出力ライン２１１Ａへパス即ち通過させない、パス
トランジスタ３０８のゲート上の高信号は、ラッチ出力
ライン２７４上の信号を出力ライン２１１Ａヘバスさせ
る。

従って、第６８図中の論理テストブロックへの制御ライ
ン上の信号がテストモードヘスイッチされると、スキャ
ンモード期間中に各論理テストブロック４８０−４８３
内へロードされた信号は、スキャン出力ライン２２１Ｂ
、２２１Ｇ、２２１Ｄ、２２１Ｅ及び出力ライン２１１
Ｂ、２１１Ｃ。

２１１Ｄ、２１１Ｅの両方の上に与えられる。論理テス
トブロック出力ライン２１１Ｂ、２１１Ｃ。

２ＬＩＤ、２１１Ｅは組合せ論理ブロック４４５の入力
ライン４４０−４４３であるから、テストモードへのス
イッチは、テストベクトルを組合せ論理ブロック４４５
へ印加する。組合せ論理ブロック４４５によって実施さ
れる機能の結果は、論理テストブロック４８４の入力ラ
イン２１０Ｆである出力ライン４４４上の信号によって
表される。

論理テストブロック４８４の入力ライン２１０Ｆ上の信
号を確かめる為に、該ブロックはデータ受け取りモード
にスイッチされねばならない。データ受け取りモードへ
変化させる為に、第５図内の制御ライン３２０上の信号
は低信号ヘスイッチされ、且つ制御ライン３１０上の信
号は高信号ヘスイッチされる。さて、パストランジスタ
３０３のゲートは低レベルにあり、且つパス１ヘランジ
スタ３０３は、最早、スキャンイン入力ライン２２０Ａ
上の信号をラッチ入力ライン２６３ヘパス即ち通過させ
ることはない。然し乍ら、パストランジスタ３０１のゲ
ートは高であり、且つパストランジスタ３０１は、入力
ライン２１０Ａ上の信号登、ラッチ２６０の入力ライン
２６３ヘバスする。

従って、第６ａ図において、論理テストブロック４８４
の入力ライン２１０Ｆ上の信号は、データ受け取りモー
ドへスイッチングさせることによって論理テストブロッ
クのラッチの入力ラインヘパスされる０次いで、クロッ
クパルスが論理テストブロック４８４のスキャンクロツ
タ入力ライン２２２Ｆ上に印加されて、該信号をブロッ
ク４８４内にロードさせ、且つ出力ライン２１２Ｆ上に
与え、そこで該信号を測定して組合せ論理ブロック４４
５の機能性を決定することが可能である。

ＣＬＢ４４５を分離し且つＣＬＢ４４５のスキャンテス
ト能力を与えることに加えて、第６ａ図における論理テ
ストブロック配置は、ＣＬＢ４４５に関連するラインの
いずれに対しても実時間テスト能力を与える０例えば、
ユーザが１回路の通常動作の期間中の成る時に論理テス
トブロック４８１への主要入力ライン２１０Ｃ上の信号
を決定することを欲していると仮定する。このことは、
ライン３１０Ｃ上に高信号を与え且つ論理テストブロッ
ク４８１のライン３２０Ｃ上に低信号を与えることによ
って達成される。注意すべきことであるが、ここでのラ
イン番号は、第５図の参照番号に対応する参照番号によ
って指定しているが。

該番号は第６ａ図内の論理テストブロックに対して使用
した添字に対応する添字を持っている。この信号変化は
、スキャンイン入力ライン２２０Ｃを分離させるが、そ
れは入力ライン２１０Ｃを論理テストブロック４８１の
ラッチ２６０Ｇ入力ライン２６３Ｃ（第５図における対
応する入力ライン２６３を参照）へ接続させる。ユーザ
の興味のある時間においてライン２２２Ｃ上のクロック
パルスは、ライン２１０Ｃ上の信号を論理テストブロッ
クのラッチ内にロードさせる。

論理テストブロック４８１内に格納された４８号を決定
する為に、一連の付加的なりロックパルスを論理テスト
ブロックへ印加させる。これらのパルスは、格納された
信号を論理テストブロック４８４の出力ライン２２１Ｆ
ヘシフトさせ、そこでそれは測定される。論理テストブ
ロック４８１から出力されたデータをその他の論理テス
トブロックを介してシフト動作させることは、ＣＬＢ４
４５又はそれと関連する論理テストブロックの通常動作
を中断することはない、何故ならば、通常動作モードに
おいて、論理テストブロックを介しての通常信号経路は
シフトレジスタ経路から分離されているからである。従
って、特定した論理テストブロックのライン３１０及び
３２０上の信号を修正することによって、ユーザは、一
連のクロックパルスを論理テストブロックへ印加させる
ことにより、その論理テストブロックにおける通常（ノ
ーマル）信号をモニターすることが可能である。

スキャンテストにおいて、論理テストブロックのスキャ
ンテスト回路の機能性、及び組合せ論理ブロックの機能
性の両方が検証される。更に、論理テストブロックの新
規な特徴は、パストランジスタ３０２がスキャンテスト
期間中に実際には使用されない場合でも、該スキャンテ
ストは第５図におけるパストランジスタ３０２の特性乃
至は完全性を検証するということである。この検証を行
なう為に、パストランジスタ３０２の新規なレイアウト
を使用する。

各テストブロックの３個のトランジスタ３０１゜３０２
．３０８は、好適には、Ｎチャンネル電界効果型パスト
ランジスタとして形成され、それらは、テスト中の組合
せ論理ブロック（即ち、第６ａ図のＣＬ　Ｂ　４０５乃
至４４５）と共に、集積回路チップ（基Ｆｉ）上に一体
的に形成されている。

組合せ論理ブロック（ＣＬＢ）は、好適には、６ＭＯ８
技術を使用して製造する。第７図に示した如く、トラン
ジスタ３０１，３０２，３０８は。

夫々、第１乃至第３ポリシリコンゲートライン５０４．
５０５，５０６及び第１乃至第４拡散領域５００．５０
１，５０２，５０３から形成されている。４個の拡散領
域５００−５０３は、第１乃至ｆＳ３ポリシリコンゲー
ト５０４−５０６の端部部分の間で且つそれに自己整合
して位置されている。第１及び第３ゲートライン５０４
及び５０６は、第２ゲートライン５０５の対向する第１
及び第２端部に比較的近接し夫々離隔される様に（例え
ば、数ミクロン未Ｐａ離れて）第２ゲートライン５０５
と同時的に形成する。第１乃至第３ゲートライン５０４
−５０６が密接して近接することは。

こ九ら３個の電界効果トランジスタのゲートが実質的に
同一の条件で形成されることを確保することに貢献する
。第１乃至第４拡散領域５００−５０３は、好適には、
第１乃至第３ポリシリコンゲートライン５０４−５０６
の間の間隔を介して同時的に注入され、従って各拡散領
域は実質的に同一の条件の下で形成される。

これら４個の拡散領域の第１のもの５００は、第１パス
トランジスタ３０１のドレイン（Ｓ／Ｄ、）、該拡散領
域の第２のもの５０１は、第１パストランジスタ３０１
のソース（Ｄ／Ｓ、）として機能すると共に第２パスト
ランジスタ３０２のソース（Ｄ／Ｓ、、）としても機能
する。該拡散領域の第３のもの５０２は、第２パストラ
ンシフ、り３０２のドレイン（Ｓ／Ｄ２）として機能す
ると共に第３パストランジスタ３０８のドレイン（Ｓ／
Ｄ、）としても機能する。第４番目の拡散領域５０３は
第３パストランジスタ３０８のソース（Ｄ／Ｓ、）とし
て機能する。

この様な実作下において、第２及び第３拡散領域５０１
，５０２　（これらは第２パストランジスタ３０２のソ
ース及びドレインとして機能する）の完全性及びそれら
に取付けられている基板コンタクト（不図示）の完全性
は、第１及び第３パストランジスタ３０１，３０８を介
してテストベクトル信号を通過させ且つその入力テスト
信号を出力テスト信号と比較することによって検証する
ことが可能である。入力及び出力テスト信号が合致する
と、第１及び第３パストランジスタ３０１゜３０８は良
好であると判定することが可能である。

第１及び第３ゲート５０４，５０６は！５２ゲート５０
５と同時的に且つその対向端部に近接して配設されて形
成されるので、第１及び第２パストランジスタ３０１．
３０８のゲート５０５，５０６の製造過程中成功裡に形
成されたことの検証は、これら第１及び第３ゲート５０
４，５０６の間に介在されている第２ゲート５０５の形
成も成功であることを確保するものであることを仮定す
ることが可能である。

第２ゲートライン５０５を有する直列導通経路の第１端
は、テスト信号入力手段へ結合されており、且つ該直列
導通経路の対向第２端はテスト信号検知手段へ結合され
ている。第２ゲートライン５０５及びテスト信号入力手
段をテスト信号検知手段へ連結する直列導通経路の残存
部分の連続性は、入力及び検知テスト信号を比較するこ
とによって検証することが可能である。該検知手段は３
好適には、テストブロックのスキャン信号シフトライン
と直列に結合されている１つ又はそれ以上のシフトレジ
スタを有するものである。

第２ゲート５０５の完全性及び第２及び第３拡散頒域５
０１，５０２の完全性は、トランジスタ３０２のこれら
３個の構成要素を介してテスト信号を通過させることに
よって間接的にチエツクすることが可能であるので、第
２パストランジスタ３０２が正しく信号を通過させるこ
とを確がぬる為にテスト期間中に第２パストランジスタ
３０２のソースとドレインとの間に導電性経路を実際に
誘起させることは必要ではない、（そのソースがドレイ
ンに短絡されている場合には、トランジスタ３０２はこ
の様な欠陥にも拘らずに信号を通過させる。）従って、
第２パストランジスタ３０２のソースＳ／Ｄ、へ接続さ
れている第１論理回路（即ち第６ａ図のＣＬＢｌ）及び
第２パストランジスタ３０２のドレインｓ／Ｄ２へ接続
さ九でいる第２論理回路（即ち第６ａ図のＣＬＢ４）は
、第２パストランジスタ３０２がターンオフされている
結果として互いに分離されている間に独立的にテストす
ることが可能であり、且つ後者のトランジスタ３０２は
、第１及び第２論理回路（即ちＣＬＢ、及びＣＬＢ４）
の間を信号を通過させる能力を検証する為のテスト中に
ターンオンされねばならないことはない。この様な第２
パストランジスタ３０２を使用することは、集積回路の
テスト及びチップのテスト後の利用を簡単化させている
。

第５図におけるパストランジスタ３０１，３０２．３０
８のレイアウト５００を第７図に示してある、パストラ
ンジスタ３０２のドレイン／ソースＤ／Ｓ、用の拡散領
域５０１は、パストランジスタ３０１のドレイン／ソー
スＤ／Ｓ、用の拡散領域と同一である。パストランジス
タ３０２のソース／ドレインＳ／Ｄ２用の拡散領域５０
２は、パストランジスタ３０８のドレイン／ソースＤ／
Ｓゆと同一の拡散領域である。パストランジスタ３０１
及びパストランジスタ３０８はスキャンテストの期間中
にテストされるので、拡散領域５０１内又は拡散領域５
０２内のいずれかの欠陥はこのスキャンテスト期間中に
検出される。

ライン５０５は、パストランジスタ３０２用のゲートを
形成し、且つテストブロックへ出力制御信号Ｘｏを供給
する。このライン５０５が故障すると５パストランジス
タ３０２は信号をバスすることがない、ライン５０５は
、特定の組合せ論理回路と関連して使用される全ての論
理テストブロックに直列に接続されており、且つその経
路の端部に該ライン上の電圧レベルをチエツクする為の
手段が設けられている。従って、ライン５０５が該直列
ライン上の任意の点でオープン即ち開放状態であると、
ライン５０５の端部における電圧を測定することによっ
て故障が検出される。パストランジスタ３０２に対する
唯一のその他の故障は短絡である。この場合、スキャン
テストにおいてコンテンション即ち競合又は可能な欠陥
が検知され、且つ競合が検出されなかったとしても、論
理テストブロックは金部通常モードで動作する。

本新規なテストブロックの別の適用を第８図に示しであ
る。第８図における論理テストブロック６７０は、第５
図における論理テストブロックと同一であるが、主要入
力ライン２１０　Ｈとテストブロック出力ライン２１１
Ｈのみを示しである。

第５図には示しであるが簡単化の為に第８図には示して
いないその他の部品及び電気的リードは、第５図の参照
番号に対応するが添字ｒ）（Ｊを付して示す、第８図に
おいて、第１ユーザ画定可能経路セレクタ６００は３個
の入力ライン６０１−６０３及び出力ライン６０４を持
っており、該出力ライン６０４は第１０Ｒゲート６４０
の第１入力端子へ接続されている。ＯＲゲート６４０の
第２入力端子はマスターセットライン６０５へ接続され
ている。ＯＲゲート６０４の出力ライン６０６はフリッ
プフロップ６５０のセット端子Ｓへ接続されている。第
２ユーザ画定可能経路セレクタ６１０は、３本の入力ラ
イン６１１−６１３及びフリップフロップ６５０のクロ
ック端子Ｃへ接続されている。出力ライン６１４を持っ
ている６第３ユ一ザ画定可能経路セレクタ６２０は、３
本の入力ライン６２１−６２３及び第２０Ｒゲート６３
０の第１入力端子へ接続されている出力ライン６２４を
持っている。マスターリセットライン６２５はＯＲゲー
ト６３０の第２入力端子へ接続されている。ＯＲゲート
６３０の出力ライン６２６はフリップフロップ６５０の
リセット端子Ｒへ接続されている。フリップフロップ６
５０の出力端子ＱＢは論理テストブロック６７０の入力
ライン２１０　Ｈへ接続されている。論理テストブロッ
ク６７０の出力ライン２１１Ｈはフリップフロップ６５
０の入力端子上へ接続されている。従って、論理テスト
ブロック６７０は、出力端子ＱＢをフリップフロップ６
５０の入力端子上へ結合するフィードバック経路内に結
合されている。

論理テストブロック６７０がデス１〜モードにセットさ
れると、即ち低信号が制御ライン３３０Ｈ上を論理テス
トブロック６７０へ印加され且つ高信号が制御ラン３１
１　Ｈ上を論理テストブロック６７０へ印加されると、
入力ライン２１０Ｈ上の信号は、最早、パストランジス
タ３０２Ｈを介して、テストブロック出力ライン２１１
Ｈへ通過されることはない。むしろ、第２ラッチ２７０
Ｈの出力はパストランジスタ３０８Ｈを介して出力ライ
ン２１１Ｈへ通過される。従って、この形態においては
、論理テストブロックは、該フィードバック経路をブレ
ーク即ち遮断する為に使用される。

このことは、フリップフロップ６５０のトータルな制御
を可能としており、即ちフリップフロップ６５０の次の
状態は以前の状態に依存するのではなく、論理テストブ
ロック６７０内に格納された信号のみに依存する。フリ
ップフロップをテストする場合、該フリッププロップへ
のクロック、セット及びリセット信号は、論理テストブ
ロック内へデータをスキャン入力させる場合に、禁止さ
れる。従って、禁止ライン６６０が、ユーザ画定可能経
路セレクタ６２０の禁止端子６６１．ユーザ画定可能経
路セレクタ６１０の禁止端子６６２゜及びユーザ画定可
能経路セレクタ６００の禁止端子６６３へ接続されてい
る。このことは、データがこれらの経路へ励起信号を与
える論理テストブロックのいずれかの中にスキャン入力
される間、ユーザ選択可能経路からの信号が禁止される
ことを確保する。

組合せ論理回路のスキャンテスト及びフィードバック経
路において論理テストブロックを使用することに加えて
、論理テストブロックは、又９回路内において励起を供
給するか又は論理信号のレベルを決定することを所望さ
れる場合の任意の回路において使用することも可能であ
る。例えば、第９図において、論理テストブロック７８
０は、ユーザ形態決定可能入力／出力（Ｉｌｏ）ブロッ
ク９００内に組み込まれている。第９図におけるＩ１０
ブロック９００は、入力バッファ７０１の入力ライン７
１７へ接続する入出力ライン７１６を持ったピン／パッ
ド７００を有している。入力′バッファ７０１の出力ラ
イン７１８は、フリップフロップ７５０の入力端子上へ
接続されており、且つ第１ユーザ画定可能経路セレクタ
７０４の第１入力ライン７１９へ接続されている。フリ
ップフロップ７５０の出力端子Ｑは、ユーザ画定可能経
路セレクタ７０４の第２入力ライン７２０へ接続されて
いる。ユーザ画定可能経路セレクタ７０４の出力ライン
７２６は論理テストブロック７８０の入力ライン２０１
１へ接続されている。ライン７１６も出力バソファ７０
２の出力ライン７１５へ接続されている。出力バッファ
７０２の入力端子はライン７１４へ接続されている。マ
スターリセットライン７２５はフリップフロップ７５０
のリセット端子Ｒへ接続されている。マスターセットラ
イン７２２はフリップフロップ７５０のセット端子Ｓへ
接続されている。入出力クロシフライン７２４はＮＡＮ
Ｄゲート７０５の第１入力端子へ接続されている。禁止
信号の補元を担持するライン７２３はＮＡＮＤゲート７
０５の第２入力端子へ接続されている。ＮＡＮＤゲート
７０５からの出力ライン７２１はフリッププロップ７５
０のクロック端子へ接続されている。

論理テストクロック７８０の入力ライン２１０工は、Ｉ
１０ピン７００のステータス又は入力フリップフロップ
７５０の内容を反射する。フリップフロップ７５０がユ
ーザ画定可能経路セレクタ７０４によって選択されると
、Ｉ１０ビン７００上に存在するデ・−夕はライン７２
４上のＩ１０クロック信号によって入力ライン２１０１
ヘクロック動作される。出力バッファ７０２は、経路セ
レクタ７０３における３状態接続の制御の下でイネーブ
ルされ、ディスエーブルされることが可能である。スキ
ャンテスト及び論理テストブロック７８０に関する手順
を使用して、Ｉ１０ピン７００上の信号を確かめること
が可能である。テスト期間中、論理テストブロック７８
０に対してデータをスキャン出入しながら、フリップフ
ロップ７５〇へのクロックはＮＡＮＤゲート７０５によ
って禁止される。

本発明の論理テストブロックは、論理信号を処理する多
様な回路の機能性を１．　Ｏ０％テストする手段を提供
している。論理テストブロックは５通常の回路動作の期
間中はそれが包含されている回路に対して透明である。

更に、論理テストブロックは、それを包含する回路の通
常の動作を許容し且つ同時的に該論理テストブロックを
介して通過する論理信号の実時間測定の為の手段を提供
する様な形態を取ることも可能である。最後に１本論理
テストブロックの新規な構成及びその構成要素のレイア
ウトは、論理テストブロック内の各構成要素の動作特性
を検証することを可能としている。

以上１本発明の具体的実施の態様に付いて詳細に説明し
たが、本発明はこれら具体例にのみ限定されるべきもの
では無く１本発明の技術的範囲を逸脱すること無しに種
々の変形が可能であることは勿論である。

【図面の簡単な説明】

第１図は従来技術のスキャンテスト回路を示した概略図
、第２図は単一のクロックのみを使用する従来技術のス
キャン論理テストブロックを示した概略図、第３図は別
の従来技術のスキャンテスト回路示した概略図、第４Ａ
図は本発明のスキャン論理テストブロックを示した概略
図、第４Ｂ図は本発明に基づくスキャンナス１−ブロッ
クの別の実施例を示したブロック線図、第５図は本発明
に基づいて構成されたスキャン論理テストブロックの実
施例の概略図、第６ａ図は組合せ論理回路のスキャン経
路テストを可能とする為の組合せ論理回路内の新規なス
キャン論理テストブロックの実施形態を示した概略ブロ
ック図、第６ｂ回はテストベクトルを論理テストブロッ
ク内にローディングする間の信号レベルを示した説明図
、第７図は論理テストブロックの動作特性に対する１０
０％のテストを可能とする本発明の論理テストブロック
内のパストランジスタの新規なレイアウトを示した概略
図、第８図はフィードバックループを持ったフリップフ
ロップ回路をテストする場合の新規なスキャン論理テス
トブロックの使用状態を示した概略図、第９図は集積回
路の入出力回路のテストにおける新規な論理テストブロ
ックの使用状態を示した概略図、である。 （符号の説明） ２００コ論理テストブロツク ２１０：主要入力ライン ２２０ニスキヤンイン入力ライン ２３０：入力スイッチ ２３３：セレクタ ２４０：出力スイッチ ２５０：フリップフロップ 特許出願人　　　　ザイリンクス、インコーポレイテッ
ド Ｄふ二と 旦ＩＬ 血ム」Ａ ＦＩＧ、６＊ 」５１徂り 吟悶 ＦＩＧ、　７ Ｘ ３（慮 旦α」工

Claims (1)

1. 【特許請求の範囲】 １、論理回路のスキャンテスト用方式において、各回路
   が入力ラインと出力ラインとを持った論理信号処理用の
   複数個の回路、前記複数個の回路を相互接続する為の複
   数個の論理テストブロック、を有しており、各論理テス
   トブロックが、前記複数個の回路の１つの前記回路出力
   ラインを前記複数個の回路の別のものの前記回路入力ラ
   インへ結合させる手段と、シフトレジスタ段を具備する
   手段とを有しており、前記複数個の回路の１つの前記回
   路出力ラインを前記複数個の回路の別のものの前記回路
   入力ラインへ結合させる手段が前記複数個の回路の通常
   の動作の期間中は前記シフトレジスタ段から分離されて
   おり且つ前記シフトレジスタ段が前記複数個の回路のテ
   ストの為に効果的に機能することを特徴とする方式。 ２、特許請求の範囲第１項において、前記論理テストブ
   ロックの各々が、前記複数個の回路の通常の動作期間中
   に前記結合手段上に論理信号を格納する手段を有するこ
   とを特徴とする方式。 ３、特許請求の範囲第１項において、前記結合手段が、
   前記回路出力ラインへ接続された論理テストブロック入
   力手段、前記回路入力ラインへ接続された論理テストブ
   ロック出力手段、前記論理テストブロック入力手段を前
   記論理テストブロック出力手段へ選択的に接続させる第
   １手段、を有することを特徴とする方式。 ４、特許請求の範囲第３項において、前記シフトレジス
   タ段を具備する手段が、データ格納入力端子とデータ格
   納出力端子とクロック入力端子とを持ったクロック動作
   データ格納手段、前記論理テストブロック入力手段上の
   信号が前記データ格納入力端子へ送給される様に前記論
   理テストブロック入力手段を前記データ格納入力端子へ
   選択的に結合させる手段、スキャンイン入力端子上に存
   在する信号が前記データ格納入力端子へ送給される様に
   前記データ格納手段へ選択的に結合されるスキャンイン
   入力端子、前記データ格納手段内に格納されている信号
   が前記論理テストブロック出力手段へ送給される様に前
   記データ格納出力端子を前記論理テストブロック出力手
   段へ選択的に結合させる手段、前記データ格納手段内に
   格納されている信号がスキャンアウト出力端子へ送給さ
   れる様に前記データ格納出力端子へ接続されるスキャン
   アウト端子、クロック信号がクロックラインへ印加され
   た時に前記データ格納入力端子上の信号が前記データ格
   納手段内に転送され且つ前記データ格納手段内に格納さ
   れている信号が前記データ格納手段から出て前記データ
   格納出力端子上へ送給される様に前記クロック入力端子
   へ接続されたクロックライン、を有することを特徴とす
   る方式。 ５、特許請求の範囲第４項において、前記クロック動作
   データ格納手段が、第１ラッチ及び第２ラッチを有して
   おり、前記第１ラッチ及び前記第２ラッチは、マスター
   ／スレーブフリップフロップ回路として機能し、前記第
   １ラッチがマスタラッチとして機能し且つ前記第２ラッ
   チがスレーブラッチとして機能することを特徴とする方
   式。 ６、特許請求の範囲第４項において、前記論理テストブ
   ロック手段を前記論理テストブロック出力手段へ選択的
   に接続させる前記第１手段が第１スイッチ手段を有して
   おり、前記論理テストブロック入力手段を前記データ格
   納入力端子へ選択的に接続させる前記手段が第２スイッ
   チ手段を有しており、前記スキャンイン入力端子は第３
   スイッチ手段によって前記データ格納入力端子へ選択的
   に結合され、且つ前記データ格納出力端子を前記論理テ
   ストブロック出力手段へ選択的に結合させる前記手段が
   第４スイッチ手段を有することを特徴とする方式。 ７、特許請求の範囲第６項において、前記方式が通常、
   スキャン、テスト、及びデータ受け取り動作モードを持
   っており、前記通常動作モードは前記第１スイッチ手段
   を閉成させ且つ前記第４スイッチ手段を開成させ、前記
   スキャン動作モードは前記第３スイッチ手段を閉成させ
   、前記テスト動作モードは前記第１スイッチ手段を開成
   させ且つ前記第４スイッチ手段を閉成させ、前記データ
   受け取り動作モードは前記第２スイッチ手段を閉成させ
   且つ前記第３スイッチ手段を開成させることを特徴とす
   る方式。 ８、特許請求の範囲第６項において、前記第１スイッチ
   手段は第１パストランジスタを有しており、前記第２ス
   イッチ手段は第２パストランジスタを有しており、前記
   第３スイッチ手段は第３パストランジスタを有しており
   、前記第４スイッチ手段は第４パストランジスタを有し
   ていることを特徴とする方式。 ９、特許請求の範囲第８項において、各パストランジス
   タは、拡散領域から構成されるソースとドレインとを持
   っており、且つ前記第１パストランジスタのドレイン／
   ソースを有する前記拡散領域は前記第４パストランジス
   タ用のドレイン／ソースも有しており、且つ前記第１パ
   ストランジスタ用のソース／ドレインを有する前記拡散
   領域は前記第３パストランジスタのソース／ドレインも
   有することを特徴とする方式。 １０、特許請求の範囲第９項において、前記第１パスト
   ランジスタのゲートは、直列ラインを有しており、前記
   ラインは第１端と第２端とを持っており、前記第１端に
   印加され且つ前記第２端で測定される信号が前記ライン
   の特性を検証することを特徴とする方式。 １１、デジタル論理ブロックの回路をスキャンテストす
   るテストブロック構成体において、第１デジタル入力信
   号を受け取る為の第１入力ノード、第１デジタル出力信
   号を出力する為の第１出力ノード、前記第１入力ノード
   を前記第１出力ノードへ選択的に接続させ且つそれを介
   して信号を導通させる為の第１及び第２信号導通部分を
   具備する第１スイッチ手段、第２デジタル入力信号を受
   け取る為の第２入力ノード、第２デジタル出力信号を出
   力する為の第２出力ノード、入力端子と出力端子とを持
   っており前記第１及び第２入力ノードのいずれかからそ
   の入力端子に受け取ったデジタルデータを格納し且つ該
   格納したデジタルデータを前記第２出力ノードに接続さ
   れているその出力端子を介して出力する為のデータ格納
   手段、前記格納手段の入力端子を前記第２入力ノードへ
   選択的に接続させる第２スイッチ手段、前記第１入力ノ
   ードを前記データ格納手段の前記入力端子へ選択的に接
   続させ且つこれを介して通過する信号が前記第１信号導
   通部分を通過せねばならない様に前記第１信号導通部分
   と一体的に形成されている第３スイッチ手段、前記デー
   タ格納手段の前記出力端子を前記第１出力ノードへ選択
   的に接続し且つこれを介して通過する信号が前記第２信
   号導通部分を介して通過せねばならない様に前記第２信
   号導通部分と一体的に形成されている第４スイッチ手段
   、を有することを特徴とする構成体。 １２、特許請求の範囲第１１項において、前記データ格
   納手段が第１ラッチと前記第１ラッチに結合された第２
   ラッチとを有しており、前記第１ラッチ及び第２ラッチ
   はマスター／スレーブフリップフロップ回路として一緒
   に機能し、前記第１ラッチはマスターラッチとして機能
   し且つ前記第２ラッチはスレーブラッチとして機能する
   ことを特徴とする構成体。 １３、特許請求の範囲第１１項において、前記第２及び
   第３スイッチ手段に結合されており前記第２及び第３ス
   イッチ手段を制御する為の入力スイッチ制御手段を有し
   ており、前記第３スイッチ手段が開成の時に前記第２ス
   イッチ手段は閉成されて前記第１入力ノードを前記デー
   タ格納手段の入力端子へ接続させ、且つ前記第２スイッ
   チ手段が開成の時に前記第３スイッチ手段が閉成して前
   記第２入力ノードを前記データ格納手段の入力端子へ接
   続させることを特徴とする構成体。 １４、特許請求の範囲第１１項において、前記第１及び
   第４スイッチ手段へ結合されており前記第１及び第４ス
   イッチ手段を制御する出力スイッチ制御手段を有してお
   り、前記第４スイッチ手段が開成の時に前記第１スイッ
   チ手段が閉成して前記第１入力ノードを前記第１出力ノ
   ードへ接続させ、且つ前記第１スイッチ手段が開成の時
   に前記第４スイッチ手段が閉成して前記データ格納手段
   の出力端子を前記第１出力ノードへ接続させることを特
   徴とする構成体。 １５、特許請求の範囲第１１項において、前記第１スイ
   ッチ手段は、第１入力ノードへ接続された第１信号通過
   端子と前記第１出力ノードへ接続された第２信号通過端
   子とを持った第１パストランジスタを有しており、前記
   第２スイッチ手段が前記第２入力ノードへ接続された第
   ３信号通過端子と前記データ格納手段の入力端子へ接続
   されている第４信号通過端子とを持った第２パストラン
   ジスタを有しており、前記第３スイッチ手段が前記第１
   入力ノードへ接続されている第５信号通過端子と前記デ
   ータ格納手段の入力端子へ接続されている第６信号通過
   端子とを持った第３パストランジスタを有しており、前
   記第４スイッチ手段は前記第１出力ノードへ接続されて
   いる第７信号通過端子と前記第２出力ノードへ接続され
   ている第８信号通過端子とを持った第４パストランジス
   タを有することを特徴とする構成体。 １６、特許請求の範囲１５項において、前記第１、第３
   、及び第４パストランジスタの各々はソース及びドレイ
   ンを持った電界効果トランジスタであって、前記第１、
   第３及び第４パストランジスタの前記ソース及びドレイ
   ンは第１、第２、第３及び第４拡散領域から形成されて
   おり、これらの拡散領域は、前記第３トランジスタのソ
   ース及びドレインが前記第１及び第２拡散領域から形成
   されており、前記第１トランジスタの前記ソース及びド
   レインが前記第２及び第３拡散領域から形成されており
   、且つ前記第４トランジスタの前記ソース及びドレイン
   が前記第３及び第４拡散領域から形成される様に配列さ
   れていることを特徴とする構成体。 １７、特許請求の範囲第１６項において、前記第１パス
   トランジスタのゲートは、長尺直列ラインを有しており
   、前記ラインが第１端と第２端とを持っており、前記第
   １端に印加され且つ前記第２端において測定される信号
   が前記長尺直列ラインの特性を検証することを特徴とす
   る構成体。 １８、入力端子と出力端子とフィードバック経路を形成
   する為に前記入力端子を前記出力端子へ結合する手段と
   を具備するフリップフロップ、前記フィードバック経路
   内において前記入力端子と前記出力端子との間に結合さ
   れており前記フィードバック経路を遮断し且つ前記フリ
   ップフロップの制御を与える手段、を有することを特徴
   とする半導体装置。 １９、特許請求の範囲第１８項において、前記フィード
   バック経路を遮断する手段が、前記フリップフロップ出
   力端子へ接続された第１入力手段と前記フリップフロッ
   プ入力端子へ接続された第１出力手段と第１スイッチ手
   段とを有しており且つ前記第１スイッチ手段が前記第１
   入力手段を前記第１出力手段へ接続させるものであり、
   第２入力手段と第２出力手段とデータ格納手段とを有し
   ており且つ前記第２入力手段が前記第２スイッチ手段に
   よって前記データ格納手段へ接続され且つ前記第２出力
   手段が前記データ格納手段によって前記第２スイッチ手
   段へ接続されるものであり、前記第１入力手段を前記デ
   ータ格納手段へ接続させる第３スイッチ手段を有してお
   り、前記データ格納手段を前記第１出力手段へ接続させ
   る第４スイッチ手段を有していることを特徴とする半導
   体装置。 ２０、特許請求の範囲第１９項において、前記データ格
   納手段が第１ラッチと第２ラッチとを有しており、前記
   第１ラッチ及び第２ラッチがマスター／スレーブフリッ
   プフロップ回路として機能し、前記第１ラッチがマスタ
   ーラッチとして機能し且つ前記第２ラッチがスレーブラ
   ッチとして機能することを特徴とする半導体装置。 ２１、特許請求の範囲第１９項において、前記第２スイ
   ッチ手段は、前記第３スイッチ手段が開成のときに信号
   を導通させ、且つ前記第３スイッチ手段は前記第２スイ
   ッチ手段が開成のときに信号を導通させることを特徴と
   する半導体装置。 ２２、特許請求の範囲第１９項において、前記第１スイ
   ッチ手段は、前記第４スイッチ手段が開成のときに信号
   を導通し、且つ前記第４スイッチ手段は前記第１スイッ
   チ手段が開成のときに信号を導通させることを特徴とす
   る半導体装置。 ２３、特許請求の範囲第１９項において、前記第１スイ
   ッチ手段は第１パストランジスタを有しており、前記第
   ２スイッチ手段は第２パストランジスタを有しており、
   前記第３スイッチ手段は第３パストランジスタを有して
   おり、前記第４スイッチ手段は第４パストランジスタを
   有していることを特徴とする半導体装置。 ２４、特許請求の範囲第２３項において、各パストラン
   ジスタは拡散領域から構成されたソース及びドレインを
   持っており、且つ前記第１パストランジスタのソース／
   ドレインを構成する前記拡散領域は前記第４パストラン
   ジスタのソース／ドレインを有しており、且つ前記第１
   パストランジスタのソース／ドレインを構成する前記拡
   散領域は前記第３パストランジスタのソース／ドレイン
   を有することを特徴とする半導体装置。 ２５、特許請求の範囲第２４項において、前記第１パス
   トランジスタのゲートは直列ラインを有しており、前記
   ラインは第１端と第２端とを持っており、前記第１端に
   印加され且つ前記第２端で測定される信号が前記ライン
   の特性を検証することを特徴とする半導体装置。 ２６、特許請求の範囲第１１項に基づく第２テストブロ
   ック構成体に結合された特許請求の範囲第１１項に基づ
   く第１テストブロック構成体を有するスキャンテスト可
   能な回路。２７、スキャンテスト可能な回路において、
   各々が特許請求の範囲第１１項に記載した構成を持って
   いる第１乃至第３テストブロック構成体、各々が複数個
   の組合せ入力リード及び１つの組合せ出力リードを持っ
   た第１乃至第３組合せ論理ブロック、を有しており、前
   記第１乃至第３テストブロック構成体の各々の第１入力
   ノードが前記第１乃至第３組合せ論理ブロックの組合せ
   出力リードへ夫々結合されており、且つ前記第１及び第
   ２テストブロック構成体の第１出力ノードが夫々前記第
   ３組合せ論理ブロックの第１及び第２組合せ入力端子へ
   結合されていることを特徴とする回路。 ２８、デジタル論理回路の回路網をスキャンテストする
   デジタル論理テストブロックにおいて、前記回路網のデ
   ジタル論理回路の１つから第１主要データを受け取る為
   の主要入力ノード、第１補助データを受け取る為の補助
   入力ノード、前記回路網のデジタル論理回路の別のもの
   へ主要出力ノードデータを出力する主要出力ノード、第
   ２補助出力ノードデータを出力する補助出力ノード、前
   記主要及び補助入力ノードのいずれかにおいて受け取ら
   れた入力データを格納し該入力データを受け取る為の入
   力ラインと格納データを出力する為の出力ラインとを具
   備するデジタル格納手段、前記格納手段の入力ラインを
   前記主要及び補助入力ノードへ選択的に接続させ且つ前
   記主要入力ノードと前記格納手段入力ラインとの間で信
   号を導通させる為の第１信号導通部分を具備する第１ス
   イッチング手段、前記主要出力ノードを前記主要入力ノ
   ード及び前記デジタル格納手段の出力ラインの１つへ選
   択的に接続させる第２スイッチング手段、を有しており
   、前記第２スイッチング手段は、前記第２スイッチング
   手段が前記第１スイッチング手段と前記第１信号導通部
   分を共用し且つ前記主要入力ノードから前記格納手段の
   入力ラインへの前記第１スイッチング手段を介しての信
   号導通の検証が前記第２スイッチング手段の第１信号導
   通部分の特性を確保する様に前記第１スイッチング手段
   の前記第１信号導通部分と隣接する第１信号導通位置を
   持っていることを特徴とするテストブロック。 ２９、特許請求の範囲第２８項において、前記第２スイ
   ッチング手段が、前記主要入力ノードと前記主要出力ノ
   ードの間及び前記デジタル格納手段の出力ラインと前記
   主要出力ノードとの間の両方に信号を導通させる第２信
   号導通部分を有しており、前記デジタル格納手段の出力
   ラインと前記主要出力ノードとの間の信号の流れの検証
   が前記第２信号導通部分の特性を確保することを特徴と
   するテストブロック。 ３０、特許請求の範囲第２９項において、前記第１スイ
   ッチング手段は、第１半導体拡散領域内に形成されたソ
   ース／ドレインを持った第１パストランジスタを有して
   おり、且つ前記第２スイッチング手段は前記第１半導体
   拡散領域内に形成したソース／ドレインを持った第２パ
   ストランジスタを有しており、前記第２半導体拡散領域
   は前記第１信号導通部分の一部を画定することを特徴と
   するテストブロック。 ３１、特許請求の範囲第３０項において、前記第２パス
   トランジスタは第２半導体拡散領域から形成された第２
   ソース／ドレインを持っており、且つ前記第２スイッチ
   ング手段は、更に、前記第２半導体拡散領域に形成した
   ソース／ドレインを持っている第３パストランジスタを
   有しており、前記第２半導体拡散領域は前記第２信号導
   通部分の一部を画定していることを特徴とするテストブ
   ロック。 ３２、特許請求の範囲第３０項において、前記第１パス
   トランジスタは、長尺直列ライン上の一部から形成され
   たゲートを持った電界効果トランジスタであり、前記ゲ
   ートの特性は前記直列ラインの連続性を検証することに
   よって検証することが可能であることを特徴とするテス
   トブロック。