JP3265270B2 - バウンダリ・スキャン・テスト機能を用いたａｃ測定回路 - Google Patents
バウンダリ・スキャン・テスト機能を用いたａｃ測定回路Info
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- JP3265270B2 JP3265270B2 JP26383298A JP26383298A JP3265270B2 JP 3265270 B2 JP3265270 B2 JP 3265270B2 JP 26383298 A JP26383298 A JP 26383298A JP 26383298 A JP26383298 A JP 26383298A JP 3265270 B2 JP3265270 B2 JP 3265270B2
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置に組込まれるテスト回路に関し、特に、バウンダリス
キャン機能を組込んだ回路のＡＣ測定回路に関する。
置に組込まれるテスト回路に関し、特に、バウンダリス
キャン機能を組込んだ回路のＡＣ測定回路に関する。
【０００２】
【従来の技術】従来、ＬＳＩデバイスのデバイス入力ピ
ンのＡＣ測定は、図６に示すように、外部システムクロ
ックに対して、デバイス入力データの入力タイミングを
可変させながら、デバイス出力データが十分に安定する
観測ポイントで期待値と比較し、期待値通りにデータが
出力されているかどうかで、セットアップ／ホールド時
間等のＡＣ（交流）特性の実力を判定している。
ンのＡＣ測定は、図６に示すように、外部システムクロ
ックに対して、デバイス入力データの入力タイミングを
可変させながら、デバイス出力データが十分に安定する
観測ポイントで期待値と比較し、期待値通りにデータが
出力されているかどうかで、セットアップ／ホールド時
間等のＡＣ（交流）特性の実力を判定している。
【０００３】一方、デバイス出力ピンのＡＣ測定は、図
７に示すように、確実に動作するタイミングでデバイス
入力データを入力し、デバイス出力データを観測するポ
イントを可変させながらデバイス出力期待値と比較し、
期待値通りにデータが出力されているかどうかで、伝搬
遅延時間等のＡＣの実力を判定している。
７に示すように、確実に動作するタイミングでデバイス
入力データを入力し、デバイス出力データを観測するポ
イントを可変させながらデバイス出力期待値と比較し、
期待値通りにデータが出力されているかどうかで、伝搬
遅延時間等のＡＣの実力を判定している。
【０００４】なお、例えば特開平９−２７４０６７号公
報には、集積回路の入出力ピン毎にバンダリ・スキャン
用のレジスタを備え、試験時にはテスト用クロックによ
り該レジスタを動作させ、該レジスタに設定された値を
集積回路内外に見せるように構成されたテスト回路にお
いて、このレジスタに対してテスト用クロックと集積回
路のシステム用クロックのいずれか一方を選択的に切り
替えて供給する切替機構を備え、ＪＴＡＧ方式のテスト
回路において集積回路内の任意部分の遅延診断を確実且
つ容易に行なえるようにしたテスト回路が提案されてい
る。この回路では、内部ＩＯマクロからフリップフロッ
プ、フリップフロップから内部ＩＯマクロまでＡＣ測定
を行なうものである。
報には、集積回路の入出力ピン毎にバンダリ・スキャン
用のレジスタを備え、試験時にはテスト用クロックによ
り該レジスタを動作させ、該レジスタに設定された値を
集積回路内外に見せるように構成されたテスト回路にお
いて、このレジスタに対してテスト用クロックと集積回
路のシステム用クロックのいずれか一方を選択的に切り
替えて供給する切替機構を備え、ＪＴＡＧ方式のテスト
回路において集積回路内の任意部分の遅延診断を確実且
つ容易に行なえるようにしたテスト回路が提案されてい
る。この回路では、内部ＩＯマクロからフリップフロッ
プ、フリップフロップから内部ＩＯマクロまでＡＣ測定
を行なうものである。
【０００５】
【発明が解決しようとする課題】図８は、バウンダリス
キャンレジスタを備えたＬＳＩデバイスのＡＣ測定を説
明するための図である。図８に示すように、デバイス入
力ピンIN1から初段のフリップ・フロップ８−３、内部
のフリップ・フロップ８−３−フリップ・フロップ８−
５間、最終段のフリップ・フロップ８−５からデバイス
出力ピンOUTまでを活性化させるテスト・パターンの入
力が必要とされ、テスト・パターン数（クロック数）が
多く、テスト時間が長くなっていた。
キャンレジスタを備えたＬＳＩデバイスのＡＣ測定を説
明するための図である。図８に示すように、デバイス入
力ピンIN1から初段のフリップ・フロップ８−３、内部
のフリップ・フロップ８−３−フリップ・フロップ８−
５間、最終段のフリップ・フロップ８−５からデバイス
出力ピンOUTまでを活性化させるテスト・パターンの入
力が必要とされ、テスト・パターン数（クロック数）が
多く、テスト時間が長くなっていた。
【０００６】また、特に、クリティカル・パス８−１３
を活性化させるパターンを作成するのにも時間が掛かっ
ていた。
を活性化させるパターンを作成するのにも時間が掛かっ
ていた。
【０００７】近年、ＬＳＩデバイスの大規模化が進むに
連れて、従来のＡＣ測定手法のままでは、テスト時間、
テスト・パターン容量、テスト・パターン作成時間に限
界があるため、これらの問題点を改善することが要求さ
れている。
連れて、従来のＡＣ測定手法のままでは、テスト時間、
テスト・パターン容量、テスト・パターン作成時間に限
界があるため、これらの問題点を改善することが要求さ
れている。
【０００８】ところで、デバイス入力ピンのＡＣ測定
は、初段のフリップ・フロップでデータをラッチできる
かできないか、デバイス出力ピンのＡＣ測定は最終段の
フリップ・フロップからのデータの遅延がどうかだけ判
定できればよいはずである。
は、初段のフリップ・フロップでデータをラッチできる
かできないか、デバイス出力ピンのＡＣ測定は最終段の
フリップ・フロップからのデータの遅延がどうかだけ判
定できればよいはずである。
【０００９】本発明は、上記知見に基づき創案されたも
のであって、その目的は、バウンダリ・スキャン・テス
ト機能を有するＬＳＩデバイスの任意デバイス入力ピン
及びデバイス出力ピンのＡＣ測定を内部のフリップ・フ
ロップ−フリップ・フロップ間とは独立させて行うこと
を可能としたＡＣ測定回路を提供することにある。
のであって、その目的は、バウンダリ・スキャン・テス
ト機能を有するＬＳＩデバイスの任意デバイス入力ピン
及びデバイス出力ピンのＡＣ測定を内部のフリップ・フ
ロップ−フリップ・フロップ間とは独立させて行うこと
を可能としたＡＣ測定回路を提供することにある。
【００１０】
【課題を解決するための手段】前記目的を達成する本発
明は、バウンダリ・スキャン・テスト機能を有するＬＳ
Ｉデバイスにおいて、内部回路とバウンダリ・スキャン
・レジスタとの間に設けられるセレクタ回路と、デバイ
ス入力ピン及びデバイス出力ピンのＡＣ測定実行用の私
的命令（ＪＴＡＧ規定の命令以外の規定外命令）の実行
を制御する制御回路を備え、前記セレクタ回路は、前記
制御回路から出力される制御信号により、前記内部回路
と前記バウンダリ・スキャン・レジスタとの間のデータ
パスの切替を行い、バウンダリ・スキャン・レジスタ機
能を用いて、前記デバイス入力ピンから初段のフリップ
・フロップまで、及び、最終段のフリップ・フロップか
ら前記デバイス出力ピンまでを、前記内部回路をなすフ
リップ・フロップ−フリップ・フロップ間の動作とは独
立して観測可能としたものである。
明は、バウンダリ・スキャン・テスト機能を有するＬＳ
Ｉデバイスにおいて、内部回路とバウンダリ・スキャン
・レジスタとの間に設けられるセレクタ回路と、デバイ
ス入力ピン及びデバイス出力ピンのＡＣ測定実行用の私
的命令（ＪＴＡＧ規定の命令以外の規定外命令）の実行
を制御する制御回路を備え、前記セレクタ回路は、前記
制御回路から出力される制御信号により、前記内部回路
と前記バウンダリ・スキャン・レジスタとの間のデータ
パスの切替を行い、バウンダリ・スキャン・レジスタ機
能を用いて、前記デバイス入力ピンから初段のフリップ
・フロップまで、及び、最終段のフリップ・フロップか
ら前記デバイス出力ピンまでを、前記内部回路をなすフ
リップ・フロップ−フリップ・フロップ間の動作とは独
立して観測可能としたものである。
【００１１】
【発明の実施の形態】本発明の実施の形態について説明
する。本発明は、バウンダリ・スキャン機能における私
的命令にＬＳＩデバイスの内部ロジック・テスト用の複
数の私的命令（ＪＴＡＧ規定の命令以外の規定外命令）
及びその命令を制御する制御回路と、内部ロジックとバ
ウンダリ・スキャン・レジスタとのインターフェース回
路を設けることにより、ＬＳＩデバイスのデバイス入力
ピン及びデバイス出力ピンのＡＣ測定を行うものであ
る。
する。本発明は、バウンダリ・スキャン機能における私
的命令にＬＳＩデバイスの内部ロジック・テスト用の複
数の私的命令（ＪＴＡＧ規定の命令以外の規定外命令）
及びその命令を制御する制御回路と、内部ロジックとバ
ウンダリ・スキャン・レジスタとのインターフェース回
路を設けることにより、ＬＳＩデバイスのデバイス入力
ピン及びデバイス出力ピンのＡＣ測定を行うものであ
る。
【００１２】図１は、本発明の一実施の形態を説明する
ためのブロック図である。図１を参照すると、本発明の
実施の形態は、バウンダリ・スキャン・テスト機能を有
するＬＳＩデバイスの回路構成に対し、内部回路１−５
とバウンダリ・スキャン・レジスタ１−４との間にイン
ターフェース回路１−１を備え、私的命令を制御する制
御回路１−２を追加して構成されている。
ためのブロック図である。図１を参照すると、本発明の
実施の形態は、バウンダリ・スキャン・テスト機能を有
するＬＳＩデバイスの回路構成に対し、内部回路１−５
とバウンダリ・スキャン・レジスタ１−４との間にイン
ターフェース回路１−１を備え、私的命令を制御する制
御回路１−２を追加して構成されている。
【００１３】追加した複数の私的命令を実行すると、デ
バイス入力ピンから初段のフリップ・フロップまで、最
終段のフリップ・フロップからデバイス出力ピンまでを
独立して観測することができる。
バイス入力ピンから初段のフリップ・フロップまで、最
終段のフリップ・フロップからデバイス出力ピンまでを
独立して観測することができる。
【００１４】このため、バウンダリ・スキャン・レジス
タ機能を用いて、内部のフリップ・フロップ−フリップ
・フロップ間の動作に関係なく、独立してＬＳＩのデバ
イス入力ピンまたはデバイス出力ピンのＡＣ測定を行う
ことができる。
タ機能を用いて、内部のフリップ・フロップ−フリップ
・フロップ間の動作に関係なく、独立してＬＳＩのデバ
イス入力ピンまたはデバイス出力ピンのＡＣ測定を行う
ことができる。
【００１５】なお、図１において、テスト・モード・セ
レクト入力TMS、テスト・クロック信号TCK、テスト・リ
セットTRST、テスト・データ入力TDI、テスト・データ
出力TDO、ＴＡＰコントローラ１−１０、シフトレジス
タと命令デコーダからなる命令レジスタ（ＩＲ）１−
７、バウンダリスキャンレジスタ１−４、テストデータ
入力TDIをそのままテストデータ出力TDOにバイパスさせ
るバイパスレジスタ１−６等のバウンダリ・スキャン・
テスト機能及びその構成は、例えばＪＴＡＧ（Joint T
est Action Group）によりIEEE 1149.1として提案さ
れたバウンダリ・スキャン（JTAG）方式の組込み型試験
回路として公知であるので、その詳細な構成は省略す
る。
レクト入力TMS、テスト・クロック信号TCK、テスト・リ
セットTRST、テスト・データ入力TDI、テスト・データ
出力TDO、ＴＡＰコントローラ１−１０、シフトレジス
タと命令デコーダからなる命令レジスタ（ＩＲ）１−
７、バウンダリスキャンレジスタ１−４、テストデータ
入力TDIをそのままテストデータ出力TDOにバイパスさせ
るバイパスレジスタ１−６等のバウンダリ・スキャン・
テスト機能及びその構成は、例えばＪＴＡＧ（Joint T
est Action Group）によりIEEE 1149.1として提案さ
れたバウンダリ・スキャン（JTAG）方式の組込み型試験
回路として公知であるので、その詳細な構成は省略す
る。
【００１６】
【実施例】本発明の実施例について図面を参照して以下
に説明する。図２は、本発明の一実施例の構成を示す図
である。図２を参照すると、本発明の一実施例におい
て、バウンダリ・スキャン・テスト機能を有するＬＳＩ
デバイスに対して、バウンダリ・スキャン・テスト機能
に、内部ロジック・テスト用の複数の私的命令（Mode_A
C_IN、Mode_AC_OUT）を命令レジスタ２−１に追加し、
その命令を命令デコーダ２−２でデコードした出力を入
力して制御出力信号Select_IN、Select_OUTを出力する
制御回路２−３を備えている。
に説明する。図２は、本発明の一実施例の構成を示す図
である。図２を参照すると、本発明の一実施例におい
て、バウンダリ・スキャン・テスト機能を有するＬＳＩ
デバイスに対して、バウンダリ・スキャン・テスト機能
に、内部ロジック・テスト用の複数の私的命令（Mode_A
C_IN、Mode_AC_OUT）を命令レジスタ２−１に追加し、
その命令を命令デコーダ２−２でデコードした出力を入
力して制御出力信号Select_IN、Select_OUTを出力する
制御回路２−３を備えている。
【００１７】そして、制御回路２−３からの制御信号に
よって、バウンダリ・スキャン・レジスタ（BSR）２−
９に取り込むデータを切り替える第１のセレクタ回路２
−４と、制御回路２−３からの制御信号によってバウン
ダリ・スキャン・レジスタ２−９からの出力データを切
り替える第２のセレクタ回路２−５と、最終段のフリッ
プ・フロップ２−１２の前段に設けられ、通常のデータ
とテスト時のデータを切り替える第３のセレクタ回路２
−６とを追加する。
よって、バウンダリ・スキャン・レジスタ（BSR）２−
９に取り込むデータを切り替える第１のセレクタ回路２
−４と、制御回路２−３からの制御信号によってバウン
ダリ・スキャン・レジスタ２−９からの出力データを切
り替える第２のセレクタ回路２−５と、最終段のフリッ
プ・フロップ２−１２の前段に設けられ、通常のデータ
とテスト時のデータを切り替える第３のセレクタ回路２
−６とを追加する。
【００１８】第１のセレクタ回路２−４は、デバイス入
力データと、内部回路をなす組合せ回路２−１４の出力
を入力するフリップ・フロップ（初段のフリップフロッ
プ）２−１１の出力データとを入力し、制御回路２−３
からの制御出力信号Select_INで出力を切り替えてバウ
ンダリ・スキャン・レジスタ（BSR）２−９に入力す
る。
力データと、内部回路をなす組合せ回路２−１４の出力
を入力するフリップ・フロップ（初段のフリップフロッ
プ）２−１１の出力データとを入力し、制御回路２−３
からの制御出力信号Select_INで出力を切り替えてバウ
ンダリ・スキャン・レジスタ（BSR）２−９に入力す
る。
【００１９】第２のセレクタ回路２−５は、バウンダリ
・スキャン・レジスタ２−９の通常出力を入力し、制御
回路２−３からの制御出力信号Select_OUTにより、出力
先を通常のパスか、第３のセレクタ回路２−６の入力に
切り替える。
・スキャン・レジスタ２−９の通常出力を入力し、制御
回路２−３からの制御出力信号Select_OUTにより、出力
先を通常のパスか、第３のセレクタ回路２−６の入力に
切り替える。
【００２０】第３のセレクタ回路２−６は、第2のセレ
クタ回路２−５で選択されたテスト・データと、通常の
パスのデータとを入力し、制御回路２−３からの制御出
力信号Select_OUTで切り替えて出力する。
クタ回路２−５で選択されたテスト・データと、通常の
パスのデータとを入力し、制御回路２−３からの制御出
力信号Select_OUTで切り替えて出力する。
【００２１】本発明の一実施例の動作について説明す
る。先ず、デバイス入力ピンのＡＣ測定の動作につい
て、図２、及び、図３のフローチャートと図４のタイミ
ング・チャートを用いて説明する。
る。先ず、デバイス入力ピンのＡＣ測定の動作につい
て、図２、及び、図３のフローチャートと図４のタイミ
ング・チャートを用いて説明する。
【００２２】バウンダリ・スキャン・テスト機能におい
て、ＴＡＰコントローラのTest−Logic-Resetステート
３−１から、テスト・モード・セレクト入力TMSによるT
MSロジック・シーケンス、及び、テスト・データ入力TD
Iにより、デバイス入力ピンのＡＣ測定の私的命令Mode_
AC_INを、命令レジスタ２−１に設定する。
て、ＴＡＰコントローラのTest−Logic-Resetステート
３−１から、テスト・モード・セレクト入力TMSによるT
MSロジック・シーケンス、及び、テスト・データ入力TD
Iにより、デバイス入力ピンのＡＣ測定の私的命令Mode_
AC_INを、命令レジスタ２−１に設定する。
【００２３】私的命令Mode_AC_INにより、Capture-DRス
テート３−４で、初段のフリップ・フロップ２−１１の
データ出力を、バウンダリ・スキャン・レジスタ２−９
に取り込むように、第１のセレクタ回路２−４を制御す
る。
テート３−４で、初段のフリップ・フロップ２−１１の
データ出力を、バウンダリ・スキャン・レジスタ２−９
に取り込むように、第１のセレクタ回路２−４を制御す
る。
【００２４】次に、外部システム・クロックに同期した
あるタイミングで目的とする初段のフリップフロップ２
−１１が活性化するデータを入力する。
あるタイミングで目的とする初段のフリップフロップ２
−１１が活性化するデータを入力する。
【００２５】初段のフリップ・フロップ２−１１でラッ
チされたデータを、第１のセレクタ回路２−４を介し
て、Capture-DRステート３−４のテスト・クロックTCK
の立ち上がりエッジで、バウンダリ・スキャン・レジス
タ２−９に取り込み、Shift-DRステート３−５のテスト
・クロックTCKの立ち上がりエッジで、シリアルにシフ
トし、バウンダリ・スキャン・レジスタを通過させて、
図１のセレクタ１−１１からトライステートバッファ１
−１４のパスを介してテスト・データ出力TDOで観測
し、出力期待値と比較する。これにより、例えばデバイ
ス入力のシステム・クロックに対するセットアップ時間
及びホールド時間を測定することができる。なお、初段
のフリップ・フロップ２−１１のデータ出力をテスト・
クロックTCKでラッチする際に、確実にラッチできるよ
うに十分な時間を確保しておく。
チされたデータを、第１のセレクタ回路２−４を介し
て、Capture-DRステート３−４のテスト・クロックTCK
の立ち上がりエッジで、バウンダリ・スキャン・レジス
タ２−９に取り込み、Shift-DRステート３−５のテスト
・クロックTCKの立ち上がりエッジで、シリアルにシフ
トし、バウンダリ・スキャン・レジスタを通過させて、
図１のセレクタ１−１１からトライステートバッファ１
−１４のパスを介してテスト・データ出力TDOで観測
し、出力期待値と比較する。これにより、例えばデバイ
ス入力のシステム・クロックに対するセットアップ時間
及びホールド時間を測定することができる。なお、初段
のフリップ・フロップ２−１１のデータ出力をテスト・
クロックTCKでラッチする際に、確実にラッチできるよ
うに十分な時間を確保しておく。
【００２６】次に、デバイス出力ピンのＡＣ測定の動作
について、図２及び、図３のフローチャートと図５のタ
イミング・チャートを用いて説明する。
について、図２及び、図３のフローチャートと図５のタ
イミング・チャートを用いて説明する。
【００２７】バウンダリ・スキャン・テスト機能におい
てＴＡＰコントローラ１−１０のTest−Logic-Resetス
テート３−１から、テスト・モード・セレクト入力TMS
によるTMSロジック・シーケンス及びテスト・データ入
力TDIにより、デバイス出力ピンのＡＣ測定の私的命令M
ode_AC_OUTを命令レジスタに設定する。
てＴＡＰコントローラ１−１０のTest−Logic-Resetス
テート３−１から、テスト・モード・セレクト入力TMS
によるTMSロジック・シーケンス及びテスト・データ入
力TDIにより、デバイス出力ピンのＡＣ測定の私的命令M
ode_AC_OUTを命令レジスタに設定する。
【００２８】私的命令Mode_AC_OUTより、Capture-DRス
テート３−４でバウンダリ・スキャン・レジスタ２−９
の通常の出力を、最終段のフリップ・フロップ２−１２
のデータ入力となるように第２のセレクタ回路２−５を
制御し、Update−DRステート３−９で、第２のセレクタ
回路２−５の出力を最終段のフリップ・フロップ２−１
２のデータ入力となるように第３のセレクタ回路２−６
を制御する。
テート３−４でバウンダリ・スキャン・レジスタ２−９
の通常の出力を、最終段のフリップ・フロップ２−１２
のデータ入力となるように第２のセレクタ回路２−５を
制御し、Update−DRステート３−９で、第２のセレクタ
回路２−５の出力を最終段のフリップ・フロップ２−１
２のデータ入力となるように第３のセレクタ回路２−６
を制御する。
【００２９】Capture-DRステート３−４のテスト・クロ
ックTCKの立ち上がりエッジで、最終段のフリップ・フ
ロップ２−１２から、デバイス出力ピンが活性化するデ
ータをバウンダリ・スキャンレジスタ２−９に取り込
み、Update-DRステート３−９のテスト・クロックTCKの
立ち下がりエッジで、最終段のフリップ・フロップ２−
１２のデータ入力として設定しておき、外部システム・
クロックを入力し、デバイス出力を観測して、出力期待
値と比較する。
ックTCKの立ち上がりエッジで、最終段のフリップ・フ
ロップ２−１２から、デバイス出力ピンが活性化するデ
ータをバウンダリ・スキャンレジスタ２−９に取り込
み、Update-DRステート３−９のテスト・クロックTCKの
立ち下がりエッジで、最終段のフリップ・フロップ２−
１２のデータ入力として設定しておき、外部システム・
クロックを入力し、デバイス出力を観測して、出力期待
値と比較する。
【００３０】なお、図３に示したＴＡＰコントローラ・
ステートは、公知のものであり、その詳細な説明は省略
する。
ステートは、公知のものであり、その詳細な説明は省略
する。
【００３１】
【発明の効果】以上説明したように、本発明によれば、
内部のフリップ・フロップ−フリップ・フロップ間とは
独立させているので、任意のデバイス入力ピンから初段
のフリップ・フロップまで、任意の最終段のフリップ・
フロップからデバイス出力ピンまでを活性化させるテス
ト・パターンだけを必要とし、テスト時間の短縮、テス
ト・パターン数を削減し、テスト・パタン作成時間を短
縮する、という効果を奏する。
内部のフリップ・フロップ−フリップ・フロップ間とは
独立させているので、任意のデバイス入力ピンから初段
のフリップ・フロップまで、任意の最終段のフリップ・
フロップからデバイス出力ピンまでを活性化させるテス
ト・パターンだけを必要とし、テスト時間の短縮、テス
ト・パターン数を削減し、テスト・パタン作成時間を短
縮する、という効果を奏する。
【００３２】さらに上記効果に加えて、本発明によれ
ば、バウンダリ・スキャン・テスト機能の一部を利用い
ているので、複雑かつ大規模なテスト回路の追加なしに
デバイス入力ピン及びデバイス出力ピンのＡＣ測定を行
える、という効果を有する。
ば、バウンダリ・スキャン・テスト機能の一部を利用い
ているので、複雑かつ大規模なテスト回路の追加なしに
デバイス入力ピン及びデバイス出力ピンのＡＣ測定を行
える、という効果を有する。
【図１】本発明の実施の形態を説明するブロック図であ
る。
る。
【図２】本発明の一実施例の構成を示す図である。
【図３】ＴＡＰコントローラの状態遷移図である。
【図４】本発明の一実施例のＡＣ測定を説明するタイミ
ング図である。
ング図である。
【図５】本発明の一実施例のＡＣ測定を説明するタイミ
ング図である。
ング図である。
【図６】従来のデバイス入力のＡＣ測定を説明するタイ
ミング図である。
ミング図である。
【図７】従来のデバイス出力のＡＣ測定を説明するタイ
ミング図である。
ミング図である。
【図８】従来のＡＣ測定を説明するブロック図である。
１−１ インタフェース回路 １−２ 制御回路 １−３ テスト・データ・レジスタ １−４ バウンダリ・スキャン・レジスタ １−５ 内部回路 １−６ バイパスレジスタ １−７ 命令レジスタ １−８ 命令デコーダ １−９ シフト・レジスタ １−１０ ＴＡＰコントローラ １−１１、１−１２ セレクタ（マルチプレクサ） １−１３ フリップフロップ（D型フリップフロップ） １−１４ トライステートバッファ ２−１ 命令レジスタ ２−２ 命令デコーダ ２−３ 制御回路 ２−４、２−５、２−６ セレクタ ２−７ バウンダリ・スキャン・レジスタ群 ２−８、２−９、２−１０ バウンダリ・スキャン・レ
ジスタ ２−１１、２−１２、２−１３ フリップフロップ ２−１４、２−１５、２−１６ 組み合せ回路 ８−１、８−７、８−８、８−９、８−１２ バウンダ
リ・スキャンレジスタ ８−２、８−４、８−６、８−１０ 組み合せ回路 ８−１１ フリップフロップ ８−１３ クリティカルパス
ジスタ ２−１１、２−１２、２−１３ フリップフロップ ２−１４、２−１５、２−１６ 組み合せ回路 ８−１、８−７、８−８、８−９、８−１２ バウンダ
リ・スキャンレジスタ ８−２、８−４、８−６、８−１０ 組み合せ回路 ８−１１ フリップフロップ ８−１３ クリティカルパス
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G01R 31/28 G06F 11/22 360
Claims (7)
- 【請求項１】バウンダリ・スキャン・テスト機能を有す
るＬＳＩデバイスにおいて、 内部回路とバウンダリ・スキャン・レジスタとの間に設
けられるセレクタ回路と、デバイス入力ピン及びデバイ
ス出力ピンのＡＣ測定実行用の私的命令（ＪＴＡＧ規定
の命令以外の規定外命令）の実行を制御する制御回路を
備え、前記セレクタ回路は、前記制御回路から出力される制御
信号により、前記内部回路と前記バウンダリ・スキャン
・レジスタとの間のデータパスの切替を行い、 バウンダリ・スキャン・レジスタ機能を用いて、前記デ
バイス入力ピンから初段のフリップ・フロップまで、及
び、最終段のフリップ・フロップから前記デバイス出力
ピンまでを、前記内部回路をなすフリップ・フロップ−
フリップ・フロップ間の動作とは独立して観測可能とし
た、ことを特徴とするＬＳＩデバイス用テスト回路。 - 【請求項２】前記デバイス入力ピンのＡＣ測定が、前記
デバイス入力ピンからのデバイス入力データが前記初段
のフリップ・フロップでラッチできるか否か判定するこ
とで行われる、ことを特徴とする請求項１記載のＬＳＩ
デバイス用テスト回路。 - 【請求項３】前記デバイス出力ピンのＡＣ測定が、最終
段のフリップ・フロップからのデータの遅延を判定する
ことで行われる、ことを特徴とする請求項１又は２記載
のＬＳＩデバイス用テスト回路。 - 【請求項４】バウンダリ・スキャン・テスト機能を有す
るＬＳＩデバイスにおいて、 デバイス入力ピン及びデバイス出力ピンのＡＣ測定実行
用の私的命令（ＪＴＡＧ規定の命令以外の規定外命令）
の実行を制御する制御回路と、 前記制御回路から出力される制御信号により、内部ロジ
ック回路とバウンダリ・スキャン・レジスタとの間のデ
ータパスの切替を行なうセレクタ群と、を備え、前記 ＡＣ測定実行用の私的命令の実行により、前記バウ
ンダリ・スキャン・レジスタを用いて、前記デバイス入
力ピンから、初段のフリップ・フロップまで、及び、最
終段のフリップ・フロップからデバイス出力ピンまで
を、前記内部ロジック回路をなすフリップ・フロップ−
フリップ・フロップ間の動作とは、独立して観測可能に
構成されてなる、ことを特徴とするＬＳＩデバイス用テ
スト回路。 - 【請求項５】前記セレクタ群がデバイス入力データと、
初段のフリップ・フロップの出力データを入力し、前記
制御回路からの制御信号によって、前記バウンダリ・ス
キャン・レジスタに取り込むデータを切り替える第１の
セレクタと、 前記制御回路からの制御信号によって、前記バウンダリ
・スキャン・レジスタからの出力データの出力先を、通
常のパスもしくはテスト用のパスに切り替える第２のセ
レクタと、 最終段のフリップ・フロップの前段に設けられ、通常の
データと、テスト用パスのデータである前記第２のセレ
クタの出力とを入力し、前記制御回路からの制御信号に
よって、一方に切り替えて出力する第３のセレクタと、
を含む、ことを特徴とする請求項４記載のＬＳＩデバイ
ス用テスト回路。 - 【請求項６】前記デバイス入力ピンのＡＣ測定の私的命
令実行時、前記制御回路は、前記初段のフリップ・フロ
ップのデータ出力を、前記バウンダリ・スキャン・レジ
スタに取り込むように、前記第１のセレクタ回路を制御
することを特徴とする請求項５記載のＬＳＩデバイス用
テスト回路。 - 【請求項７】前記デバイス出力ピンのＡＣ測定の私的命
令実行時、前記制御回路は、前記バウンダリ・スキャン
・レジスタの通常の出力を、前記最終段のフリップ・フ
ロップのデータ入力となるように前記第２のセレクタ回
路の出力先を制御し、前記第２のセレクタ回路の出力を
前記最終段のフリップ・フロップのデータ入力となるよ
うに前記第３のセレクタ回路を制御することを特徴とす
る請求項５記載のＬＳＩデバイス用テスト回路。
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|---|---|---|---|
| JP26383298A JP3265270B2 (ja) | 1998-09-18 | 1998-09-18 | バウンダリ・スキャン・テスト機能を用いたａｃ測定回路 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26383298A JP3265270B2 (ja) | 1998-09-18 | 1998-09-18 | バウンダリ・スキャン・テスト機能を用いたａｃ測定回路 |
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1998
- 1998-09-18 JP JP26383298A patent/JP3265270B2/ja not_active Expired - Fee Related
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