JPH09264926A - 半導体集積論理回路 - Google Patents
半導体集積論理回路Info
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- JPH09264926A JPH09264926A JP8074083A JP7408396A JPH09264926A JP H09264926 A JPH09264926 A JP H09264926A JP 8074083 A JP8074083 A JP 8074083A JP 7408396 A JP7408396 A JP 7408396A JP H09264926 A JPH09264926 A JP H09264926A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 28
- 238000012360 testing method Methods 0.000 claims abstract description 152
- 238000010998 test method Methods 0.000 description 9
- 238000010586 diagram Methods 0.000 description 7
- 230000006870 function Effects 0.000 description 7
- 230000000694 effects Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
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-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3183—Generation of test inputs, e.g. test vectors, patterns or sequences
- G01R31/318342—Generation of test inputs, e.g. test vectors, patterns or sequences by preliminary fault modelling, e.g. analysis, simulation
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- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】半導体集積論理回路１のスキャンパステスト用
の端子を増やすことなく、マクロセルの入出力段の論理
も確認し、テスト時間を短縮することにある。 【解決手段】論理回路１にスキャンパステスト可能なＦ
／Ｆ回路４Ａ〜４Ｄを備え且つマクロセル２の入出力部
にスルーモード付きＳＣＡＮ・Ｆ／Ｆ回路３Ａ〜３Ｆを
設け、Ｆ／Ｆ回路４Ａ〜４ＤとＳＣＡＮ・Ｆ／Ｆ回路３
Ａ〜３Ｆを縦続接続する。スキャンパステストのテスト
パターン作成時には、マクロセル２がないものとして作
成するとともに、マクロセル２をテストするためのテス
トパターンを準備し、スキャンパターンの該当するＦ／
Ｆ回路の値と置き換える。このテストパターンを使用し
てスキャンパステストを行うことにより、同時にマクロ
セル２のテストを完了させる。
の端子を増やすことなく、マクロセルの入出力段の論理
も確認し、テスト時間を短縮することにある。 【解決手段】論理回路１にスキャンパステスト可能なＦ
／Ｆ回路４Ａ〜４Ｄを備え且つマクロセル２の入出力部
にスルーモード付きＳＣＡＮ・Ｆ／Ｆ回路３Ａ〜３Ｆを
設け、Ｆ／Ｆ回路４Ａ〜４ＤとＳＣＡＮ・Ｆ／Ｆ回路３
Ａ〜３Ｆを縦続接続する。スキャンパステストのテスト
パターン作成時には、マクロセル２がないものとして作
成するとともに、マクロセル２をテストするためのテス
トパターンを準備し、スキャンパターンの該当するＦ／
Ｆ回路の値と置き換える。このテストパターンを使用し
てスキャンパステストを行うことにより、同時にマクロ
セル２のテストを完了させる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体集積論理回路
に関し、特にスキャンパス・テスト機能を備えた半導体
集積論理回路に関する。
に関し、特にスキャンパス・テスト機能を備えた半導体
集積論理回路に関する。
【０００２】
【従来の技術】従来、半導体集積論理回路をテストする
場合、回路の制御性を可能ならしめるとともに、観測性
を向上させるために、いわゆるスキャンパステスト法が
用いられている。
場合、回路の制御性を可能ならしめるとともに、観測性
を向上させるために、いわゆるスキャンパステスト法が
用いられている。
【０００３】しかしながら、このスキャンパステスト法
も万能ではなく、集積回路にメモリ回路（ＲＡＭ等）な
どの大規模マクロセルがあるときには、この集積回路の
すべてをスキャンパステスト法でテストすることが困難
であり、このような場合には、スキャンパステスト法
と、別のテスト手法とを混在させざるを得ない。
も万能ではなく、集積回路にメモリ回路（ＲＡＭ等）な
どの大規模マクロセルがあるときには、この集積回路の
すべてをスキャンパステスト法でテストすることが困難
であり、このような場合には、スキャンパステスト法
と、別のテスト手法とを混在させざるを得ない。
【０００４】図４はこのような従来の一例を説明するた
めの半導体集積論理回路のブロック図である。図４に示
すように、大規模なマクロセル２を有する従来の半導体
集積論理回路１ａは、マクロセル２以外の通常の内部回
路（図示省略）を試験するために、スキャンパス（以
下、ＳＣＡＮと称す）テスト可能なフリップフロップ回
路（以下、Ｆ／Ｆ回路と称す）４Ａおよび４Ｄを備えて
いる。これらＦ／Ｆ回路４Ａおよび４Ｄは、スキャンパ
ステスト時にＳＣＡＮテスト入力端子ＳＣＡＮ・ＩＮお
よびＳＣＡＮテスト出力端子ＳＣＡＮ・ＯＵＴ間に直列
に接続され、内部回路などのテストを行う。この場合、
ＳＣＡＮ・ＩＮ端子から内部の縦続接続されたＦ／Ｆ回
路４Ａ，４Ｄを直接外部から任意の値にセットしたり、
あるいはＦ／Ｆ回路４Ａ，４Ｄの値を直接ＳＣＡＮ・Ｏ
ＵＴ端子で読むことが行われている。
めの半導体集積論理回路のブロック図である。図４に示
すように、大規模なマクロセル２を有する従来の半導体
集積論理回路１ａは、マクロセル２以外の通常の内部回
路（図示省略）を試験するために、スキャンパス（以
下、ＳＣＡＮと称す）テスト可能なフリップフロップ回
路（以下、Ｆ／Ｆ回路と称す）４Ａおよび４Ｄを備えて
いる。これらＦ／Ｆ回路４Ａおよび４Ｄは、スキャンパ
ステスト時にＳＣＡＮテスト入力端子ＳＣＡＮ・ＩＮお
よびＳＣＡＮテスト出力端子ＳＣＡＮ・ＯＵＴ間に直列
に接続され、内部回路などのテストを行う。この場合、
ＳＣＡＮ・ＩＮ端子から内部の縦続接続されたＦ／Ｆ回
路４Ａ，４Ｄを直接外部から任意の値にセットしたり、
あるいはＦ／Ｆ回路４Ａ，４Ｄの値を直接ＳＣＡＮ・Ｏ
ＵＴ端子で読むことが行われている。
【０００５】また、半導体集積論理回路１ａは、大規模
なマクロセル２をテストするにあたり、テストパターン
を自動的に発生させるビルト・イン・セルフ回路（以
下、ＢＩＳＴ回路と称す）１６を設けている。この場
合、マクロセル用テスト入力から制御信号およびクロッ
クをＢＩＳＴ回路１６に供給するとともに、マクロセル
用テスト入力からラッチＯＦＦ信号を供給する。このラ
ッチＯＦＦ信号は、マクロセル２に対して通常のデータ
入出力を行う際に用いる入力ラッチ回路１４および出力
ラッチ回路１５をＯＦＦさせるための信号である。ＢＩ
ＳＴ回路１６はテスト入力からの制御信号に基ずいてマ
クロセル２をアクセスし、読み出したデータが正常か否
かの信号をマクロセル用テスト出力に供給する。この読
み出された正常か否かの信号を集積回路外部でチェック
することにより、マクロセル２のテストが行われる。な
お、このマクロセルテスト中は、他のデータ入出力を行
わないように、入出力ラッチ回路１４，１５をＯＦＦに
している。
なマクロセル２をテストするにあたり、テストパターン
を自動的に発生させるビルト・イン・セルフ回路（以
下、ＢＩＳＴ回路と称す）１６を設けている。この場
合、マクロセル用テスト入力から制御信号およびクロッ
クをＢＩＳＴ回路１６に供給するとともに、マクロセル
用テスト入力からラッチＯＦＦ信号を供給する。このラ
ッチＯＦＦ信号は、マクロセル２に対して通常のデータ
入出力を行う際に用いる入力ラッチ回路１４および出力
ラッチ回路１５をＯＦＦさせるための信号である。ＢＩ
ＳＴ回路１６はテスト入力からの制御信号に基ずいてマ
クロセル２をアクセスし、読み出したデータが正常か否
かの信号をマクロセル用テスト出力に供給する。この読
み出された正常か否かの信号を集積回路外部でチェック
することにより、マクロセル２のテストが行われる。な
お、このマクロセルテスト中は、他のデータ入出力を行
わないように、入出力ラッチ回路１４，１５をＯＦＦに
している。
【０００６】このように、従来の半導体集積論理回路１
ａをテストするにあたっては、通常の内部回路を試験す
るＳＣＡＮテスト可能なＦ／Ｆ回路４Ａおよび４Ｄを用
いる一方、マクロセル２としてＲＡＭなどのメモリ回路
を有する場合には、一例としてＢＩＳＴ回路１６を内蔵
しておくといった処置が必要になっている。
ａをテストするにあたっては、通常の内部回路を試験す
るＳＣＡＮテスト可能なＦ／Ｆ回路４Ａおよび４Ｄを用
いる一方、マクロセル２としてＲＡＭなどのメモリ回路
を有する場合には、一例としてＢＩＳＴ回路１６を内蔵
しておくといった処置が必要になっている。
【０００７】
【発明が解決しようとする課題】上述した従来のスキャ
ンパステスト手法を採用した半導体集積論理回路が大規
模マクロセルを備えているとき、大規模であるが故に、
このマクロセルのテストに異なるテスト手法を用いざる
を得ない。したがって、かかる場合には、スキャンパス
テスト手法に必要なテスト端子の他に、別のテスト用端
子を要するという欠点がある。
ンパステスト手法を採用した半導体集積論理回路が大規
模マクロセルを備えているとき、大規模であるが故に、
このマクロセルのテストに異なるテスト手法を用いざる
を得ない。したがって、かかる場合には、スキャンパス
テスト手法に必要なテスト端子の他に、別のテスト用端
子を要するという欠点がある。
【０００８】また、従来の半導体集積論理回路は、入力
ラッチ回路の前段および出力ラッチ回路の後段の論理状
態（正常か否か）についてみると、スキャンパステスト
でも、マクロセルのテストでも確認できないという欠点
がある。
ラッチ回路の前段および出力ラッチ回路の後段の論理状
態（正常か否か）についてみると、スキャンパステスト
でも、マクロセルのテストでも確認できないという欠点
がある。
【０００９】さらに、従来の半導体集積論理回路は、ス
キャンパステストで必要になるテストパターンと、この
スキャンパステストとは異なるマクロセルテストなどの
ためのテストパターンとの両者を別々に使用することに
なるため、テスト時間が長くなるという欠点がある。
キャンパステストで必要になるテストパターンと、この
スキャンパステストとは異なるマクロセルテストなどの
ためのテストパターンとの両者を別々に使用することに
なるため、テスト時間が長くなるという欠点がある。
【００１０】本発明の目的は、かかるテスト用の端子を
増やすことなく、マクロセルの入出力段の論理も確認で
きるようにするとともに、テスト時間を短縮することの
できる半導体集積論理回路を提供することにある。
増やすことなく、マクロセルの入出力段の論理も確認で
きるようにするとともに、テスト時間を短縮することの
できる半導体集積論理回路を提供することにある。
【００１１】
【課題を解決するための手段】本発明の半導体集積論理
回路は、入出力端子を備えた大規模マクロセルと、デー
タを前記大規模マクロセルとの間で入出力するために、
前記大規模マクロセルの前記入出力端子にそれぞれ接続
されるとともに、相互に縦続接続することにより、前記
データの入出力をスルーさせる機能を備えた複数のスル
ーモード付きスキャン・フリップフロップ回路と、縦続
接続しシフトレジスタとして動作させる複数のスキャン
テスト可能なフリップフロップ回路とを有し、通常動作
時には前記複数のスルーモード付きスキャン・フリップ
フロップ回路のみにより前記データの入出力を行い、ス
キャンパステスト動作時には前記複数のスルーモード付
きスキャン・フリップフロップ回路および前記複数のス
キャンテスト可能なフリップフロップ回路を縦続接続し
て用いるように構成される。
回路は、入出力端子を備えた大規模マクロセルと、デー
タを前記大規模マクロセルとの間で入出力するために、
前記大規模マクロセルの前記入出力端子にそれぞれ接続
されるとともに、相互に縦続接続することにより、前記
データの入出力をスルーさせる機能を備えた複数のスル
ーモード付きスキャン・フリップフロップ回路と、縦続
接続しシフトレジスタとして動作させる複数のスキャン
テスト可能なフリップフロップ回路とを有し、通常動作
時には前記複数のスルーモード付きスキャン・フリップ
フロップ回路のみにより前記データの入出力を行い、ス
キャンパステスト動作時には前記複数のスルーモード付
きスキャン・フリップフロップ回路および前記複数のス
キャンテスト可能なフリップフロップ回路を縦続接続し
て用いるように構成される。
【００１２】また、本発明の半導体集積論理回路におけ
る前記複数のスルーモード付きスキャン・フリップフロ
ップ回路は、それぞれ前記入出力データおよびテストデ
ータを入出力するフリップフロップ部と、前記入力デー
タおよび前記フリップフロップ部の前記出力データを選
択して前記大規模マクロセルへ出力するセレクタとで構
成される。
る前記複数のスルーモード付きスキャン・フリップフロ
ップ回路は、それぞれ前記入出力データおよびテストデ
ータを入出力するフリップフロップ部と、前記入力デー
タおよび前記フリップフロップ部の前記出力データを選
択して前記大規模マクロセルへ出力するセレクタとで構
成される。
【００１３】さらに、本発明の半導体集積論理回路にお
けるスキャンパステストを行うテストパターンの作成に
あたっては、前記大規模マクロセルの出力側に接続され
た前記複数のスルーモード付きスキャン・フリップフロ
ップ回路の入力に不定信号が付加された状態のテストパ
ターンを作成し、前記大規模マクロセルの入力側に接続
された前記複数のスルーモード付きスキャン・フリップ
フロップ回路にかかわるテストパターンの各値を別途作
成した前記大規模マクロセルをテストするためのテスト
パターンの入力の値で置換え且つ前記大規模マクロセル
の出力側に接続された前記複数のスルーモード付きスキ
ャン・フリップフロップ回路にかかわるテストパターン
中の各値を前記別途作成した前記大規模マクロセルをテ
ストするためのテストパターンの出力の値で置換えるこ
とによりテストするように構成される。
けるスキャンパステストを行うテストパターンの作成に
あたっては、前記大規模マクロセルの出力側に接続され
た前記複数のスルーモード付きスキャン・フリップフロ
ップ回路の入力に不定信号が付加された状態のテストパ
ターンを作成し、前記大規模マクロセルの入力側に接続
された前記複数のスルーモード付きスキャン・フリップ
フロップ回路にかかわるテストパターンの各値を別途作
成した前記大規模マクロセルをテストするためのテスト
パターンの入力の値で置換え且つ前記大規模マクロセル
の出力側に接続された前記複数のスルーモード付きスキ
ャン・フリップフロップ回路にかかわるテストパターン
中の各値を前記別途作成した前記大規模マクロセルをテ
ストするためのテストパターンの出力の値で置換えるこ
とによりテストするように構成される。
【００１４】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。
て図面を参照して説明する。
【００１５】図１は本発明の一実施の形態を説明するた
めの半導体集積論理回路のブロック図である。図１に示
すように、この実施の形態による半導体集積論理回路１
は、内部に存在する複数のフリップフロップ回路を縦続
接続し、これらをシフトレジスタとして動作させること
により、スキャンパステストを行うことが可能なように
構成するとともに、テストパターンの一部を置換えて大
規模マクロセル２のテストも同時に実現するものであ
る。
めの半導体集積論理回路のブロック図である。図１に示
すように、この実施の形態による半導体集積論理回路１
は、内部に存在する複数のフリップフロップ回路を縦続
接続し、これらをシフトレジスタとして動作させること
により、スキャンパステストを行うことが可能なように
構成するとともに、テストパターンの一部を置換えて大
規模マクロセル２のテストも同時に実現するものであ
る。
【００１６】そのために、内部の複数のＦ／Ｆ回路、す
なわちスキャンパステスト可能なＦ／Ｆ回路４Ａ〜４Ｄ
と、マクロセル２のデータ入出力部に接続されるスルー
モード付きＳＣＡＮ・Ｆ／Ｆ回路３Ａ〜３Ｆとを設け、
スキャンパステストにあたっては、これらのＦ／Ｆ回路
すべてを縦続接続してシフトレジスタとして動作させ且
つスキャンパステストパターンを用いることにより、ス
キャンパスのテストを行い、また大規模マクロセル２の
テストにあたっては、スキャンパステストパターンの一
部をマクロセルテスト用パターンに置換し、前述したＳ
ＣＡＮ・Ｆ／Ｆ回路３Ａ〜３Ｆを用いて大規模マクロセ
ル２のテストを行う。
なわちスキャンパステスト可能なＦ／Ｆ回路４Ａ〜４Ｄ
と、マクロセル２のデータ入出力部に接続されるスルー
モード付きＳＣＡＮ・Ｆ／Ｆ回路３Ａ〜３Ｆとを設け、
スキャンパステストにあたっては、これらのＦ／Ｆ回路
すべてを縦続接続してシフトレジスタとして動作させ且
つスキャンパステストパターンを用いることにより、ス
キャンパスのテストを行い、また大規模マクロセル２の
テストにあたっては、スキャンパステストパターンの一
部をマクロセルテスト用パターンに置換し、前述したＳ
ＣＡＮ・Ｆ／Ｆ回路３Ａ〜３Ｆを用いて大規模マクロセ
ル２のテストを行う。
【００１７】特に、大規模マクロセル２の入出力部に設
けるＦ／Ｆ回路３Ａ〜３Ｆは、マクロセル２の入力信号
または出力信号を選択する機能を有するとともに、通常
動作時にはスルーさせ、テスト動作時にはこれらのＦ／
Ｆ回路３Ａ〜３Ｆを介して行われる。すなわち、これら
のＦ／Ｆ回路３Ａ〜３Ｆは、スキャンパステスト可能な
Ｆ／Ｆ回路４Ａ〜４Ｄの縦続接続パスに付加できるよう
になっている。
けるＦ／Ｆ回路３Ａ〜３Ｆは、マクロセル２の入力信号
または出力信号を選択する機能を有するとともに、通常
動作時にはスルーさせ、テスト動作時にはこれらのＦ／
Ｆ回路３Ａ〜３Ｆを介して行われる。すなわち、これら
のＦ／Ｆ回路３Ａ〜３Ｆは、スキャンパステスト可能な
Ｆ／Ｆ回路４Ａ〜４Ｄの縦続接続パスに付加できるよう
になっている。
【００１８】まず、大規模マクロセル２はデータを記憶
し、入力端子Ｉ１〜Ｉ３および出力端子Ｏ１〜Ｏ３を備
えている。この大規模マクロセル２の入力側（Ｉ１〜Ｉ
３）には、入力データを大規模マクロセル２へ出力する
ためのスルーモード付きＳＣＡＮ・Ｆ／Ｆ回路３Ａ〜３
Ｃが接続され、同様に大規模マクロセル２の出力側（Ｏ
１〜Ｏ３）には、大規模マクロセル２から読み出したデ
ータを出力するためのスルーモード付きＳＣＡＮ・Ｆ／
Ｆ回路３Ｄ〜３Ｆが接続されている。これら大規模マク
ロセル２およびＦ／Ｆ回路３Ａ〜３Ｆは、通常動作時に
用いられる。
し、入力端子Ｉ１〜Ｉ３および出力端子Ｏ１〜Ｏ３を備
えている。この大規模マクロセル２の入力側（Ｉ１〜Ｉ
３）には、入力データを大規模マクロセル２へ出力する
ためのスルーモード付きＳＣＡＮ・Ｆ／Ｆ回路３Ａ〜３
Ｃが接続され、同様に大規模マクロセル２の出力側（Ｏ
１〜Ｏ３）には、大規模マクロセル２から読み出したデ
ータを出力するためのスルーモード付きＳＣＡＮ・Ｆ／
Ｆ回路３Ｄ〜３Ｆが接続されている。これら大規模マク
ロセル２およびＦ／Ｆ回路３Ａ〜３Ｆは、通常動作時に
用いられる。
【００１９】また、かかる論理回路１は、スルーモード
付きＳＣＡＮ・Ｆ／Ｆ回路３Ａ〜３Ｆのほかに、ＳＣＡ
Ｎテスト可能なＦ／Ｆ回路４Ａ〜４Ｄを設けており、こ
れらＦ／Ｆ回路４Ａ〜４ＤはＳＣＡＮ・ＩＮ端子および
ＳＣＡＮ・ＯＵＴ端子間にスキャンパスを形成可能なた
め、ＳＣＡＮ・Ｆ／Ｆ回路３Ａ〜３Ｆとともに相互に縦
続接続される。なお、これらＦ／Ｆ回路４Ａ〜４Ｄはス
ルーモード機能を持たない通常のフリップフロップ回路
である。
付きＳＣＡＮ・Ｆ／Ｆ回路３Ａ〜３Ｆのほかに、ＳＣＡ
Ｎテスト可能なＦ／Ｆ回路４Ａ〜４Ｄを設けており、こ
れらＦ／Ｆ回路４Ａ〜４ＤはＳＣＡＮ・ＩＮ端子および
ＳＣＡＮ・ＯＵＴ端子間にスキャンパスを形成可能なた
め、ＳＣＡＮ・Ｆ／Ｆ回路３Ａ〜３Ｆとともに相互に縦
続接続される。なお、これらＦ／Ｆ回路４Ａ〜４Ｄはス
ルーモード機能を持たない通常のフリップフロップ回路
である。
【００２０】要するに、通常動作時のマクロセル２の入
出力は、スルーモード付きＳＣＡＮ・Ｆ／Ｆ回路３Ａ〜
３Ｆのスルーモードによりデータの入出力を行い、一方
テスト動作時にはＳＣＡＮテスト可能なＦ／Ｆ回路４Ａ
〜４Ｄおよびスルーモード付きＳＣＡＮ・Ｆ／Ｆ回路３
Ａ〜３Ｆを縦続接続して用いる。
出力は、スルーモード付きＳＣＡＮ・Ｆ／Ｆ回路３Ａ〜
３Ｆのスルーモードによりデータの入出力を行い、一方
テスト動作時にはＳＣＡＮテスト可能なＦ／Ｆ回路４Ａ
〜４Ｄおよびスルーモード付きＳＣＡＮ・Ｆ／Ｆ回路３
Ａ〜３Ｆを縦続接続して用いる。
【００２１】図２は図１に示すスルーモード付きＳＣＡ
Ｎ・Ｆ／Ｆ回路図である。図２に示すように、このスル
ーモード付きＳＣＡＮ・Ｆ／Ｆ回路３Ａは、他のＦ／Ｆ
回路３Ｂ〜３Ｆと同様、クロック信号ＣＬＫで同期をと
るとともに、通常使用時のデータを入力するデータ入力
端子およびＳＣＡＮテスト可能なＦ／Ｆ回路４Ｂからの
テストパターンを入力するＳＣＡＮＩＮ端子を備え且つ
通常使用時のデータを出力する出力端子Ｑおよびスルー
モード付きＳＣＡＮ・Ｆ／Ｆ回路３Ｂへテストパターン
を出力するＳＣＡＮＯＵＴ端子を備えたフリップフロッ
プ部（Ｆ／Ｆ部）１２と、データＳ１およびＳ２を切換
えてマクロセル２に供給するセレクタ１３とを備えてい
る。
Ｎ・Ｆ／Ｆ回路図である。図２に示すように、このスル
ーモード付きＳＣＡＮ・Ｆ／Ｆ回路３Ａは、他のＦ／Ｆ
回路３Ｂ〜３Ｆと同様、クロック信号ＣＬＫで同期をと
るとともに、通常使用時のデータを入力するデータ入力
端子およびＳＣＡＮテスト可能なＦ／Ｆ回路４Ｂからの
テストパターンを入力するＳＣＡＮＩＮ端子を備え且つ
通常使用時のデータを出力する出力端子Ｑおよびスルー
モード付きＳＣＡＮ・Ｆ／Ｆ回路３Ｂへテストパターン
を出力するＳＣＡＮＯＵＴ端子を備えたフリップフロッ
プ部（Ｆ／Ｆ部）１２と、データＳ１およびＳ２を切換
えてマクロセル２に供給するセレクタ１３とを備えてい
る。
【００２２】通常動作時、データ入力Ｓ１はＦ／Ｆ部１
２をスルーしてセレクタ１３を介してマクロセル２へ入
力される（Ｆ／Ｆ回路３Ｆでは、マクロセル２から出力
される）。
２をスルーしてセレクタ１３を介してマクロセル２へ入
力される（Ｆ／Ｆ回路３Ｆでは、マクロセル２から出力
される）。
【００２３】また、ＳＣＡＮテスト時には、マクロセル
２の入力端子Ｉ１に入力すべきデータ（値）をＳＣＡＮ
・ＩＮから入力し、シフトレジスタ動作によりＦ／Ｆ３
ＡのＦ／Ｆ部１２のＳＣＡＮ・ＩＮ端子に入力し、出力
Ｓ２，セレクタ１３を介して入力する。同様に、マクロ
セル２のＯ３出力は、Ｆ／Ｆ３Ｆを介し、シフトレジス
タ動作により、ＳＣＡＮ・ＯＵＴ端子へ出力される。ま
た、前述した図１におけるデータ入力は、スルーモード
付きＳＣＡＮ・Ｆ／Ｆ回路３Ａ〜３Ｃに取り込まれ、シ
フトレジスタ動作により、ＳＣＡＮ・ＯＵＴ端子へ出力
される。
２の入力端子Ｉ１に入力すべきデータ（値）をＳＣＡＮ
・ＩＮから入力し、シフトレジスタ動作によりＦ／Ｆ３
ＡのＦ／Ｆ部１２のＳＣＡＮ・ＩＮ端子に入力し、出力
Ｓ２，セレクタ１３を介して入力する。同様に、マクロ
セル２のＯ３出力は、Ｆ／Ｆ３Ｆを介し、シフトレジス
タ動作により、ＳＣＡＮ・ＯＵＴ端子へ出力される。ま
た、前述した図１におけるデータ入力は、スルーモード
付きＳＣＡＮ・Ｆ／Ｆ回路３Ａ〜３Ｃに取り込まれ、シ
フトレジスタ動作により、ＳＣＡＮ・ＯＵＴ端子へ出力
される。
【００２４】図３（ａ）〜（ｃ）はそれぞれは図１にお
けるＳＣＡＮ・ＩＮテスト用パターン，ＳＣＡＮ・ＯＵ
Ｔテスト用パターンおよびマクロセルテスト用入出力パ
ターンを表わす図である。
けるＳＣＡＮ・ＩＮテスト用パターン，ＳＣＡＮ・ＯＵ
Ｔテスト用パターンおよびマクロセルテスト用入出力パ
ターンを表わす図である。
【００２５】まず、図３（ａ）に示すように、ＳＣＡＮ
・ＩＮテスト用パターン５は、マクロセル２がないもの
と仮定し、スキャンパステスト法を用いて作成されたス
キャンパステストパターンである。このパターン中、Ｆ
／Ｆ回路４Ａ〜４ＤおよびＦ／Ｆ回路３Ａ〜３Ｆの値
は、スキャンパステストにおいて、縦属接続される各Ｆ
／Ｆ回路のシフトイン時およびシフトアウト時の値であ
る。このＳＣＡＮ・ＩＮテスト用パターン５では、マク
ロセル２がないものと仮定しているため、スキャンイン
時のスルーモード付きＳＣＡＮ・Ｆ／Ｆ回路３Ａ〜３Ｃ
の入力（セットする値）テストパターン６は不定（×
印）となっている。
・ＩＮテスト用パターン５は、マクロセル２がないもの
と仮定し、スキャンパステスト法を用いて作成されたス
キャンパステストパターンである。このパターン中、Ｆ
／Ｆ回路４Ａ〜４ＤおよびＦ／Ｆ回路３Ａ〜３Ｆの値
は、スキャンパステストにおいて、縦属接続される各Ｆ
／Ｆ回路のシフトイン時およびシフトアウト時の値であ
る。このＳＣＡＮ・ＩＮテスト用パターン５では、マク
ロセル２がないものと仮定しているため、スキャンイン
時のスルーモード付きＳＣＡＮ・Ｆ／Ｆ回路３Ａ〜３Ｃ
の入力（セットする値）テストパターン６は不定（×
印）となっている。
【００２６】ついで、図３（ｂ）に示すように、ＳＣＡ
Ｎ・ＯＵＴテスト用パターン７は、図３（ａ）と同様
に、スキャンアウト時のスルーモード付きＳＣＡＮ・Ｆ
／Ｆ回路３Ｄ〜３Ｆの出力テストパターン８は不定（×
印）となっている。
Ｎ・ＯＵＴテスト用パターン７は、図３（ａ）と同様
に、スキャンアウト時のスルーモード付きＳＣＡＮ・Ｆ
／Ｆ回路３Ｄ〜３Ｆの出力テストパターン８は不定（×
印）となっている。
【００２７】さらに、図３（ｃ）に示すように、マクロ
セル２をテストするためのマクロセルテスト用パターン
９は、セル入力端子Ｉ１〜Ｉ３に入力される入力テスト
パターン１０とセル出力端子Ｏ１〜Ｏ３から出力される
出力テストパターン１１とを示す。この入力テストパタ
ーン１０は、マクロセル２をテストするための入力テス
トパターンであり、また出力テストパターン１１は、同
様にマクロセル２をテストするための出力テストパター
ンである。
セル２をテストするためのマクロセルテスト用パターン
９は、セル入力端子Ｉ１〜Ｉ３に入力される入力テスト
パターン１０とセル出力端子Ｏ１〜Ｏ３から出力される
出力テストパターン１１とを示す。この入力テストパタ
ーン１０は、マクロセル２をテストするための入力テス
トパターンであり、また出力テストパターン１１は、同
様にマクロセル２をテストするための出力テストパター
ンである。
【００２８】このマクロセル２をテストするにあたって
は、図３（ａ）のＳＣＡＮ・ＩＮテスト用パターン５に
おける端子３Ａ，３Ｂ，３Ｃの値、すなわち入力テスト
パターン６を図３（Ｃ）の入力テストパターン１０に置
換え、図３（ｂ）のＳＣＡＮ・ＯＵＴテスト用パターン
７における端子３Ｄ，３Ｅ，３Ｆの値、すなわち出力テ
ストパターン８を図３（Ｃ）の出力テストパターン１１
に置換える。
は、図３（ａ）のＳＣＡＮ・ＩＮテスト用パターン５に
おける端子３Ａ，３Ｂ，３Ｃの値、すなわち入力テスト
パターン６を図３（Ｃ）の入力テストパターン１０に置
換え、図３（ｂ）のＳＣＡＮ・ＯＵＴテスト用パターン
７における端子３Ｄ，３Ｅ，３Ｆの値、すなわち出力テ
ストパターン８を図３（Ｃ）の出力テストパターン１１
に置換える。
【００２９】このように、本実施の形態では、図３
（ａ），（ｂ）に示すスキャンパステスト用のテストパ
ターンの一部を図３（ｃ）に示すマクロテスト用テスト
パターンで置換えることにより通常の論理回路とマクロ
セルとのテストを同時に且つマクロ用のテスト端子を準
備することなく行うことができる。
（ａ），（ｂ）に示すスキャンパステスト用のテストパ
ターンの一部を図３（ｃ）に示すマクロテスト用テスト
パターンで置換えることにより通常の論理回路とマクロ
セルとのテストを同時に且つマクロ用のテスト端子を準
備することなく行うことができる。
【００３０】通常の論理回路におけるスキャンパステス
トは、ＳＣＡＮ・ＩＮ端子よりテストデータを入力し、
ＳＣＡＮテスト可能なＦ／Ｆ４Ａ，４Ｂおよびスルーモ
ード付きＳＣＡＮ・Ｆ／Ｆ回路３Ｄ〜３Ｆにテストデー
タをセットすることにより、論理回路を動作させ、ＳＣ
ＡＮ・ＯＵＴ端子よりＳＣＡＮテスト可能なＦ／Ｆ４
Ａ，４Ｂおよびスルーモード付きＳＣＡＮ・Ｆ／Ｆ回路
３Ａ〜３Ｃの値を読み出す。これらの動作を繰り返すこ
とにより、論理回路のテストを行う。この場合、図３
（ａ）における入力テストパターン６を図３（ｃ）にお
ける入力テストパーターン１０に、また図３（ｂ）にお
ける出力テストパターン８を図３（ｃ）における出力テ
ストパーターン１１にそれぞれ置換えたテストパターン
を使用すれば、スキャンイン時のスルーモード付きＳＣ
ＡＮ・Ｆ／Ｆ回路３Ａ〜３Ｃには、マクロセルテスト用
パターン９の入力パターン１０がセットされ、マクロセ
ル２の入力端子Ｉ１〜Ｉ３にテストデータが入力され
る。この結果、スキャンアウト時のスルーモード付きＳ
ＣＡＮ・Ｆ／Ｆ回路３Ｄ〜３Ｆには、マクロセル２の出
力端子Ｏ１〜Ｏ３が入っているため、図３（ａ）中のテ
スト用パターン５の一部を置換したマクロ出力パターン
を照合することができる。すなわち、図３（ａ）のテス
トパターン５の一部を図３（ｃ）のテストパターン９で
置き換えたテストパターンを使用すれば、半導体集積論
理回路１の全体を同時にテストすることができる。
トは、ＳＣＡＮ・ＩＮ端子よりテストデータを入力し、
ＳＣＡＮテスト可能なＦ／Ｆ４Ａ，４Ｂおよびスルーモ
ード付きＳＣＡＮ・Ｆ／Ｆ回路３Ｄ〜３Ｆにテストデー
タをセットすることにより、論理回路を動作させ、ＳＣ
ＡＮ・ＯＵＴ端子よりＳＣＡＮテスト可能なＦ／Ｆ４
Ａ，４Ｂおよびスルーモード付きＳＣＡＮ・Ｆ／Ｆ回路
３Ａ〜３Ｃの値を読み出す。これらの動作を繰り返すこ
とにより、論理回路のテストを行う。この場合、図３
（ａ）における入力テストパターン６を図３（ｃ）にお
ける入力テストパーターン１０に、また図３（ｂ）にお
ける出力テストパターン８を図３（ｃ）における出力テ
ストパーターン１１にそれぞれ置換えたテストパターン
を使用すれば、スキャンイン時のスルーモード付きＳＣ
ＡＮ・Ｆ／Ｆ回路３Ａ〜３Ｃには、マクロセルテスト用
パターン９の入力パターン１０がセットされ、マクロセ
ル２の入力端子Ｉ１〜Ｉ３にテストデータが入力され
る。この結果、スキャンアウト時のスルーモード付きＳ
ＣＡＮ・Ｆ／Ｆ回路３Ｄ〜３Ｆには、マクロセル２の出
力端子Ｏ１〜Ｏ３が入っているため、図３（ａ）中のテ
スト用パターン５の一部を置換したマクロ出力パターン
を照合することができる。すなわち、図３（ａ）のテス
トパターン５の一部を図３（ｃ）のテストパターン９で
置き換えたテストパターンを使用すれば、半導体集積論
理回路１の全体を同時にテストすることができる。
【００３１】なお、図３（ａ），（ｂ）の一部である入
力テストパターン６および出力テストパターン８を図３
（ｃ）のテストパターン９で置き換える場合、スキャン
パステストパターンの方がマクロテストパターンよりも
長いときには、不定パターンを埋めるか、またはマクロ
テストパターンを繰り返えす。逆に、マクロテストパタ
ーンの方がスキャンパステストパターンより長いときに
も、同様の処置をとればよい。
力テストパターン６および出力テストパターン８を図３
（ｃ）のテストパターン９で置き換える場合、スキャン
パステストパターンの方がマクロテストパターンよりも
長いときには、不定パターンを埋めるか、またはマクロ
テストパターンを繰り返えす。逆に、マクロテストパタ
ーンの方がスキャンパステストパターンより長いときに
も、同様の処置をとればよい。
【００３２】上述した実施の形態では、大規模マクロセ
ルを１つの場合について説明したが、複数のマクロセル
の場合もマクロセル自体を縦続接続することにより、同
様にテストできることは、言うまでもない。また、かか
る実施の形態では、複数のスルーモード付きＳＣＡＮ・
Ｆ／Ｆ回路を直接接続しているが、これらのスルーモー
ド付きＳＣＡＮ・Ｆ／Ｆ回路の間にＳＣＡＮテスト可能
なＦ／Ｆ回路を介して接続しても同様にテストを実現す
ることができる。
ルを１つの場合について説明したが、複数のマクロセル
の場合もマクロセル自体を縦続接続することにより、同
様にテストできることは、言うまでもない。また、かか
る実施の形態では、複数のスルーモード付きＳＣＡＮ・
Ｆ／Ｆ回路を直接接続しているが、これらのスルーモー
ド付きＳＣＡＮ・Ｆ／Ｆ回路の間にＳＣＡＮテスト可能
なＦ／Ｆ回路を介して接続しても同様にテストを実現す
ることができる。
【００３３】
【発明の効果】以上説明したように、本発明の半導体集
積論理回路は、スキャンパステスト可能なのＦ／Ｆ回路
の他に、マクロセルの入出力部にスルーモード機能を備
えたＦ／Ｆ回路を設け、通常動作時にはこれらスルーモ
ード機能を備えたＦ／Ｆ回路をスルーさせ、テスト動作
時にのみスキャンパステスト可能なＦ／Ｆ回路と一緒に
縦続接続させることにより、大規模マクロ用のテスト端
子を不要にできるという効果がある。
積論理回路は、スキャンパステスト可能なのＦ／Ｆ回路
の他に、マクロセルの入出力部にスルーモード機能を備
えたＦ／Ｆ回路を設け、通常動作時にはこれらスルーモ
ード機能を備えたＦ／Ｆ回路をスルーさせ、テスト動作
時にのみスキャンパステスト可能なＦ／Ｆ回路と一緒に
縦続接続させることにより、大規模マクロ用のテスト端
子を不要にできるという効果がある。
【００３４】また、本発明の半導体集積論理回路は、ス
ルーモード機能を備えたＦ／Ｆ回路を縦続接続するとと
もに、テストパターンを共通化できるように若干の修正
を加えることにより、マクロセルの入出力段の論理も確
認できる上、スキャンパステスト時に大規模マクロセル
のテストをも同時に実施するので、テスト時間を短縮す
ることのできるという効果がある。
ルーモード機能を備えたＦ／Ｆ回路を縦続接続するとと
もに、テストパターンを共通化できるように若干の修正
を加えることにより、マクロセルの入出力段の論理も確
認できる上、スキャンパステスト時に大規模マクロセル
のテストをも同時に実施するので、テスト時間を短縮す
ることのできるという効果がある。
【図１】本発明の一実施の形態を説明するための半導体
集積論理回路のブロック図である。
集積論理回路のブロック図である。
【図２】図１に示すスルーモード付きＳＣＡＮ・Ｆ／Ｆ
回路図である。
回路図である。
【図３】図１におけるＳＣＡＮ・ＩＮテスト用パター
ン，ＳＣＡＮ・ＯＵＴテスト用パターンおよびマクロセ
ルテスト用入出力パターンを表わす図である。
ン，ＳＣＡＮ・ＯＵＴテスト用パターンおよびマクロセ
ルテスト用入出力パターンを表わす図である。
【図４】従来の一例を説明するための半導体集積論理回
路のブロック図である。
路のブロック図である。
１ 半導体集積論理回路 ２ マクロセル ３Ａ〜３Ｆ スルーモード付きＳＣＡＮ・Ｆ／Ｆ回路 ４Ａ〜４Ｄ ＳＣＡＮテスト可能なＦ／Ｆ回路 ５ ＳＣＡＮ・ＩＮテスト用パターン ６ 入力テストパターン ７ ＳＣＡＮ・ＯＵＴテスト用パターン ８ 出力テストパターン ９ マクロセルテスト用パターン １０ 入力テストパターン １１ 出力テストパターン １２ Ｆ／Ｆ部 １３ セレクタ
Claims (3)
- 【請求項１】 入出力端子を備えた大規模マクロセル
と、データを前記大規模マクロセルとの間で入出力する
ために、前記大規模マクロセルの前記入出力端子にそれ
ぞれ接続されるとともに、相互に縦続接続することによ
り、前記データの入出力をスルーさせる機能を備えた複
数のスルーモード付きスキャン・フリップフロップ回路
と、縦続接続しシフトレジスタとして動作させる複数の
スキャンテスト可能なフリップフロップ回路とを有し、
通常動作時には前記複数のスルーモード付きスキャン・
フリップフロップ回路のみにより前記データの入出力を
行い、スキャンパステスト動作時には前記複数のスルー
モード付きスキャン・フリップフロップ回路および前記
複数のスキャンテスト可能なフリップフロップ回路を縦
続接続して用いることを特徴とする半導体集積論理回
路。 - 【請求項２】 前記前記複数のスルーモード付きスキャ
ン・フリップフロップ回路は、それぞれ前記入出力デー
タおよびテストデータを入出力するフリップフロップ部
と、前記入力データおよび前記フリップフロップ部の前
記出力データを選択して前記大規模マクロセルへ出力す
るセレクタとで形成した請求項１記載の半導体集積論理
回路。 - 【請求項３】 前記スキャンパステストを行うテストパ
ターンの作成にあたっては、前記大規模マクロセルの出
力側に接続された前記複数のスルーモード付きスキャン
・フリップフロップ回路の入力に不定信号が付加された
状態のテストパターンを作成し、前記大規模マクロセル
の入力側に接続された前記複数のスルーモード付きスキ
ャン・フリップフロップ回路にかかわるテストパターン
の各値を別途作成した前記大規模マクロセルをテストす
るためのテストパターンの入力の値で置換え且つ前記大
規模マクロセルの出力側に接続された前記複数のスルー
モード付きスキャン・フリップフロップ回路にかかわる
テストパターン中の各値を前記別途作成した前記大規模
マクロセルをテストするためのテストパターンの出力の
値で置換えることによりテストする請求項１記載の半導
体集積論理回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8074083A JP3039362B2 (ja) | 1996-03-28 | 1996-03-28 | 半導体集積論理回路のテストパターン作成方法 |
| US08/828,062 US6118296A (en) | 1996-03-28 | 1997-03-28 | Semiconductor integrated logic circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8074083A JP3039362B2 (ja) | 1996-03-28 | 1996-03-28 | 半導体集積論理回路のテストパターン作成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09264926A true JPH09264926A (ja) | 1997-10-07 |
| JP3039362B2 JP3039362B2 (ja) | 2000-05-08 |
Family
ID=13536933
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8074083A Expired - Fee Related JP3039362B2 (ja) | 1996-03-28 | 1996-03-28 | 半導体集積論理回路のテストパターン作成方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6118296A (ja) |
| JP (1) | JP3039362B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007323726A (ja) * | 2006-05-31 | 2007-12-13 | Matsushita Electric Ind Co Ltd | 半導体装置 |
| JP2009026351A (ja) * | 2007-07-17 | 2009-02-05 | Nec Electronics Corp | 半導体記憶装置及びそのテスト方法 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6466048B1 (en) * | 2001-05-23 | 2002-10-15 | Mosaid Technologies, Inc. | Method and apparatus for switchably selecting an integrated circuit operating mode |
| JP4031954B2 (ja) * | 2002-06-11 | 2008-01-09 | 富士通株式会社 | 集積回路の診断装置および診断方法 |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB8432533D0 (en) * | 1984-12-21 | 1985-02-06 | Plessey Co Plc | Integrated circuits |
| KR900002770B1 (ko) * | 1986-08-04 | 1990-04-30 | 미쓰비시 뎅끼 가부시끼가이샤 | 반도체 집적회로장치 |
| JPS63182585A (ja) * | 1987-01-26 | 1988-07-27 | Toshiba Corp | テスト容易化機能を備えた論理回路 |
| JP2641739B2 (ja) * | 1988-07-29 | 1997-08-20 | 富士通株式会社 | 試験装置 |
| US5448166A (en) * | 1992-01-03 | 1995-09-05 | Hewlett-Packard Company | Powered testing of mixed conventional/boundary-scan logic |
| JPH0618632A (ja) * | 1992-06-30 | 1994-01-28 | Nec Corp | 半導体集積回路装置 |
| US5459737A (en) * | 1993-07-07 | 1995-10-17 | National Semiconductor Corporation | Test access port controlled built in current monitor for IC devices |
| US5448525A (en) * | 1994-03-10 | 1995-09-05 | Intel Corporation | Apparatus for configuring a subset of an integrated circuit having boundary scan circuitry connected in series and a method thereof |
| US5568492A (en) * | 1994-06-06 | 1996-10-22 | Motorola, Inc. | Circuit and method of JTAG testing multichip modules |
| JP2734394B2 (ja) * | 1995-01-27 | 1998-03-30 | 日本電気株式会社 | 半導体集積回路装置 |
| US5867036A (en) * | 1996-05-29 | 1999-02-02 | Lsi Logic Corporation | Domino scan architecture and domino scan flip-flop for the testing of domino and hybrid CMOS circuits |
| US5701308A (en) * | 1996-10-29 | 1997-12-23 | Lockheed Martin Corporation | Fast bist architecture with flexible standard interface |
-
1996
- 1996-03-28 JP JP8074083A patent/JP3039362B2/ja not_active Expired - Fee Related
-
1997
- 1997-03-28 US US08/828,062 patent/US6118296A/en not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007323726A (ja) * | 2006-05-31 | 2007-12-13 | Matsushita Electric Ind Co Ltd | 半導体装置 |
| JP2009026351A (ja) * | 2007-07-17 | 2009-02-05 | Nec Electronics Corp | 半導体記憶装置及びそのテスト方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3039362B2 (ja) | 2000-05-08 |
| US6118296A (en) | 2000-09-12 |
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