KR100437834B1 - 반도체 소자의 테스트 회로 - Google Patents

반도체 소자의 테스트 회로 Download PDF

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Abstract

본 발명은 개별 칩의 아날로그 기본 소자의 특성 분석 효율을 높일 수 있도록한 반도체 소자의 테스트 회로에 관한 것으로, 테스트에 필요한 동작 전원을 공급하고 테스트 결과 추출을 위한 신호 레벨을 측정하는 제 1,2 입출력 단자;데이터 버스(DB)에 연결되어 특성 테스트 인에이블 및 스위칭 제어 신호(k-1)를 출력하여 테스트 하고자 하는 소자 및 해당 특성 분야를 선택하는 테스트 레지스터;상기 스위칭 제어 신호(k-1)를 디코딩하여 스위칭 신호(2k-1)를 출력하는 테스트 디코더;상기 제 1 입출력 단자(P1)와 각각의 제 1,2 테스트 트랜지스터의 일측 전극 사이에 구성되어 상기 스위칭 신호에 의해 PMOS 트랜지스터 또는 NMOS 트랜지스터의 테스트를 수행하기 위한 스위칭을 수행하는 스위칭 블록으로 구성되는 제 1 테스트 회로부;상기 제 1 입출력 단자(P1)와 제 2 입출력 단자(P2)의 사이에 병렬 연결 구성되는 테스트 저항 블록들과 이들과 제 1 입출력 단자(P1)와 출력 버퍼 사이의 신호 라인 사이에 각각 구성되어 스위칭 신호에 의해 테스트 하고자 하는 소자를 선택하는 스위칭 블록으로 구성되는 제 2 테스트 회로부를 포함하여 구성된다.

Description

반도체 소자의 테스트 회로{Circuit for testing of semiconductor device}
본 발명은 반도체 소자의 테스트에 관한 것으로, 특히 테스트 패턴을 이용하지 않고 개별 칩의 테스트가 가능하도록 하여 아날로그 기본 소자의 특성 분석 효율을 높일 수 있도록한 반도체 소자의 테스트 회로에 관한 것이다.
일반적으로 반도체 장치들이 형성되는 반도체 기판은 크게 다수의 셀(cell)들이 형성되는 칩(chip) 영역과 상기 칩들을 구분하기 위한 스크라이브 레인(scribe lane)으로 나누어진다.
이때 상기 칩 영역상에는 다수의 반도체 장치들, 예를 들면 트랜지스터, 저항, 캐패시터 등이 형성되는 반면, 상기 스크라이브 레인상에는 반도체 장치가 형성되지 않는다.
이하에서 종래 기술의 반도체 소자의 특성 테스트에 관하여 설명하면 다음과 같다.
반도체 기판상에 형성되는 반도체 장치들은 확산공정, 증착공정, 사진공정 등의 복잡한 다수의 부속 공정이 연속적이고 반복적으로 진행되어 형성된다.
그러므로 제조 공정 중에 상기 반도체 장치들의 특성을 측정하기란 매우 어렵다.
따라서 반도체 장치의 특성을 테스트하기 위하여 반도체 기판상에 테스트 패턴(test pattern) 등의 테스트 요소들을 별도로 형성하게 되는데, 이와 같은 테스트 요소들이 형성되는 영역을 TEG(Test Element Group) 영역이라고 한다.
이때 상기 TEG 영역은 별도의 TEG 칩상에 형성될 수 있지만, 최근에는 반도체 웨이퍼의 수율 향상을 위하여 스크라이브 레인상에 형성된다.
이와 같이 종래 기술에서는 칩에 형성된 소자들의 특성을 알기 위해서 한 웨이퍼당 지정되어 있는 위치에 준비된 패턴을 이용하여야만 설계에서 요구되는 테스트가 가능하다.
그러나 이와 같은 종래 기술의 반도체 소자의 테스트에 있어서는 다음과 같은 문제점이 있다.
웨이퍼로부터 다이싱을 행한 후에 개별적으로 테스트하는 경우에는 웨이퍼레벨에서의 테스트 및 번인에 비해 수 시간에 걸친 번인 스트레스를 위해 개별적인 칩을 핸들링하고, 정렬하며, 보유하는데는 상당한 비용이 들게 된다.
또한, 반도체의 설계 및 공정 기술이 발달하면서, 제품이 고속화 및 고주파수화되고 있는데, 이러한 제품들을 검사하기 위해서는 제품의 특성에 영향을 주는 외부적인 요소를 최소화시켜 주어야만 그 제품의 정확한 특성을 검증할 수 있기 때문에 제한적이다.
또한, 테스트시에는 입력 신호의 감소와 상호 간섭 작용을 최소화하여야 하므로 테스트 단계에서의 용이성 및 특성 분석의 정확성을 확보하는 것이 어렵다.
칩에 형성된 소자들의 특성을 알기 위해서 한 웨이퍼당 지정되어 있는 위치에 준비된 패턴을 이용하여야만 설계에서 요구되는 테스트가 가능하므로 테스트를 위한 준비 단계에서의 비용 및 시간의 사용이 불가피하다.
본 발명은 이와 같은 종래 기술의 반도체 소자의 테스트 방법의 문제를 해결하기 위한 것으로, 테스트 패턴을 이용하지 않고 개별 칩의 테스트가 가능하도록 하여 아날로그 기본 소자의 특성 분석 효율을 높일 수 있도록한 반도체 소자의 테스트 회로를 제공하는데 그 목적이 있다.
도 1은 본 발명에 따른 반도체 소자의 테스트 회로의 구성도
도면의 주요 부분에 대한 부호의 설명
11. 테스트 레지스터 12. 테스트 디코더
13. 제 1 테스트 회로부 13a. 제 1 테스트 트랜지스터
13b. 제 2 테스트 트랜지스터 14. 제 2 테스트 회로부
14a.14b.14c. 제 1,2,3 테스트 저항
이와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 테스트 회로는 테스트에 필요한 동작 전원을 공급하고 테스트 결과 추출을 위한 신호 레벨을 측정하는 제 1,2 입출력 단자;데이터 버스(DB)에 연결되어 특성 테스트 인에이블 및 스위칭 제어 신호(k-1)를 출력하여 테스트 하고자 하는 소자 및 해당 특성 분야를 선택하는 테스트 레지스터;상기 스위칭 제어 신호(k-1)를 디코딩하여 스위칭 신호(2k-1)를 출력하는 테스트 디코더;상기 제 1 입출력 단자(P1)와 각각의 제 1,2 테스트 트랜지스터의 일측 전극 사이에 구성되어 상기 스위칭 신호에 의해 PMOS 트랜지스터 또는 NMOS 트랜지스터의 테스트를 수행하기 위한 스위칭을 수행하는 스위칭 블록으로 구성되는 제 1 테스트 회로부;상기 제 1 입출력 단자(P1)와 제 2 입출력 단자(P2)의 사이에 병렬 연결 구성되는 테스트 저항 블록들과 이들과 제 1 입출력 단자(P1)와 출력 버퍼 사이의 신호 라인 사이에 각각 구성되어 스위칭 신호에 의해 테스트 하고자 하는 소자를 선택하는 스위칭 블록으로 구성되는 제 2 테스트 회로부를 포함하여 구성되는 것을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 따른 반도체 소자의 테스트 회로에 관하여 상세히 설명하면 다음과 같다.
도 1은 본 발명에 따른 반도체 소자의 테스트 회로의 구성도이다.
본 발명은 기본 트랜지스터 및 희망하는 사이즈의 트랜지스터, 저항등의 특성을 개별칩에 대해 측정 가능한 테스트 모드로 동작할 수 있고, 테스트 장비에서 특성값을 체크하기가 용이하고 공정 변수에 따른 테스트가 가능하도록한 반도체 소자의 테스트 회로에 관한 것이다.
그 구성은 데이터 버스(DB)에 연결되어 특성 테스트 인에이블 및 스위칭 제어 신호(k-1)를 출력하여 테스트 하고자 하는 소자 및 해당 특성 분야를 선택하는 테스트 레지스터(11)와, 상기 테스트 레지스터(11)의 스위칭 제어 신호(k-1)를 디코딩하여 스위칭 신호(2k-1)(ⓐ,ⓑ,ⓒ,....)를 각각의 테스트 블록의 스위칭 단자로 출력하는 테스트 디코더(12)와, 제 1 입출력 단자(P1)와 각각의 제 1,2 테스트 트랜지스터(13a)(13b)의 일측 전극 사이에 구성되어 상기 스위칭 신호(ⓐ)(ⓑ)에 의해 PMOS 트랜지스터 또는 NMOS 트랜지스터의 테스트를 수행하기 위한 스위칭을 수행하는 스위칭 블록으로 구성되는 제 1 테스트 회로부(13)와, 제 1 입출력 단자(P1)와 제 2 입출력 단자(P2)의 사이에 병렬 연결 구성되는 제 1,2,3 테스트 저항 블록(14a)(14b)(14c)들과 상기 제 1,2,3 테스트 저항 블록(14a)(14b)(14c)들과 제 1 입출력 단자(P1)와 출력 버퍼 사이의 신호 라인 사이에 각각 구성되어 스위칭 신호(ⓒ)(ⓓ)(ⓔ)에 의해 테스트 하고자 하는 소자를 선택하는 스위칭 블록으로 구성되는 제 2 테스트 회로부(14)를 포함하여 구성된다.
여기서, 제 1,2 입출력 단자(P1)(P2)들은 각각 출력 버퍼에 신호 라인을 통하여 연결되고 각각의 제 1,2 테스트 회로부(13)(14)는 이들 신호 라인들에 연결 구성된다.
상기 제 1 입출력 단자(P1) 그리고 제 2 입출력 단자(P2)와 각각의 테스트 회로부의 사이에는 정확한 테스트를 위하여 ESD에 의한 영향을 배제하기 위한 입출력 다이오드가 구성된다.
상기 제 1,2,3 테스트 저항 블록(14a)(14b)(14c)들은 각각 폴리 저항, 액티브 저항, 웰 저항 그리고 기본 저항이다.
그리고 제 1 테스트 회로부(13)는 노말 트랜지스터 특성을 체크하기 위한 회로이고, 제 2 테스트 회로부(14)는 저항 특성을 체크하기 위한 회로부이다.
그리고 제 1 테스트 트랜지스터(13a)는 PMOS 트랜지스터이고, 제 2 테스트 트랜지스터(13b)는 NMOS 트랜지스터이다.
그리고 상기 테스트 레지스터(11)에서 디져블(Disable)시 및 리셋시에는 데이터값이 모든 비트에서 "0"가 된다.
여기서, 제 1,2 테스트 트랜지스터(13a)(13b)의 게이트는 제 2 입출력 단자(P2)에 연결된다.그리고 도 1에서 설명되지 않은 제 2 테스트 회로부(14)의 일측에 제 1,2 입출력 라인(P1)(P2)에 대응 연결되는 블록은 신호의 출력 속도 및 신호 발생 시점 등을 보상하기 위한 버퍼이다.
이와 같은 본 발명에 따른 테스트 회로의 테스트 동작은 다음과 같다.
먼저, 제 1 테스트 회로부(13)를 사용하여 PMOS 트랜지스터의 특성을 테스트하는 경우에는 특성 테스트 모드 진입후에 테스트 디코더(12)를 통한 스위칭 신호(ⓐ)에 의해 스위칭 블록을 on시킨다.
그리고 제 2 입출력 단자(P2)를 통하여 PMOS 트랜지스터의 게이트 전압을 스윙(swing)시킨다.
제 2 입출력 단자(P2)의 입력 단자에 따른 PMOS 트랜지스터의 전류를 제 1 입출력 단자(P1)에서 측정한다.
그리고 제 1 테스트 회로부(13)를 사용하여 NMOS 트랜지스터의 특성을 테스트하는 경우에는 특성 테스트 모드 진입후에 테스트 디코더(12)를 통한 스위칭 신호(ⓑ)에 의해 스위칭 블록을 on시킨다.
그리고 제 2 입출력 단자(P2)를 통하여 NMOS 트랜지스터의 게이트 전압을 스윙(swing)시킨다.
제 2 입출력 단자(P2)의 입력 단자에 따른 NMOS 트랜지스터의 전류를 제 1 입출력 단자(P1)에서 측정한다.
이와 같은 노말 트랜지스터의 테스트 및 그 회로 구성은 트랜지스터 사이즈에 적합하게 구성을 증가시키고, 테스트 디코더(12)에서 스위칭 신호를 증가시켜 원하는 테스트를 진행할 수 있다.
그리고 저항 특성 테스트 과정은 다음과 같다.
먼저, 기본 저항의 측정은 특성 테스트 모드 진입후에 테스트 디코더(12)를 통한 스위칭 신호(ⓕ)에 의해 스위칭 블록을 on시키고 제 2 입출력 단자(P2)를 통하여 전압을 인가한다.
그리고 제 1 입출력 단자(P1)를 통하여 0V를 인가하고 전류를 측정하여 저항값을 구한다.
그리고 폴리 저항 측정은 특성 테스트 모드 진입후에 테스트 디코더(12)를 통한 스위칭 신호(ⓒ)에 의해 스위칭 블록을 on시키고 제 2 입출력 단자(P2)를 통하여 전압을 인가한다.
그리고 제 1 입출력 단자(P1)를 통하여 0V를 인가하고 전류를 측정하여 저항값을 구한다.
여기서, 폴리 저항값은, 폴리 저항(RP)=(VP2/ IP1) - Rf이다.
그리고 액티브 저항 측정은 특성 테스트 모드 진입후에 테스트 디코더(12)를 통한 스위칭 신호(ⓓ)에 의해 스위칭 블록을 on시키고 제 2 입출력 단자(P2)를 통하여 전압을 인가한다.
그리고 제 1 입출력 단자(P1)를 통하여 0V를 인가하고 전류를 측정하여 저항값을 구한다.
그리고 웰 저항 측정은 특성 테스트 모드 진입후에 테스트 디코더(12)를 통한 스위칭 신호(ⓔ)에 의해 스위칭 블록을 on시키고 제 2 입출력 단자(P2)를 통하여 전압을 인가한다.
그리고 제 1 입출력 단자(P1)를 통하여 0V를 인가하고 전류를 측정하여 저항값을 구한다.
이와 같은 저항 측정 방식과 회로 구성에서 측정하고자 하는 저항의 개체수와 테스트 디코더(12)를 통한 스위칭 신호 및 스위칭 블록의 추가에 의해 원하는 사이즈의 테스트가 가능함은 당연하다.
이와 같은 본 발명에 따른 반도체 소자의 테스트 회로는 기본 트랜지스터 및 원하는 사이즈의 트랜지스터와 저항등의 특성을 개별 칩 단위로 측정할 수 있도록하여 웨이퍼에 형성된 테스트 패턴에 의한 테스트의 복잡성을 해소한다.
또한, 칩 설계시에 요구되는 테스트값을 구하기가 용이하여 기본 자료가 충분히 제공되는 칩 설계가 가능하고, 기본 소자들에 대한 특성 분석이 효율적으로 이루어지도록 하는 효과가 있다.

Claims (4)

  1. 테스트에 필요한 동작 전원을 공급하고 테스트 결과 추출을 위한 신호 레벨을 측정하는 제 1,2 입출력 단자;
    데이터 버스(DB)에 연결되어 특성 테스트 인에이블 및 스위칭 제어 신호(k-1)를 출력하여 테스트 하고자 하는 소자 및 해당 특성 분야를 선택하는 테스트 레지스터;
    상기 스위칭 제어 신호(k-1)를 디코딩하여 스위칭 신호(2k-1)를 출력하는 테스트 디코더;
    상기 제 1 입출력 단자(P1)와 각각의 제 1,2 테스트 트랜지스터의 일측 전극 사이에 구성되어 상기 스위칭 신호에 의해 PMOS 트랜지스터 또는 NMOS 트랜지스터의 테스트를 수행하기 위한 스위칭을 수행하는 스위칭 블록으로 구성되는 제 1 테스트 회로부;
    상기 제 1 입출력 단자(P1)와 제 2 입출력 단자(P2)의 사이에 각각 폴리 저항, 액티브 저항, 웰 저항 그리고 기본 저항을 포함하고 병렬 연결 구성되는 테스트 저항 블록들과 이들과 제 1 입출력 단자(P1)와 출력 버퍼 사이의 신호 라인 사이에 각각 구성되어 스위칭 신호에 의해 테스트 하고자 하는 소자를 선택하는 스위칭 블록으로 구성되는 제 2 테스트 회로부를 포함하여 구성되는 것을 특징으로 하는 반도체 소자의 테스트 회로.
  2. 제 1 항에 있어서, 제 1 입출력 단자(P1) 그리고 제 2 입출력 단자(P2)와 각각의 테스트 회로부의 사이에는 정확한 테스트를 위하여 ESD에 의한 영향을 배제하기 위한 입출력 다이오드가 구성되는 것을 특징으로 하는 반도체 소자의 테스트 회로.
  3. 삭제
  4. 제 1 항에 있어서, 테스트 레지스터에서 디져블(Disable)시 및 리셋시에는 데이터값이 모든 비트에서 "0"가 되는 것을 특징으로 하는 반도체 소자의 테스트 회로.
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