KR102505721B1 - 반도체 장치 및 이를 위한 특성 측정 회로 - Google Patents

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Abstract

본 기술의 일 실시예에 의한 반도체 장치는 단위 칩 및 단위 칩 내에 구비되고, 복수의 테스트용 단위 소자를 포함하여 테스트 모드시 복수의 테스트용 단위 소자 각각의 전기적 특성 정보를 출력하도록 구성되는 특성 측정 회로를 포함할 수 있다.

Description

반도체 장치 및 이를 위한 특성 측정 회로{Semiconductor Apparatus and Circuit for Measurement of Characteristic Therefor}
본 발명은 반도체 장치에 관한 것으로, 보다 구체적으로는 반도체 집적 장치 및 이를 위한 특성 측정 회로에 관한 것이다.
일반적으로, 하나의 반도체 기판(웨이퍼) 상에 복수의 반도체 장치(칩)가 제조된 후에는 반도체 장치를 구성하는 소자에 대한 테스트가 이루어진다. 웨이퍼 레벨에서 테스트가 진행된 후에는 정상으로 판정된 반도체 장치에 대해 패키지 작업이 이루어진다. 그리고 패키지 레벨의 테스트에서 정상으로 판별된 칩은 제품으로 출하되게 된다.
웨이퍼 레벨의 테스트는 다양한 방법으로 이루어질 수 있다. 예를 들어, 반도체 장치에 포함되는 각 단위 소자들의 전기적 특성이 예정된 특성인지 테스트하는 전기적 파라미터 테스트를 수행할 수 있다. 또한, 반도체 장치가 설계된 대로 작동하는지 테스트하는 기능적 테스트를 수행할 수 있다.
전기적 파라미터를 테스트하기 위해, 반도체 장치를 이루는 단위 소자인 모스 트랜지스터, 저항 등에 일정한 전압을 인가하고 그에 따라 흐르는 전류를 측정할 수 있다.
이러한 반도체 장치의 단위 소자에 대한 특성은 웨이퍼 레벨 뿐 아니라 패키지 레벨, 제품 출하 이후에도 참조될 필요가 있다.
본 기술의 실시예는 필요에 따라 언제든지 단위 소자에 대한 특성을 측정할 수 있는 반도체 장치 및 이를 위한 특성 측정 회로를 제공할 수 있다.
본 기술의 일 실시예에 의한 반도체 장치는 단위 칩; 및 상기 단위 칩 내에 구비되고, 복수의 테스트용 단위 소자를 포함하여 테스트 모드시 상기 복수의 테스트용 단위 소자 각각의 전기적 특성 정보를 출력하도록 구성되는 특성 측정 회로;를 포함할 수 있다.
본 기술의 일 실시예에 의한 특성 측정 회로는 테스트 인에이블 신호에 응답하여 제어신호를 생성하도록 구성되는 제어신호 생성부; 및 복수의 테스트용 단위 소자를 포함하며, 상기 제어신호에 응답하여 상기 복수의 테스트용 단위 소자의 전기적 특성 정보를 출력하도록 구성되는 측정부;를 포함하고,단위 칩 내에 구비되도록 구성될 수 있다.
본 기술에 의하면, 웨이퍼 레벨 뿐 아니라 패키지 레벨이나 제품 출하 후에도 반도체 장치를 구성하는 단위 소자에 대한 특성을 측정할 수 있다.
도 1은 일 실시예에 의한 반도체 장치의 구성도이다.
도 2는 일 실시예에 의한 특성 측정 회로의 구성도이다.
도 3은 일 실시예에 의한 제어신호 생성부의 구성도이다.
도 4는 일 실시예에 의한 클럭 생성부의 구성도이다.
도 5는 일 실시예에 의한 측정부의 구성도이다.
도 6은 일 실시예에 의한 특성 측정 회로의 동작 타이밍도이다.
도 7은 일 실시예에 의한 특성 측정 회로의 구성도이다.
도 8은 일 실시예에 의한 제 1 측정부의 구성도이다.
도 9는 일 실시예에 의한 반도체 장치의 구성도이다.
도 10은 일 실시예에 의한 카운팅부의 구성도이다.
도 11은 일 실시예에 의한 카운터의 구성도이다.
도 12는 일 실시예에 의한 디코딩부의 구성도이다.
도 13은 일 실시예에 의한 어드레스 생성부의 구성도이다.
도 14는 일 실시예에 의한 인에이블 신호 생성부의 구성도이다.
도 15는 일 실시예에 의한 선택신호 생성부의 구성도이다.
도 16은 일 실시예에 의한 디코더의 구성도이다.
도 17은 일 실시예에 의한 클럭 생성부의 구성도이다.
이하, 첨부된 도면을 참조하여 본 기술의 실시예를 보다 구체적으로 설명한다.
도 1은 일 실시예에 의한 반도체 장치의 구성도이다.
도 1을 참조하면, 일 실시예에 의한 반도체 장치(10)는 단위 칩(110) 내에 구비되는 특성 측정 회로(120)를 포함할 수 있다.
단위 칩(110)은 반도체 메모리 칩일 수 있으나 이에 한정되는 것은 아니다.
특성 측정 회로(120)는 복수의 테스트용 단위 소자를 포함하여, 테스트 모드시 각 단위 소자의 전기적 특성 정보를 출력하도록 구성될 수 있다.
일 실시예에서, 복수의 테스트용 단위 소자는 모스 트랜지스터일 수 있다. 모스 트랜지스터는 복수의 저전압 NMOS 트랜지스터(LVn), 복수의 저전압 PMOS 트랜지스터(LVp), 복수의 고전압 NMOS 트랜지스터(HVn) 및 복수의 고전압 PMOS 트랜지스터(HVp)를 포함할 수 있다.
테스트 모드시 생성되는 제어신호에 따라, 복수의 테스트용 단위 소자를 각각 구동하여 각 단위 소자를 통해 흐르는 전류량을 측정할 수 있다. 복수의 테스트용 단위 소자는 독립적인 시간에 각각 구동될 수 있다. 일 실시예에서, 특성 측정 회로(120)는 복수의 테스트용 단위 소자 각각에 대한 포화전류량을 전기적 특성 정보로 측정할 수 있으나 이에 한정되지 않는다.
복수의 테스트용 단위 소자는 단위 칩(110)의 실제 동작시에는 사용되지 않는 테스트 전용의 단위 소자일 수 있다. 단위 칩(110) 내에 특성 측정 회로(120)가 구비됨에 따라, 웨이퍼 레벨은 물론 패키지 레벨 및 제품 출하 후에도 단위 소자들에 대한 특성 측정이 가능하다.
도 2는 일 실시예에 의한 특성 측정 회로의 구성도이다.
도 2를 참조하면, 일 실시예에 의한 특성 측정 회로(20)는 제어신호 생성부(210) 및 측정부(220)를 포함할 수 있다.
제어신호 생성부(210)는 테스트 인에이블 신호(TM_MEAS_EN)에 응답하여 제어신호(EN<N:1>)를 생성하도록 구성될 수 있다. 제어신호(EN<N:1>)는 복수의 테스트용 단위 소자를 각각 독립적인 시간에 구동하도록 생성될 수 있다. 일 실시예에서, 제어신호(EN<N:1>)는 복수 그룹으로 생성되며, 복수 그룹의 제어신호 각각은 복수 비트(N비트)로 생성될 수 있다.
측정부(220)는 제어신호(EN<N:1>)에 응답하여 구동되고 패드(230)에 접속되는 복수의 테스트용 단위 소자를 포함할 수 있다. 일 실시예에서, 복수의 테스트용 단위 소자는 제어신호(EN<N:1>)에 응답하여 하나씩, 즉 상호 독립적인 시간에 구동될 수 있고, 구동된 테스트용 단위 소자의 출력 전류는 패드(230)에 인가될 수 있다.
상술하였듯이, 복수의 테스트용 단위 소자는 복수의 저전압 NMOS 트랜지스터(LVn), 복수의 저전압 PMOS 트랜지스터(LVp), 복수의 고전압 NMOS 트랜지스터(HVn) 및 복수의 고전압 PMOS 트랜지스터(HVp)를 포함하는 복수의 모스 트랜지스터일 수 있다. 그리고, 복수의 모드 트랜지스터 각각의 게이트 단자는 제어신호(EN<N:1>)를 인가받고, 소스 단자는 동작 전압을 인가받으며, 드레인 단자는 패드(230)에 접속될 수 있다. 따라서, 제어신호(EN<N:1>)에 응답하여 구동된 모스 트랜지스터를 통해 흐르는 전류량을 패드(230)를 통해 측정할 수 있게 된다.
모스 트랜지스터의 포화전류량은 모스 트랜지스터의 문턱전압을 예측하는 데 중요한 지표로 사용될 수 있다. 본 기술에서는 단위 칩(110) 내의 특성 측정 회로(120)에 구비된 다양한 형태의 모스 트랜지스터 각각에 대한 포화전류량과 같은 전기적 파라미터를 측정할 수 있으므로, 필요한 경우라면 언제든지 해당 칩(110)을 구성하는 단위 소자들에 대한 특성을 파악할 수 있게 된다.
도 3은 일 실시예에 의한 제어신호 생성부의 구성도이다.
도 3을 참조하면, 제어신호 생성부(30)는 카운팅부(310) 및 디코딩부(320)를 포함할 수 있다.
카운팅부(310)는 테스트 인에이블 신호(TM_MEAS_EN)에 응답하여 클럭신호(CLK)를 카운팅하여 디지털 신호 형태의 카운팅 신호(ROD<M:0>)를 생성할 수 있다.
반도체 장치의 단위 칩(110)은 클럭 생성부를 구비할 수 있다. 본 실시예에서, 카운팅부(310)는 특성 측정 회로(120) 외부의 단위 칩(110)에 구비된 클럭 생성부로부터 제공되는 클럭신호에 기초하여 카운팅 신호(ROD<M:0>)를 생성할 수 있다.
디코딩부(320)는 카운팅 신호(ROD<M:0>)에 응답하여 제어신호(EN<N:1>)를 생성하도록 구성될 수 있다.
따라서, 측정부(220)는 카운팅이 이루어질 때마다 인에이블되는 제어신호(EN<N:1>)에 응답하여 복수의 테스트용 단위 소자를 각각 하나씩 구동할 수 있다.
반도체 장치의 단위 칩(110)에 구비되는 클럭 생성부는 링 오실레이터로 이루어질 수 있으며, 링 오실레이터는 복수의 인버터가 직렬 연결된 구조를 가질 수 있다.
일 실시예에서, 클럭신호(CLK)에 응답하여 카운팅부(310)에서 생성되는 카운팅 신호(ROD<M:0>)를 패드(330)를 통해 측정할 수 있다. 그리고 이를 통해 클럭 생성부의 성능, 예를 들어 스큐 변화 및 이에 따른 지연량 차이를 측정하는 것 또한 가능하다.
도 4는 일 실시예에 의한 클럭 생성부의 구성도이다.
클럭 생성부(40)는 테스트 인에이블 신호(TM_MEAS_EN)에 응답하여 클럭신호(CLK)를 생성하는 클럭 생성 회로(410)를 포함할 수 있다.
도 4에 도시한 클럭 생성부(40)는 제어신호 생성부(210) 내에, 즉 특성 측정 회로(20) 내에 구비될 수 있다. 이 경우 제어신호 생성부(210)는 도 3에 도시한 카운팅부(310) 및 디코딩부(320)에 더하여 클럭 생성부(40)를 더 포함할 수 있다.
특성 측정 회로(120)에 구비된 클럭 생성부(40)를 이용하여 카운팅 신호(ROD<M:0>) 및 제어신호(EN<N:1>)를 생성할 수 있고, 카운팅 신호(ROD<M:0>)에 기초하여 클럭 생성부(40)의 스큐 변화 및 이에 따른 지연량 차이를 측정할 수 있다.
도 5는 일 실시예에 의한 측정부의 구성도이다.
도 5를 참조하면, 일 실시예에 의한 측정부(50)는 제 1 단위 소자 그룹(510), 제 2 단위 소자 그룹(520), 제 3 단위 소자 그룹(530) 및 제 4 단위 소자 그룹(540)을 포함할 수 있다.
제 1 단위 소자 그룹(510)은 복수의 저전압 NMOS 트랜지스터(LVn1~LVnN)를 포함할 수 있고, 복수의 저전압 NMOS 트랜지스터(LVn1~LVnN) 각각은 제 1 제어신호 그룹(EN_LVn<N:1>)에 응답하여 하나씩 구동될 수 있다.
제 2 단위 소자 그룹(520)은 복수의 저전압 PMOS 트랜지스터(LVp1~LVpN)를 포함할 수 있고, 복수의 저전압 PMOS 트랜지스터(LVp1~LVpN) 각각은 제 2 제어신호 그룹(EN_LVp<N:1>)에 응답하여 하나씩 구동될 수 있다.
제 3 단위 소자 그룹(530)은 복수의 고전압 NMOS 트랜지스터(HVn1~HVnN)를 포함할 수 있고, 복수의 고전압 NMOS 트랜지스터(HVn1~HVnN) 각각은 제 3 제어신호 그룹(EN_HVn<N:1>)에 응답하여 하나씩 구동될 수 있다.
제 4 단위 소자 그룹(540)은 복수의 고전압 PMOS 트랜지스터(HVp1~HVpN)를 포함할 수 있고, 복수의 고전압 PMOS 트랜지스터(HVp1~HVpN) 각각은 제 4 제어신호 그룹(EN_HVp<N:1>)에 응답하여 하나씩 구동될 수 있다.
각 저전압 모스 트랜지스터(LVn1~LVnN, LVp1~LVpN)의 소스 단자로는 제 1 동작전압(VCC)이 인가되고, 드레인 단자는 패드(도 2의 230 참조)에 접속될 수 있다.
각 고전압 모스 트랜지스터(HVn1~HVnN, HVp1~HVpN)의 소스 단자로는 제 2 동작전압(VCC1)이 인가되고, 드레인 단자는 패드(도 2의 230 참조)에 접속될 수 있다.
도 6은 일 실시예에 의한 특성 측정 회로의 동작 타이밍도이다.
테스트 인에이블 신호(TM_MEAS_EN)가 인에이블되면 클럭신호(CLK)의 카운팅 결과로 생성되는 카운팅 신호(ROD<M:0>)에 응답하여 제어신호(EN_LVn<N:1>, EN_LVp<N:1>, EN_HVn<N:1>, EN_HVp<N:1>)가 순차적으로 인에이블될 수 있다.
이에 따라 도 5에 도시한 것과 같은 측정부(50)를 구성하는 모스 트랜지스터가 각각 독립적인 시간에 구동되어, 패드(230)를 통해 각 모스 트랜지스터의 전류량을 측정할 수 있다.
도 7은 일 실시예에 의한 특성 측정 회로의 구성도이다.
도 7을 참조하면, 일 실시예에 의한 특성 측정 회로(70)는 제 1 측정부(710), 디코딩부(720) 및 제 2 측정부(730)를 포함할 수 있다.
제 1 측정부(710)는 클럭신호의 스큐 및 그에 따른 지연량 차이를 측정하도록 구성될 수 있다.
일 실시예에서, 제 1 측정부(710)는 테스트 인에이블 신호(TM_MEAS_EN)에 응답하여 생성된 클럭신호를 카운팅하여 카운팅 신호(ROD<M:0>)를 출력하도록 구성될 수 있다. 카운팅 신호(ROD<M:0>)는 제 1 패드(740)를 통해 테스트 장치(미도시)로 제공될 수 있다.
도 8은 제 1 측정부의 일 예시도이다.
일 실시예에 의한 제 1 측정부(80)는 클럭 생성부(810) 및 카운팅부(820)를 포함할 수 있다.
클럭 생성부(810)는 테스트 인에이블 신호(TM_MEAS_EN)에 응답하여 클럭신호(CLK)를 생성할 수 있다. 일 실시예에서, 클럭 생성부(810)는 복수의 인버터가 직렬 연결된 링 오실레이터를 포함할 수 있다.
카운팅부(820)는 클럭신호(CLK)를 카운팅하여 카운팅 신호(ROD<M:0>)를 생성할 수 있다. 카운팅 신호(ROD<N:1>)는 복수 비트의 디지털 신호 형태일 수 있다.
디코딩부(720)는 카운팅 신호(ROD<M:0>)에 응답하여 제어신호(EN<N:1>)를 생성하도록 구성될 수 있다. 제어신호(EN<N:1>)는 복수의 테스트용 단위 소자를 각각 독립적인 시간에 구동하도록 생성될 수 있다. 일 실시예에서, 제어신호(EN<N:1>)는 복수 그룹으로 생성되며, 복수 그룹의 제어신호 각각은 복수 비트(N비트)로 생성될 수 있다.
제 2 측정부(730)는 제어신호(EN<N:1>)에 응답하여 구동되는 복수의 테스트용 단위 소자를 포함할 수 있다. 일 실시예에서, 복수의 테스트용 단위 소자는 제어신호(EN<N:1>)에 응답하여 하나씩, 즉 상호 독립적인 시간에 구동될 수 있고, 구동된 테스트용 단위 소자의 출력 전류는 제 2 패드(750)에 인가될 수 있다.
일 실시예에서, 제 2 측정부(730)는 도 5에 도시한 측정부(50)로 구성될 수 있으나 이에 한정되는 것은 아니다.
제 1 측정부(710)의 출력 신호 즉, 카운팅 신호(ROD<M:0>)를 제 1 패드(740)를 통해 제공받아 클럭 생성부(810)를 구성하는 인버터의 스큐, 지연량 등과 같은 성능을 측정할 수 있다.
제 2 측정부(730)의 출력 신호를 제 2 패드(750)를 통해 제공받아 복수의 테스트 단위 소자 각각에 대한 포화전류량 등과 같은 전기적 특성을 측정할 수 있다.
도 9는 일 실시예에 의한 반도체 장치의 구성도이다.
도 9를 참조하면, 웨이퍼(910) 상에 복수의 칩(920)이 형성된다.
각 칩(920)는 특성 측정 회로(930)를 내포할 수 있다.
칩(920)의 제작이 완료되면, 웨이퍼(910)는 스크라이브 레인(SL)을 따라 개별화될 수 있다.
각 칩(920)이 특성 측정 회로(930)를 내포하고 있으므로, 웨이퍼 레벨 및 패키지 레벨에서 각 칩(920)에 대한 소자 특성을 측정할 수 있고, 제품 출하 후에도 필요에 따라 소자의 특성 측정이 가능하게 된다.
한편, 도 3 또는 도 8에 도시한 카운팅부(310, 820)는 예를 들어 도 10과 같이 구성될 수 있으나, 이에 한정되는 것은 아니다.
도 10을 참조하면, 일 실시예에 의한 카운팅부(310, 820)는 카운팅 회로(340) 및 카운팅 신호 생성부(350)를 포함할 수 있다.
카운팅 회로(340)는 클럭신호(CLK) 및 반전클럭신호(CLKB)에 응답하여 복수 비트의 출력신호(OUT<M:0>)를 출력하도록 구성될 수 있다. 반전클럭신호(CLKB)는 클럭신호(CLK)를 반전수단(342)에 의해 반전시켜 생성할 수 있다.
일 실시예에서, 카운팅 회로(340)는 클럭신호(CLK) 및 반전클럭신호(CLK)에 응답하여 입력신호(IN)를 기 설정된 시간 지연시켜 출력하는 복수의 카운터(344-x)를 직렬 연결하여 구성할 수 있다.
일 실시예에서, 각 카운터(344-x)는 하강 또는 상승 에지 트리거 D플립플롭으로 구성할 수 있으나 이에 한정되는 것은 아니다. 카운터(344-x)는 리셋신호(RST)에 응답하여 초기화될 수 있다.
카운팅 신호 생성부(350)는 카운팅 회로(340)에서 생성되는 출력신호(OUT<M:0>)와 테스트 인에이블 신호(TM_MEAS_EN)에 응답하여, 테스트 인에이블 신호(TM_MEAS_EN)의 인에이블 구간에서 출력신호(OUT<M:0>)가 인에이블 될 때마다 인에이블되는 카운팅 신호(ROD<.:0>)를 생성할 수 있다.
일 실시예에서, 카운팅 신호 생성부(350)는 반전수단(351), 제 1 조합부(352), 재 2 조합부(353), 제 1 스위칭부(354), 제 2 스위칭부(355) 및 구동부(356)를 포함할 수 있다.
반전수단(351)은 테스트 인에이블 신호(TM_MEAS_EN)를 반전시켜 반전 테스트 인에이블 신호(TM_MEAS_EN_N)를 생성하도록 구성될 수 있다.
제 1 조합부(352)는 테스트 인에이블 신호(TM_MEAS_EN)와 출력신호(OUT<M:0>)에 응답하여, 두 입력 신호가 모두 인에이블 상태일 때 유효한 출력신호를 생성하도록 구성될 수 있다.
제 2 조합부(353)는 반전 테스트 인에이블 신호(TM_MEAS_EN_N)와 출력신호(OUT<M:0>)에 응답하여, 두 입력 신호가 모두 디스에이블 상태일 때 제 1 조합부(352)의 출력 전위를 풀다운 시키도록 구성될 수 있다.
구동부(356)는 테스트 인에이블 신호(TM_MEAS_EN)에 응답하여 제 1 조합부(352)의 출력신호를 카운팅 신호(ROD<M:0>)로서 출력하도록 구성될 수 있다.
도 11은 일 실시예에 의한 카운터의 구성도이다.
도 11에 도시한 것과 같이, 일 실시예에 의한 카운터(344-x)는 하강 에지 트리거 D플립플롭을 포함하도록 구성될 수 있다.
도 3 또는 도 7에 도시한 디코딩부(320, 720)는 예를 들어 도 12와 같이 구성할 수 있으나 이에 한정되는 것은 아니다.
도 12를 참조하면, 디코딩부(320, 720)는 어드레스 생성부(360), 인에이블 신호 생성부(370), 선택신호 생성부(380) 및 디코더(390)를 포함할 수 있다.
어드레스 생성부(360)는 카운팅부(310, 820)에서 생성되는 카운팅 신호(ROD<M:0>)에 응답하여 복수 비트의 어드레스 신호(AX<K:0>)를 생성하도록 구성될 수 있다.
인에이블 신호 생성부(370)는 어드레스 생성부(360)에서 생성된 어드레스 신호(AX<K:0>)의 일부(AX<K-2:0>)에 응답하여 복수 비트의 인에이블 신호(EN_MEAS<K-2:0>)를 생성하도록 구성될 수 있다.
선택신호 생성부(380)는 어드레스 생성부(360)에서 생성된 어드레스 신호(AX<K:0>)의 나머지(AX<K:K-1>)에 응답하여 복수 비트의 선택신호(SEL<L:0>)를 생성하도록 구성될 수 있다.
디코더(390)는 선택신호(SEL<L:0>)와 인에이블 신호(EN_MEAS<K-2:0>)에 응답하여 제 1 제어신호(EN_LVn<N:1>, EN_LVp<N:1>, EN_HVn<N:1>, EN_HVp<N:1>)를 포함하는 제어신호(EN<N:1>)를 생성하도록 구성될 수 있다.
도 13은 일 실시예에 의한 어드레스 생성부의 구성도이다.
도 13을 참조하면, 어드레스 생성부(360)는 초기 캐리 발생부(3610) 및 복수의 가산기(3620-1~3620-K)를 포함할 수 있다.
초기 캐리 발생부(3610)는 카운팅 신호(ROD(M:0>)를 클럭신호(CK)로 제공받는 플립플롭 회로(3611)를 포함할 수 있다. 플립플롭 회로(3611)는 자신의 반전 출력신호(QN)를 입력신호로 제공받으며, 초기 캐리 신호(CARRYOUT<0>) 및 최하위 어드레스 신호(AX<0>)를 출력신호로서 생성할 수 있다.
각각의 가산기(3620-1~36202-K)는 카운팅 신호(ROD(M:0>)에 응답하여 전단의 캐리 신호에 기초하여 캐리 신호 및 어드레스 신호를 생성하도록 구성될 수 있다. 일 실시예에서, 각각의 가산기(3620-1~36202-K)는 플립플롭 회로(3621-1~3621-K), 가산부(3623-1~3623-K), 캐리 출력부(3625-1~3625-K)를 포함할 수 있다.
플립플롭 회로(3621-1~3621-K)는 각각 카운팅 신호(ROD(M:0>)에 응답하여 가산부(3623-1~3623-K)의 출력신호를 입력신호로 제공받아 어드레스 신호(AX<1:K)를 생성하도록 구성될 수 있다. 일 실시예에서, 플립플롭 회로(3621-1~3621-K)는 D플립플롭을 포함하도록 구성될 수 있다.
가산부(3623-1~3623-K)는 각각 전단에서 생성된 캐리 신호(CARRYOUT<a>, a는 0≤a≤(K-1)인 정수)와 플립플롭 회로(3621-1~3621-K)의 반전 출력신호에 대한 반전신호를 입력신호로 제공받아 가산연산하도록 구성될 수 있다.
캐리 출력부((3625-1~3625-K)는 각각 전단에서 생성된 캐리 신호(CARRYOUT<a>)와 플립플롭 회로(3621-1~3621-K)의 출력신호에 응답하여 캐리신호(CARRYOUT<a+1>)를 생성하도록 구성될 수 있다.
따라서, 도 13에 도시한 어드레스 생성부(360)를 통해 복수 비트의 어드레스 신호(AX<K:0>)가 생성될 수 있다.
도 14는 일 실시예에 의한 인에이블 신호 생성부의 구성도이다.
도 14를 참조하면, 인에이블 신호 생성부(370)는 어드레스 신호(AX<K:0>)의 일부(AX<K-2;0>)에 기초하여 복수 비트의 인에이블 신호(EN_MEAS<K-2:0>)를 생성하도록 구성될 수 있다.
인에이블 신호 생성부(370)는 제 1 내지 제 K 인에이블 신호 생성부(3710~371K)를 포함하여, 제 1 내지 제 K 인에이블 신호(EN_MEAS<0:K-2)를 순차적으로 인에이블시키도록 구성될 수 있다.
도 15는 일 실시예에 의한 선택신호 생성부의 구성도이다.
도 15를 참조하면, 선택신호 생성부(380)는 어드레스 신호(AX<K:0>)의 나머지(AX<K;K-1>)에 기초하여 복수 비트의 선택신호(SEL<L:0>)를 생성하도록 구성될 수 있다. 도 15에서는 최상위 2비트의 어드레스 신호(AX<K:K-1>)에 기초하여 4비트의 선택신호(SEL<3:0>)를 생성하는 경우를 도시하였다.
일 실시예에서, 선택신호 생성부(380)는 제 1 내지 제 4 선택신호 생성부(3801~3804)를 포함하여, 최상위 2비트의 어드레스 신호(AX<K:K-1>) 및 그 반전 신호(AX_B<K:K-1>)의 조합에 따라 제 1 내지 제 4 선택신호(SEL<3:0>)를 생성하도록 구성될 수 있다.
선택신호(SEL<L:0>)의 비트 수는 필요한 제어신호의 개수에 따라 가변될 수 있음은 물론이며, 이에 따라 선택신호(SEL<L:0>)를 생성하는 데 사용되는 어드레스 신호(AX<>)의 비트 수 또한 조정될 수 있다.
도 16은 일 실시예에 의한 디코더의 구성도이다.
도 16을 참조하면, 디코더(390)는 선택신호(SEL<L:0>)와 인에이블 신호(EN_MEAS<K-2:0>)에 응답하여 제 1 제어신호(EN_LVn<N:1>, EN_LVp<N:1>, EN_HVn<N:1>, EN_HVp<N:1>)를 포함하는 제어신호(EN<N:1>)를 생성하도록 구성될 수 있다.
일 실시예에서, 디코더(390)는 제 1 제어신호 생성부(3910), 제 2 제어신호 생성부(3920), 제 3 제어신호 생성부(3930) 및 제 4 제어신호 생성부(3940)를 포함할 수 있다.
제 1 제어신호 생성부(3910)는 제 1 선택신호(SEL_0)와 인에이블 신호(EN_MEAS<K-2:0>)에 응답하여 제 1 제어신호(EN_LVn<N:1>를 생성하도록 구성될 수 있다.
제 2 제어신호 생성부(3920)는 제 2 선택신호(SEL_1)와 인에이블 신호(EN_MEAS<K-2:0>)에 응답하여 제 2 제어신호(EN_LVp<N:1>를 생성하도록 구성될 수 있다.
제 3 제어신호 생성부(3930)는 제 3 선택신호(SEL_2)와 인에이블 신호(EN_MEAS<K-2:0>)에 응답하여 제 3 제어신호(EN_HVn<N:1>를 생성하도록 구성될 수 있다.
제 4 제어신호 생성부(3940)는 제 4 선택신호(SEL_3)와 인에이블 신호(EN_MEAS<K-2:0>)에 응답하여 제 4 제어신호(EN_HVp<N:1>를 생성하도록 구성될 수 있다.
제 3 및 제 4 제어신호 생성부(3930, 3940)는 각각 복수의 고전압 NMOS 트랜지스터(HVn) 및 복수의 고전압 PMOS 트랜지스터를 구동할 수 있도록 레벨 시프터(3933, 3943)를 포함할 수 있다.
한편, 도 4 또는 도 8에 도시한 클럭 생성부(40, 810)는 예를 들어 도 17과 같이 구성될 수 있다.
도 17을 참조하면, 일 실시예에 의한 클럭 생성부(40, 810)는 테스트 인에이블 신호(TM_MEAS_EN)에 응답하여 클럭신호(CLK)를 생성하는 인터버 체인을 포함할 수 있다. 인버터 체인은 홀수개의 반전수단으로 구성될 수 있으며, 따라서 도 17의 클럭 생성부(40, 810)는 링 오실레이터일 수 있다.
상술한 카운팅부, 디코딩부, 클럭 생성부의 구성은 예시적인 것으로, 도 10 내지 도 17에 도시한 구성에 한정되는 것은 아니다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
10, 90 : 반도체 장치
20, 70 : 특성 측정 회로
30 : 제어신호 생성부
40 : 클럭 생성부
50 : 측정부
80 : 제 1 측정부

Claims (20)

  1. 단위 칩; 및
    상기 단위 칩 내에 구비되고, 복수의 테스트용 단위 소자를 포함하여 테스트 모드시 상기 복수의 테스트용 단위 소자 각각의 전기적 특성 정보를 출력하도록 구성되는 특성 측정 회로;
    를 포함하고,
    상기 특성 측정 회로는, 테스트 인에이블 신호 및 상기 단위 칩으로부터 제공되는 클럭 신호에 응답하여 제어신호를 생성하도록 구성되는 제어신호 생성부; 및
    상기 제어신호에 응답하여 구동되는 측정부;
    를 포함하도록 구성되는 반도체 장치.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 복수의 테스트용 단위 소자는, 모스 트랜지스터를 포함하도록 구성되는 반도체 장치.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 복수의 테스트용 단위 소자는, 복수의 저전압 NMOS 트랜지스터, 복수의 저전압 PMOS 트랜지스터, 복수의 고전압 NMOS 트랜지스터 및 복수의 고전압 PMOS 트랜지스터를 포함하도록 구성되는 반도체 장치.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 복수의 테스트용 단위 소자는, 상기 테스트 모드시 생성되는 제어신호에 응답하여 각각 독립적인 시간에 각각 구동되도록 구성되는 반도체 장치.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 측정부는 제 1 패드에 접속되는 상기 복수의 테스트용 단위 소자를 포함하도록 구성되는 반도체 장치.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 제어신호 생성부는, 상기 테스트 인에이블 신호에 응답하여 상기 클럭신호를 카운팅하여 카운팅 신호를 생성하는 카운팅부; 및
    상기 카운팅 신호에 응답하여 상기 제어신호를 생성하는 디코딩부;
    를 포함하도록 구성되는 반도체 장치.
  7. 삭제
  8. 삭제
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제 6 항에 있어서,
    상기 카운팅 신호는 제 2 패드로 제공되도록 구성되는 반도체 장치.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 특성 측정 회로는, 상기 테스트 인에이블 신호에 응답하여 상기 클럭신호를 카운팅하여 제 1 패드로 카운팅 신호를 출력하는 제 1 측정부;
    상기 카운팅 신호에 응답하여 상기 제어신호를 생성하는 디코딩부; 및
    상기 제어신호에 응답하여 구동되며, 제 2 패드에 접속되는 상기 복수의 테스트용 단위 소자를 포함하도록 구성되는 제 2 측정부;
    를 포함하도록 구성되는 반도체 장치.
  11. 테스트 인에이블 신호 및 단위 칩으로부터 제공되는 클럭 신호에 응답하여 제어신호를 생성하도록 구성되는 제어신호 생성부; 및
    복수의 테스트용 단위 소자를 포함하며, 상기 제어신호에 응답하여 상기 복수의 테스트용 단위 소자의 전기적 특성 정보를 출력하도록 구성되는 측정부;를 포함하고,
    상기 단위 칩 내에 구비되도록 구성되는 특성 측정 회로.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11 항에 있어서,
    상기 복수의 테스트용 단위 소자는, 모스 트랜지스터를 포함하도록 구성되는 특성 측정 회로.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11 항에 있어서,
    상기 복수의 테스트용 단위 소자는, 복수의 저전압 NMOS 트랜지스터, 복수의 저전압 PMOS 트랜지스터, 복수의 고전압 NMOS 트랜지스터 및 복수의 고전압 PMOS 트랜지스터를 포함하도록 구성되는 특성 측정 회로.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11 항에 있어서,
    상기 복수의 테스트용 단위 소자는, 상기 제어신호에 응답하여 각각 독립적인 시간에 각각 구동되도록 구성되는 특성 측정 회로.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11 항에 있어서,
    상기 복수의 테스트용 단위 소자는 제 1 패드에 접속되도록 구성되는 특성 측정 회로.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11 항에 있어서,
    상기 제어신호 생성부는, 상기 테스트 인에이블 신호에 응답하여 상기 클럭신호를 카운팅하여 카운팅 신호를 생성하는 카운팅부; 및
    상기 카운팅 신호에 응답하여 상기 제어신호를 생성하는 디코딩부;
    를 포함하도록 구성되는 특성 측정 회로.
  17. 삭제
  18. 삭제
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제 16 항에 있어서,
    상기 카운팅 신호는 제 2 패드로 제공되도록 구성되는 특성 측정 회로.
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11 항에 있어서,
    상기 제어신호 생성부는, 상기 테스트 인에이블 신호에 응답하여 상기 클럭신호를 카운팅하여 제 1 패드로 카운팅 신호를 출력하는 제 1 측정부; 및
    상기 카운팅 신호에 응답하여 상기 제어신호를 생성하는 디코딩부;를 포함하고,
    상기 측정부는, 상기 제어신호에 응답하여 구동되며, 제 2 패드에 접속되는 상기 복수의 테스트용 단위 소자를 포함하도록 구성되는 제 2 측정부;
    를 포함하도록 구성되는 특성 측정 회로.
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