KR20020071666A - 반도체 칩의 와이어 결선 상태 측정장치 - Google Patents

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Abstract

본 발명의 반도체 칩의 와이어 결선 상태 측정장치는 입력 클럭(CKP)을 카운트하는 카운터(100), 카운터(100)의 출력(Q0,Q1)을 수신하여 디코드하는 디코더(200), 입력 클럭(CKP)의 한 주기마다 한 개의 구형파를 출력하는 제1구형파 발생부(300), 입출력핀들(P1∼P4)과 각각 연결되어 입출력핀들(P1∼P4)의 수와 동일한 수의 다수의 저항들(R1∼R4)로 구성된 풀업부(400), 디코더(200)의 출력(Y0∼Y3)에 따라 순차적으로 온 또는 오프되어 풀업부(400)의 다수의 저항들(R1∼R4)과 보호 다이오드들(D1a,D1b∼D4a,D4b)에 의해 발생된 전압을 제1노드(A)로 출력하는 다수의 스위치들(S1∼S4)로 구성된 제1스위칭부(500), 본딩 와이어(3) 및 보호 다이오드들(D1a,D1b∼D4a,D4b)의 결선 상태의 정상 유무를 검출하는 와이어 결선 검출부(600), 디코더(200)의 출력에 따라 순차적으로 온 또는 오프되는 다수의 스위치들(S5∼S8)로 구성된 제2스위칭부(700) 및 디코더(200)의 출력에 따라 순차적으로 제1구형파 발생부(300)의 구형파에 동기되어 각 입출력핀들(P1∼P4)의 본딩 와이어(3) 및 각 보호 다이오드들(D1a,D1b∼D4a,D4b)의 결선 상태의 정상 유무를 판단하는 출력부(800)로 구성된다.

Description

반도체 칩의 와이어 결선 상태 측정장치{Wire line emulation circuit of Semiconductor}
본 발명은 반도체 칩의 와이어 결선 상태 측정장치에 관한 것으로, 특히 반도체 칩을 패키징한 후 본딩 와이어의 결선 상태 및 입출력핀들의 불량 유무를 판단하는 반도체 칩의 와이어 결선 상태 측정장치에 관한 것이다.
도 1은 일반적인 반도체 패키지의 구성도이다.
도 1에 도시된 바와 같이 반도체 칩(1)은 특정 기능을 갖는 메인회로(6), 메인회로(6)와 패키지(10)의 입출력핀들(2)과 본딩 와이어(3)를 연결하기 본딩 패드들(4) 및 정전기 발생시 정전기로 인해 반도체 칩을 보호하기 위한 보호 다이오드들(5)로 구성된다. 이와 같이 구성된 반도체 칩(1)을 리드프레임에 부착한 후 본딩패드들(4)과 입출력핀들(2)을 본딩 와이어(3)로 연결시킨 후 몰딩하여 패키지(10)를 완성한다. 완성된 패키지는 각 종의 전기적 특성 검사나 신뢰성 등을 테스트하여 불량의 패키지를 선별하여야 한다. 특히 입출력핀들과 본딩 패드들의 연결 상태나 보호 다이오드들의 연결 상태 등을 테스트하여야 한다.
도 2는 종래의 반도체 칩의 와이어 결선 상태 측정장치의 블럭도이다.
도 2의 종래의 반도체 칩의 와이어 결선 상태 측정장치는 본딩 패드들(PAD1∼PAD4)에 연결된 보호다이오드들(D1a,D1b∼D4a,D4b) 및 메인회로(6)로 구성된 반도체 칩(1)이 놓여진 패키지(10)의 각 입출력핀들(P1∼P4)과 연결되어 스위치 제어신호(SWC)에 따라 온 또는 오프되는 다수의 스위치들(K1∼K4), 다수의 스위치들(K1∼K4)의 온 또는 오프를 제어하는 스위치 제어신호(SWC)를 출력하는 스위치 제어신호 발생부(30) 및 다수의 스위치들(K1∼K4)을 통해 다수의 입출력핀들(P1∼P4)의 전압을 측정하는 전류원 소스를 갖는 전압측정부(20)로 구성된다.
도 2의 종래의 반도체 칩의 와이어 결선 상태 측정장치의 동작은 다음과 같다.
처음에 다수의 입출력핀들(P1∼P4) 중 첫번째 입출력핀(P1)의 와이어 결선 상태를 측정하기 위해 스위치 제어신호 발생부(30)는 첫번째 스위치(K1)만 온시키고 나머지 스위치들(K2∼K4)은 모두 오프시키는 스위치 제어신호(SWC)를 출력한다. 전압측정부(20)는 전류원 소스에 의해 보호 다이오드들(D1a,D1b∼D4a,D4b)의 제1다이오드(D1a)에 순방향 전류가 흐르도록 해주고 전압을 측정한다. 첫번째 입출력핀(P1)에 측정된 전압이 제1공급전압(Vdd)- 0.7 볼트의 전압이면 제1다이오드(D1a) 및 본딩 와이어는 정상적으로 연결되었다는 것을 알 수 있다. 만약에 첫번째 입출력핀(P1)에 측정된 전압이 측정될 수 있는 최대치의 전압이 측정되었으면 본딩 와이어 또는 제1다이오드(D1a)의 연결 상태가 불량이라는 것을 알 수 있다. 또한 제2다이오드(D1b)의 정상 여부를 측정하기 위해 제2다이오드(D1b)의 순방향으로 전류가 흐르도록 해준 후 첫번째 입출력핀(P1)에 측정된 전압이 0.7 볼트의 전압이면 제2다이오드(D1b) 및 본딩 와이어는 정상적으로 연결되었다는 것을 알 수 있고, 첫번째 입출력핀(P1)에 측정된 전압이 측정될 수 있는 최대치의 전압이 측정되었으면 본딩 와이어 또는 제2다이오드(D1b)의 연결 상태가 불량이라는 것을 알 수 있다.
상기와 같은 방법에 의해 스위치 제어신호 발생부(30)의 스위치 제어신호(SWC)에 따라 각각의 스위치들(K1∼K4)을 온 또는 오프시켜 각 입출력핀들(P1∼P4)과 본딩 패드들(PAD1∼PAD4)을 연결시키는 본딩 와이어의 연결 상태의 정상 유무 또는 각 보호다이오드들(D1a,D1b∼D4a,D4b)의 연결 상태의 정상 유무를 알 수 있다.
상기의 종래의 반도체 칩의 와이어 결선 상태 측정장치는 스위치들의 온 또는 오프를 제어하기 위하여 스위치들의 안정화시간, 약 10㎳의 시간이 필요하고, 전압측정부에 의해 각 핀의 전압을 측정하기 위해 약 20㎳의 시간이 필요하므로 반도체 패키지의 입출력핀들이 많이 요구되는 경우 반도체 칩의 와이어 결선 상태를 측정하기 위해 많은 시간이 소요되는 문제점을 가지고 있다.
또한 상기의 종래의 반도체 칩의 와이어 결선 상태 측정장치는 입출력핀들간에 단락되었을 경우 이를 검출하지 못하는 문제점을 가지고 있다.
본 발명의 목적은 높은 주파수를 갖는 클럭에 의해 각 입출력핀들의 와이어 결선 상태를 측정함으로써 클럭의 주파수를 빠르게 하여 보다 빨리 반도체 칩의 와이어 결선 상태를 측정할 수 있는 반도체 칩의 와이어 결선 상태 측정장치를 제공하는 데 있다.
본 발명의 다른 목적은 입출력핀들 간에 단락되었을 경우 이를 용이하게 검출할 수 있는 반도체 칩의 와이어 결선 상태 측정장치를 제공하는 데 있다.
도 1은 일반적인 반도체 패키지의 구성도,
도 2는 종래의 반도체 칩의 와이어 결선 상태 측정장치의 블럭도,
도 3은 본 발명의 반도체 칩의 와이어 결선 상태 측정장치의 블럭도,
도 4는 도 3의 타이밍 다이아그램을 도시한 도면이다.
상기의 목적을 달성하기 위하여 본 발명의 반도체 칩의 와이어 결선 상태 측정장치는 입력 클럭을 수신하여 입력 클럭에 동기되어 입력 클럭을 카운트하는 카운터;카운터의 출력을 수신하여 이를 디코드하는 디코더;입력 클럭을 수신하여 입력 클럭에 동기되어 입력 클럭의 한 주기마다 한 개의 구형파를 출력하는 제1구형파 발생부;한 단자가 제1공급전압에 연결되고, 다른 단자가 패키지의 입출력핀들과 각각 연결되어 패키지의 입출력핀들의 수와 동일한 수의 다수의 저항들로 구성된 풀업부;한 단자가 패키지의 입출력핀들에 각각 연결되고, 다른 단자가 제1노드에 공통으로 연결되어 디코더의 출력에 따라 순차적으로 온 또는 오프되어 풀업부의 다수의 저항들과 보호 다이오드들에 의해 발생된 전압을 제1노드로 출력하는 다수의 스위치들로 구성된 제1스위칭부;본딩 와이어 및 보호 다이오드들의 결선 상태가 정상일 때의 제1노드의 전압 보다 큰 전압을 갖는 제1기준전압,본딩 와이어 및 보호 다이오드들의 결선 상태가 정상일 때의 제1노드의 전압 보다 작은 전압을 갖는 제2기준전압 및 제1노드의 전압을 수신하여 제1노드의 전압이 제1기준전압 보다 작고 제2기준전압 보다 크면 비활성화되고, 제1노드의 전압이 제1기준전압 이상의 전압을 갖거나 제2기준전압 이하의 전압을 가지면 활성화되는 결선에러신호를 출력하는 와이어 결선 검출부;한 단자가 결선에러신호에 공통으로 연결되어 디코더의 출력에 따라 순차적으로 온 또는 오프되는 다수의 스위치들로 구성된 제2스위칭부; 및제2스위칭부의 각각의 스위치들의 타단의 신호를 각각 수신하여 디코더의 출력에 따라 순차적으로 제1구형파 발생부의 구형파에 동기되어 각 입출력핀들의 본딩 와이어 및 각 보호 다이오드들의 결선 상태의 정상 유무를 판단하는 출력부를 구비한 것을 특징으로 한다.
상기의 목적을 달성하기 위하여 본 발명의 반도체 칩의 와이어 결선 상태 측정장치는 리셋제어신호와 스타트제어신호를 수신하여 리셋제어신호가 활성화되면 카운터를 초기상태로 만들고, 입력 클럭을 디스에이이블 시키고, 디코더를 디스에이이블 시키고, 리셋제어신호가 활성화된 이후에 스타트제어신호가 활성화되면 입력 클럭 및 디코더는 인에이블되어 카운터와 제1구형파 발생부는 동작을 시작하는 초기상태 제어부를 더 구비한 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 반도체 칩의 와이어 결선 상태 측정장치를 상세히 설명하고자 한다.
도 3은 본 발명의 반도체 칩의 와이어 결선 상태 측정장치를 도시한 블럭도이다.
도 3의 본 발명의 반도체 칩의 와이어 결선 상태 측정장치는 입력 클럭(CKP)을 수신하여 입력 클럭(CKP)에 동기되어 입력 클럭(CKP)을 카운트하는 카운터(100), 카운터(100)의 출력(Q0,Q1)을 수신하여 이를 디코드하는 디코더(200), 입력 클럭(CKP)을 수신하여 입력 클럭(CKP)에 동기되어 입력 클럭(CKP)의 한 주기마다 한 개의 구형파를 출력하는 제1구형파 발생부(300), 한 단자가 제1공급전압(Vdd)에 연결되고, 다른 단자가 패키지(10)의 입출력핀들(P1∼P4)과 각각 연결되어 패키지(10)의 입출력핀들(P1∼P4)의 수와 동일한 수의 다수의 저항들(R1∼R4)로 구성된 풀업부(400), 한 단자가 패키지(10)의 입출력핀들(P1∼P4)에 각각 연결되고, 다른 단자가 제1노드(A)에 공통으로 연결되어 디코더(200)의 출력(Y0∼Y3)에 따라 순차적으로 온 또는 오프되어 풀업부(400)의 다수의 저항들(R1∼R4)과 보호 다이오드들(D1a,D1b∼D4a,D4b)에 의해 발생된 전압을 제1노드(A)로 출력하는 다수의 스위치들(S1∼S4)로 구성된 제1스위칭부(500), 본딩 와이어(3) 및 보호 다이오드들(D1a,D1b∼D4a,D4b)의 결선 상태가 정상일 때의 제1노드(A)의 전압 보다 큰 전압을 갖는 제1기준전압(V1), 본딩 와이어(3) 및 보호 다이오드들(D1a,D1b∼D4a,D4b)의 결선 상태가 정상일 때의 제1노드(A)의 전압 보다 작은 전압을 갖는 제2기준전압(V2) 및 제1노드(A)의 전압을 수신하여 제1노드(A)의 전압이 제1기준전압(V1) 보다 작고 제2기준전압(V2) 보다 크면 비활성화되고, 제1노드(A)의 전압이 제1기준전압(V1) 이상의 전압을 갖거나 제2기준전압(V2) 이하의 전압을 가지면 활성화되는 결선에러신호(ER)를 출력하는 와이어 결선 검출부(600),한 단자가 결선에러신호(ER)에 공통으로 연결되어 디코더(200)의 출력에 따라 순차적으로 온 또는 오프되는 다수의 스위치들(S5∼S8)로 구성된 제2스위칭부(700) 및 제2스위칭부(700)의 각각의 스위치들(S5∼S8)의 타단의 신호를 각각 수신하여 디코더(200)의 출력에 따라 순차적으로 제1구형파 발생부(300)의 구형파에 동기되어 각 입출력핀들(P1∼P4)의 본딩 와이어(3) 및 각 보호 다이오드들(D1a,D1b∼D4a,D4b)의 결선 상태의 정상 유무를 판단하는 출력부(800)로 구성된다.
와이어 결선 검출부(600)는 제1기준전압(V1)과 제1노드(A)의 전압을 수신하여 제1노드(A)의 전압이 제1기준전압(V1) 보다 작으면 활성화되고, 제1노드(A)의 전압이 제1기준전압(V1) 이상의 전압을 가지면 비활성화되는 제1비교부(610), 제2기준전압(V2)과 제1노드(A)의 전압을 수신하여 제1노드(A)의 전압이 제2기준전압(V2) 보다 크면 활성화되고, 제1노드(A)의 전압이 제2기준전압(V2) 이하의 전압을 가지면 비활성화되는 제2비교부(620) 및 제1비교부(610)의 출력과 제2비교부(620)의 출력을 수신하여 이를 부정논리곱하여 결선에러신호(ER)를 출력하는 부정논리곱부(630)로 구성된다.
출력부(800)는 한 단자가 제1구형파 발생부(300)의 출력에 공통으로 연결되어 디코더(200)의 출력(Y0∼Y3)에 따라 순차적으로 온 또는 오프되는 다수의 스위치들(S9∼S12)로 구성된 제3스위칭부(810), 입력단(D), 클럭단(CK) 및 출력단(QB)으로 구성되어 입력단(D)은 제2스위칭부(600)의 각각의 스위치들(S5∼S8)의 타단과 연결되고, 클럭단(CK)은 제3스위칭부(810)의 다수의 스위치들(S9∼S12) 각각의 타단에 연결되어 클럭단(CK)에 입력되는 클럭에 동기되어 입력단(D)에 입력된 신호와반전된 신호를 출력하는 다수의 플립플롭들(820), 한 단자가 공통으로 제1공급전압(Vdd)에 연결된 다수의 저항들(RL1∼RL4) 및 한 단자가 다수의 플립플롭들(820)의 각각의 출력단(QB)에 연결되고, 다른 단자가 다수의 저항들(RL1∼RL4)의 각각의 다른 단자와 연결되어 다수의 플립플롭들(820)의 각각의 출력단(QB)에 연결된 전압이 제1공급전압(Vdd) 보다 작으면 발광하는 다수의 발광다이오드들(LED1∼LED4)로 구성된다.
반도체 칩의 와이어 결선 상태 측정장치는 한 단자가 제2공급전압(Vss)에 공통으로 연결되고, 다른 단자가 패키지(10)의 입출력핀들(P1∼P4)과 각각 연결되어 디코더(200)의 출력을 반전시킨 제어신호(C1∼C4)에 따라 순차적으로 온 또는 오프되는 다수의 스위치들(S13∼S16)로 구성된 제4스위칭부(900)를 더 구비할 수 있다.
반도체 칩의 와이어 결선 상태 측정장치는 본딩 패드들(PAD1∼PAD5) 중 제1공급전압을 공급해주는 본딩 패드(PAD5)에는 제2공급전압(Vss)을 인가해 준다.
본 발명의 반도체 칩의 와이어 결선 상태 측정장치는 리셋제어신호(RST)와 스타트제어신호(SRT)를 수신하여 리셋제어신호(RST)가 활성화되면 카운터(100)를 초기상태로 만들고, 입력 클럭(CKP)을 디스에이이블(disable) 시키고, 디코더(200)를 디스에이이블 시키고, 리셋제어신호(RST)가 활성화된 이후에 스타트제어신호(SRT)가 활성화되면 입력 클럭(CKP) 및 디코더(200)는 인에이블(enable)되어 카운터(100)와 제1구형파 발생부(300)는 동작을 시작하는 초기상태 제어부(1000)를 더 구비할 수 있다.
초기상태 제어부(1000)는 한 단자가 제2공급전압(Vss)에 연결되어 스타트제어신호(SRT)에 따라 온 또는 오프되는 스타트 스위치(ST), 스타트 스위치(ST)의 타단에 연결되어 스타트 스위치(ST)가 온될때 한 개의 구형파를 출력하는 제2구형파 발생부(1010), 입력단(D), 클럭단(CK), 리셋단(RB) 및 출력단(Q)으로 구성되어 입력단(D)은 제1공급전압(Vdd)에 연결되고, 클럭단(CK)은 제2구형파 발생부(1010)의 출력에 연결되어 리셋단(RB)에 비활성화된 신호가 입력되면 출력단(Q)은 리셋되고, 리셋단(RB)에 활성화된 신호가 입력되면 클럭단(CK)에 입력되는 신호에 동기되어 출력단(Q)에 활성화된 신호를 출력하는 제1플립플롭(1020), 한 단자가 제2공급전압(Vss)에 연결되어 리셋제어신호(RST)에 따라 온 또는 오프되는 리셋 스위치(RT) 및 카운터(100)의 출력들 중 최상위비트 출력(Q2)을 반전한 신호와 리셋 스위치(RT)의 다른 단자와 논리곱하여 제1플립플롭(1010)의 리셋단(RB)으로 출력하는 논리곱부(1030)로 구성된다.
본 발명의 반도체 칩의 와이어 결선 상태 측정장치는 입력단(D), 클럭단(CK) 및 출력단(QB)으로 구성되어 입력단(D)은 제1공급전압(Vdd)이 연결되고, 클럭단(CK)은 카운터(100)의 출력들 중 최상위비트 출력(Q2)에 연결되어 클럭단(CK)에 입력되는 클럭에 동기되어 입력단(D)에 입력된 신호와 반전된 신호를 출력단(QB)으로 출력하는 제2플립플롭(1110), 한 단자가 제1공급전압에 연결된 저항(RL5) 및 한 단자가 제2플립플롭(1110)의 출력단(QB)에 연결되고, 다른 단자가 저항(RL5)의 다른 단자와 연결되어 패키지(10)의 모든 입출력핀들(P1∼P4)에 대한 와이어 결선 상태의 측정이 완료된 경우 발광하는 발광다이오드(LED5)로 구성된 측정종료 검출부(1100)를 더 구비할 수 있다.
상기의 구성에 따른 본 발명인 반도체 칩의 와이어 결선 상태 측정장치의 동작은 다음과 같다.
도 4는 본 발명의 반도체 칩의 와이어 결선 상태 측정장치의 타이밍 다이아그램을 도시한 도면이다.
도 3에 도시된 바와 같이 반도체 칩(1)의 본딩 패드들(PAD1∼PAD4)들과 패키지(10)의 입출력핀들(P1∼P4)을 연결해 주는 와이어 본딩(3)과 보호 다이오드들(D1a,D1b∼D4a,D4b)이 정상적으로 연결되어 있는지를 측정하기 위해 본 발명의 반도체 칩의 와이어 결선 상태 측정장치와 각 입출력핀들(P1∼P4)을 연결하고, 반도체 칩(1)에 제1공급전원(Vdd)을 공급해 주는 전원핀(P5)을 제2공급전원(Vss)인 접지전압에 연결한다.
초기상태 제어부(1000)의 리셋제어신호(RST)를 활성화시켜 리셋 스위치(RT)가 온되면 논리곱부(1030)는 로우 논리값을 가지게 되어 제1플립플롭(1020)을 리셋(RESET)시켜 제1플립플롭(1020)의 출력(E)은 로우 논리값을 갖게되어 카운터(100)를 리셋시켜 카운터(100)의 출력(Q2,Q1,Q0)은 초기값인 이진수 000을 출력하고, 디코더(200) 및 클럭입력버퍼(BUF)는 디스에이이블되어 디코더(200)의 출력(Y0∼P4)은 모두 로우 논리값을 출력하고, 이로 인해 제1스위칭부(500), 제2스위칭부(700) 및 제3스위칭부(810)의 모든 스위치들(S1∼S12)은 오프되고, 제4스위칭부(900)의 스위치들(S13∼S16)은 온되어 각 입출력핀들(P1∼P4)은 제2공급전압(Vss)인 접지전압에 연결된다. 따라서 리셋 스위치(RT)의 온에 의해 본 발명의 반도체 칩의 와이어 결선 상태 측정장치는 초기화된다.
상기의 초기화 이후 와이어 본딩(3)과 보호 다이오드들(D1a,D1b∼D4a,D4b)이 정상적으로 연결되어 있는지를 유무를 측정하기 위해 활성화된 스타트제어신호(SRT)에 의해 스타트 스위치(ST)를 온시킨다. 스타트 스위치(ST)의 온에 의해 도 4에 도시된 바와 같이 제2구형파 발생부(1010)의 출력(B)은 T1시간에서 T2시간 동안 로우 논리값을 출력하며, 제1플립플롭(1020)의 출력(B)은 제2구형파 발생부(1010)의 출력(B)의 상승 에지(rising edge)인 T2시간에 로우 논리값에서 하이 논리값으로 천이한다. T1시간에서 T2시간 동안에 로우 논리값을 출력하는 제2구형파 발생부(1010)의 출력(B)에 의해 측정종료 검출부(1100)의 제2플립플롭(1110)과 출력부(800)의 다수의 플립플롭들(820)은 리셋되어 제2플립플롭(1110)과 다수의 플립플롭들(820)의 출력단(QB)은 모두 하이 논리값을 출력하므로 발광다이오드들(LED1∼LED5)은 모두 동작을 하지 않는다. 하이 논리값을 출력하는 제1플립플롭(1020)에 의해 클럭입력버퍼(BUF)와 디코더(200)는 인에이블된다. 즉, 클럭입력버퍼(BUF)의 출력(CKB)은 제1플립플롭(1020)의 출력(B)이 하이 논리값을 갖는 시간 영역인 T2시간에서 T7시간 동안만 입력클럭(CKP)을 그대로 출력한다. 따라서 제1구형파 발생부(300)는 클럭입력버퍼(BUF)의 출력(CKB)의 하강 에징(falling edge)시 마다 로우 논리값을 갖는 한 개의 펄스를 출력하며. 카운터(100)는 T2시간에 클럭입력버퍼(BUF)의 인에이블에 의해 클럭입력버퍼(BUF)의의 출력(CKB)에 동기되어 1씩 증가하는 카운터 동작을 한다. 즉, 카운터(100)의 출력(Q2,Q1,Q0)은 클럭입력버퍼(BUF)의 출력(CKB)의 각 상승 에지인 T3시간에서 이진수 001을, T4시간에 010, T5시간에 011, T6시간에 100을 출력한다.디코더(200)는 카운터(100)의 출력들 중 하위 두비트(Q1,Q0)의 신호를 수신하여 이를 디코드한다. 즉, 도 4에 도시된 바와 같이 디코더(200)의 출력(Y3,Y2,Y1,Y0)은 T2시간에서 T3시간에는 이진수 0001을 출력하고, T3시간에서 T4시간에는 이진수 0010을 출력하고, T4시간에서 T5시간에는 이진수 0100을 출력하고, T6시간에서 T7시간에는 이진수 1000을 출력한다. 디코더(200)의 출력(Y3,Y2,Y1,Y0)은 제1스위칭부(500), 제2스위칭부(700), 제3스위칭부(810) 및 제4스위칭부(900)의 스위치들(S1∼S16)의 온 또는 오프시키는 제어신호로서 각 입출력핀들(P1∼P4)에 대해 디코더(200)의 출력(Y3,Y2,Y1,Y0)에 따라 제1스위칭부(500), 제2스위칭부(700), 제3스위칭부(810) 및 제4스위칭부(900)의 각 스위치들(S1∼S16)을 순차적으로 온시켜 각 입출력핀들(P1∼P4)의 와이어 결선 상태를 측정할 수 있다. 즉, T2시간에서 T3시간에 디코더(200)의 출력(Y3,Y2,Y1,Y0)은 이진수 0001을 출력하므로 제1스위칭부(500), 제2스위칭부(700) 및 제3스위칭부(810)의 각각의 첫번째 스위치들(S1,S5,S9)은 온되고 나머지 스위치들(S2∼S4,S6∼S8,S10∼S12)은 오프되므로 와이어 결선 검출부(600)는 입출력핀들(P1∼P4) 중 첫번째 입출력핀(P1)에 대해서만 와이어 결선 상태를 검출한다. 예를 들어 입출력핀(P1)과 본딩 패드(PAD1)를 연결해 주는 와이어 본딩(3)과 입출력핀(P1)에 연결된 보호다이오드(D1a)가 정상적으로 연결되어 있다면 풀업부(400)의 첫번째 저항(R1)과 보호다이오드(D1a)에 의해 첫번째 입출력핀(P1)에는 약 0.7V의 전압이 걸리게 되어 와이어 결선 검출부(600)의 제1노드(A)의 전압은 0.7V의 전압을 갖는다. 와이어 결선 검출부(600)의 제1기준전압(V1)을 1.0V, 제2기준전압(V2)을 0.5V로 설정하면 제1비교부(610) 및 제2비교부(620)는 각각 하이 논리값을 가지게 되어 부정논리곱부(630)의 출력인 결선에러신호(ER)는 로우 논리값을 출력한다. 출력부(800)의 다수의 플립플롭들(820) 중 첫번째 플립플롭의 클럭단(CK)으로 입력되는 제1구형파 발생부(300)의 출력(CKP1)의 상승 에지에 동기되어 첫번째 플립플롭의 출력단(QB)은 하이 논리값을 출력하여 발광다이오드(LED1)는 점등되지 않는다. 만약에 입출력핀(P1)과 본딩 패드(PAD1)를 연결해 주는 와이어 본딩(3) 또는 입출력핀(P1)에 연결된 보호다이오드(D1a)가 정상적으로 연결되어 있지 않다면 풀업부(400)의 첫번째 저항(R1)에 의해 첫번째 입출력핀(P1)에는 제1공급전압(Vdd)인 5.0V의 전압이 걸리게 되어 와이어 결선 검출부(600)의 제1노드(A)의 전압은 5.0V의 전압을 가지게 되어 와이어 결선 검출부(600)의 출력인 결선에러신호(ER)는 하이 논리값을 출력하고, 출력부(800)의 첫번째 플립플롭의 출력단(QB)은 클럭단(CK)으로 입력되는 제1구형파 발생부(300)의 출력(CKP1)의 상승 에지에 동기되어 로우 논리값을 출력하여 발광다이오드(LED1)는 점등되어 입출력핀(P1)과 본딩 패드(PAD1)를 연결해 주는 와이어 본딩(3) 또는 입출력핀(P1)에 연결된 보호다이오드(D1a)가 불량이라는 것을 알 수 있다.
상기와 동일한 방법에 의하여 디코더(200)의 출력에 따라 순차적으로 나머지 입출력핀들(P2∼P4)에 대해서 와이어 본딩(3) 또는 보호다이오드들의 결선 상태의 불량 유무를 검출할 수 있다. 불량 유무 검출시 클럭입력버퍼(BUF)에 입력되는 클럭을 고주파수를 갖는 클럭을 사용함으로써 종래에 비해 빠른 속도로 와이어의 결선 상태를 측정할 수 있다. 예를 들어 입출력핀들의 수가 100개의 핀을 가지고 있고, 입력클럭(CKP)이 1㎑의 주파수를 가지면 한 개의 클럭신호 주기는 1㎳이므로 100개의 핀들을 모두 측정하기 위해 약 100㎳의 시간이 소요되므로 종래에 비해 와이어 결선 상태의 측정 시간을 단축시킬 수 있다.
모든 입출력핀들(P2∼P4)에 대한 와이어 결선 상태의 측정을 완료하면 카운터(100)의 출력들 중 최상위비트 출력(Q2)은 도 4에 도시된 바와 같이 T6시간에서 로우 논리값에서 하이 논리값으로 천이되어 측정종료 검출부(1100)의 제2플립플롭(1110)의 출력단(QB)은 로우 논리값을 출력하여 발광다이오드(LED5)는 점등되며, 이로 인해 모든 입출력핀들(P2∼P4)에 대한 와이어 결선 상태의 측정을 완료하였음을 알 수 있다. 하이 논리값을 갖는 최상위비트 출력(Q2)에 의해 초기상태 제어부(1000)의 논리곱부(1030)는 로우 논리값을 출력하게 되어 리셋 스위치(RT)가 온된 경우와 동일하게 초기상태 제어부(1000)의 제1플립플롭(1020)의 출력(E)은 T7시간에서 로우 논리값을 가지게 되어 카운터(100)를 리셋시켜 카운터(100)의 출력(Q2,Q1,Q0)은 초기값인 이진수 000을 출력하고, 디코더(200) 및 클럭입력버퍼(BUF)는 디스에이이블된다.
본 발명의 반도체 칩의 와이어 결선 상태 측정장치는 입출력핀들(P1∼P4) 간에 단락되었을 경우, 즉 와이어 본딩시 서로 단락되거나 메인회로(5) 내에서 서로 단락이 된 경우 이를 검출할 수 있다. 예를 들어 입출력핀들(P1∼P4) 중 첫번째 입출력핀(P1)과 두번째 입출력핀(P2)이 단락되었다면, 첫번째 입출력핀(P1)의 와이어 결선 상태가 측정되는 T2시간에서 T3시간에는 제4스위칭부(900)의 첫번째 스위치(S13)는 오프되고, 나머지 스위치들(S14∼S16)은 온되어 풀업부(400)의 첫번째 저항(R1), 첫번째 입출력핀(P1), 두번째 입출력핀(P2) 및 제4스위칭부(900)의 두번째 스위치(S14) 간에 연결 패스가 발생되어 풀업부(400)의 첫번째 저항(R1)에 연결된 제1공급전압(Vdd)으로부터 제4스위칭부(900)의 두번째 스위치(S14)에 연결된 제2공급전압(Vss) 까지의 폐루프가 형성되어 첫번째 입출력핀(P1)에 연결된 와이어의 결선 상태가 정상적이라 하더라도 첫번째 입출력핀(P1)에는 제2공급전압(Vss)인 접지전압을 가지게 된다. 이로 인해 와이어 결선 검출부(600)의 제2비교부(610)는 로우 논리값을 출력하며 부정논리곱부(630)의 출력인 결선에러신호(ER)는 하이 논리값을 출력하여 출력부(800)의 발광다이오드(LED1)는 점등되어 와이어의 결선 상태의 불량을 검출할 수 있다.
따라서 본 발명의 반도체 칩의 와이어 결선 상태 측정장치는 와이어 본딩 불량, 보호다이오드의 불량 또는 입출력핀들 간에 단락에 따른 불량을 모두 검출할 수 있다.
본 발명의 반도체 칩의 와이어 결선 상태 측정장치는 높은 주파수를 갖는 클럭에 의해 각 입출력핀들의 와이어 결선 상태의 측정 속도를 종래에 비해 단축할 수 있고, 입출력핀들 간에 단락되었을 경우 이를 용이하게 검출할 수 있다.

Claims (8)

  1. 특정 기능을 갖는 메인회로, 상기 메인회로와 입출력핀들과 본딩 와이어를 연결하기 본딩 패드들 및 정전기 발생시 정전기로 인해 반도체 칩을 보호하기 위한 보호 다이오드들로 구성된 반도체 칩의 본딩 와이어 및 보호 다이오드들의 결선 상태를 측정하는 반도체 칩의 와이어 결선 상태 측정장치에 있어서,
    입력 클럭을 수신하여 입력 클럭에 동기되어 입력 클럭을 카운트하는 카운터;
    상기 카운터의 출력을 수신하여 이를 디코드하는 디코더;
    입력 클럭을 수신하여 입력 클럭에 동기되어 입력 클럭의 한 주기마다 한 개의 구형파를 출력하는 제1구형파 발생수단;
    한 단자가 제1공급전압에 연결되고, 다른 단자가 상기 입출력핀들과 각각 연결되어 상기 입출력핀들의 수와 동일한 수의 다수의 저항들로 구성된 풀업수단;
    한 단자가 상기 입출력핀들에 각각 연결되고, 다른 단자가 제1노드에 공통으로 연결되어 상기 디코더의 출력에 따라 순차적으로 온 또는 오프되어 상기 풀업수단의 다수의 저항들과 상기 보호 다이오드들에 의해 발생된 전압을 제1노드로 출력하는 다수의 스위치들로 구성된 제1스위칭수단;
    상기 본딩 와이어 및 상기 보호 다이오드들의 결선 상태가 정상일 때의 제1노드의 전압 보다 큰 전압을 갖는 제1기준전압, 상기 본딩 와이어 및 상기 보호 다이오드들의 결선 상태가 정상일 때의 제1노드의 전압 보다 작은 전압을 갖는 제2기준전압 및 제1노드의 전압을 수신하여 상기 제1노드의 전압이 상기 제1기준전압 보다 작고 상기 제2기준전압 보다 크면 비활성화되고, 상기 제1노드의 전압이 상기 제1기준전압 이상의 전압을 갖거나 상기 제2기준전압 이하의 전압을 가지면 활성화되는 결선에러신호를 출력하는 와이어 결선 검출수단;
    한 단자가 상기 결선에러신호에 공통으로 연결되어 상기 디코더의 출력에 따라 순차적으로 온 또는 오프되는 다수의 스위치들로 구성된 제2스위칭수단; 및
    상기 제2스위칭수단의 각각의 스위치들의 타단의 신호를 각각 수신하여 상기 디코더의 출력에 따라 순차적으로 상기 제1구형파 발생수단의 구형파에 동기되어 상기 각 입출력핀들의 본딩 와이어 및 상기 각 보호 다이오드들의 결선 상태의 정상 유무를 판단하는 출력수단을 구비한 것을 특징으로 하는 반도체 칩의 와이어 결선 상태 측정장치.
  2. 제 1 항에 있어서, 상기 와이어 결선 검출수단은
    상기 제1기준전압과 제1노드의 전압을 수신하여 상기 제1노드의 전압이 상기 제1기준전압 보다 작으면 활성화되고, 상기 제1노드의 전압이 상기 제1기준전압 이상의 전압을 가지면 비활성화되는 제1비교수단;
    상기 제2기준전압과 제1노드의 전압을 수신하여 상기 제1노드의 전압이 상기 제2기준전압 보다 크면 활성화되고, 상기 제1노드의 전압이 상기 제2기준전압 이하의 전압을 가지면 비활성화되는 제2비교수단; 및
    상기 제1비교수단의 출력과 상기 제2비교수단의 출력을 수신하여 이를 부정논리곱하여 결선에러신호를 출력하는 부정논리곱수단을 구비한 것을 특징으로 하는 반도체 칩의 와이어 결선 상태 측정장치.
  3. 제 1 항에 있어서, 상기 출력수단은
    한 단자가 상기 제1구형파 발생수단의 출력에 공통으로 연결되어 상기 디코더의 출력에 따라 순차적으로 온 또는 오프되는 다수의 스위치들로 구성된 제3스위칭수단;
    입력단, 클럭단 및 출력단으로 구성되어 입력단은 상기 제2스위칭수단의 각각의 스위치들의 타단과 연결되고, 클럭단은 상기 제3스위칭수단의 다수의 스위치들 각각의 타단에 연결되어 클럭단에 입력되는 클럭에 동기되어 입력단에 입력된 신호와 반전된 신호를 출력하는 다수의 플립플롭들;
    한 단자가 공통으로 제1공급전압에 연결된 다수의 저항들; 및
    한 단자가 상기 다수의 플립플롭들의 각각의 출력단에 연결되고, 다른 단자가 상기 다수의 저항들의 각각의 다른 단자와 연결되어 상기 다수의 플립플롭들의 각각의 출력단에 연결된 전압이 제1공급전압 보다 작으면 발광하는 다수의 발광다이오드들을 구비한 것을 특징으로 하는 반도체 칩의 와이어 결선 상태 측정장치.
  4. 제 1 항에 있어서, 상기 반도체 칩의 와이어 결선 상태 측정장치는 한 단자가 제2공급전압에 공통으로 연결되고, 다른 단자가 상기 입출력핀들과 각각 연결되어 상기 디코더의 출력을 반전시킨 제어신호에 따라 순차적으로 온 또는 오프되는다수의 스위치들로 구성된 제4스위칭수단을 더 구비한 것을 특징으로 하는 반도체 칩의 와이어 결선 상태 측정장치.
  5. 제 1 항에 있어서, 상기 반도체 칩의 와이어 결선 상태 측정장치는 상기 본딩 패드들 중 제1공급전압을 공급해주는 본딩 패드에는 제2공급전압을 인가해 주는 것을 특징으로 하는 반도체 칩의 와이어 결선 상태 측정장치.
  6. 제 1 항에 있어서, 상기 반도체 칩의 와이어 결선 상태 측정장치는 리셋제어신호와 스타트제어신호를 수신하여 리셋제어신호가 활성화되면 상기 카운터를 초기상태로 만들고, 상기 입력 클럭을 디스에이이블시키고, 상기 디코더를 디스에이이블시키고, 상기 리셋제어신호가 활성화된 이후에 상기 스타트제어신호가 활성화되면 상기 입력 클럭 및 디코더는 인에이블되어 상기 카운터와 제1구형파 발생수단은 동작을 시작하는 초기상태 제어수단을 더 구비한 것을 특징으로 하는 반도체 칩의 와이어 결선 상태 측정장치.
  7. 제 6 항에 있어서, 상기 초기상태 제어수단은
    한 단자가 제2공급전압에 연결되어 스타트제어신호에 따라 온 또는 오프되는 스타트 스위치;
    스타트 스위치의 타단에 연결되어 스타트 스위치가 온될때 한 개의 구형파를 출력하는 제2구형파 발생수단;
    입력단, 클럭단, 리셋단 및 출력단으로 구성되어 입력단은 제1공급전압에 연결되고, 클럭단은 상기 제2구형파 발생수단의 출력에 연결되어 리셋단에 비활성화된 신호가 입력되면 출력단은 리셋되고, 리셋단에 활성화된 신호가 입력되면 클럭단에 입력되는 신호에 동기되어 출력단에 활성화된 신호를 출력하는 제1플립플롭;
    한 단자가 제2공급전압에 연결되어 리셋제어신호에 따라 온 또는 오프되는 리셋 스위치; 및
    상기 카운터의 출력들 중 최상위비트 출력을 반전한 신호와 상기 리셋 스위치의 다른 단자와 논리곱하여 상기 제1플립플롭의 리셋단으로 출력하는 논리곱수단을 구비한 것을 특징으로 하는 반도체 칩의 와이어 결선 상태 측정장치.
  8. 제 1 항에 있어서, 상기 반도체 칩의 와이어 결선 상태 측정장치는
    입력단, 클럭단 및 출력단으로 구성되어 입력단은 제1공급전압이 연결되고, 클럭단은 카운터의 출력들 중 최상위비트 출력에 연결되어 클럭단에 입력되는 클럭에 동기되어 입력단에 입력된 신호와 반전된 신호를 출력하는 제2플립플롭;
    한 단자가 제1공급전압에 연결된 저항; 및
    한 단자가 상기 제2플립플롭의 출력단에 연결되고, 다른 단자가 상기 저항의 다른 단자와 연결되어 상기 모든 입출력핀들에 대한 와이어 결선 상태의 측정이 완료된 경우 발광하는 발광다이오드로 구성된 측정종료 검출수단을 더 구비한 것을 특징으로 하는 반도체 칩의 와이어 결선 상태 측정장치.
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KR20030019081A (ko) * 2001-08-28 2003-03-06 미쓰비시덴키 가부시키가이샤 핀 콘택트 불량을 적절히 검출할 수 있는 반도체 집적 회로
US10054632B2 (en) 2016-03-25 2018-08-21 SK Hynix Inc. Semiconductor apparatus and characteristic measurement circuit therefor

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030019081A (ko) * 2001-08-28 2003-03-06 미쓰비시덴키 가부시키가이샤 핀 콘택트 불량을 적절히 검출할 수 있는 반도체 집적 회로
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