KR20100053855A - 고속 반도체 디바이스용 클럭 더블링 회로 - Google Patents

Abstract

본 발명은 고속 반도체 디바이스용 클럭 더블링 회로에 관한 것이다.

<목적>

이에 본 발명의 그 기술적 요지는 CDS(Clock Doubling System)-클럭 더블링 시스템에 관한 것으로, 기존 테스트 장비의 클럭을 2배로 증가시켜 고속 반도체 등의 디바이스를 테스트 할 수 있도록 기존 구조(회로)를 그대로 유지하면서 소자간의 펄스시간 지연을 이용하여 입력되는 클럭신호보다 2배 빠른 주기를 갖는 클럭신호를 출력할 수 있는 바, 이는 고속 반도체의 속도 증가에 따른 신규 장비 투자비를 줄여 반도체 테스트 비용의 원가를 절감할 수 있도록 있는 특징이 있다.

<구성>

이를 위해 본 발명은 테스트 장비로부터 공급되는 VCC 및 VEE의 전원공급부(100)와; 상기 테스트 장비로부터 공급되어 설정된 주기를 갖는 제1클럭 시그널(FIX "H") 및 제2클럭 시그널(CLK, /CLK)을 입력받는 클럭 시그널부(200)와; 상기 제1클럭 시그널(FIX "H") 및 제2클럭 시그널(CLK, /CLK)을 배타적논리합(Exclusive XOR)으로 2배의 주파수를 생성시켜 연산한 후 출력하도록 형성되는 더블 플립플롭(300)과; 상기 더블 플립플롭(300)의 사용 또는 비사용을 선택하도록 형성되는 릴레이부(400)와; 상기 테스트 장비로부터 공급되는 제1,2클럭 시그널을 원하는 위치만큼 지연시키도록 형성되는 저항소자(500)와; 상기 테스트 장비로부터 공급되는 전압의 노이즈를 제거하도록 형성되는 바이패스 캐패시터(600)가; 구성되 어 이루어진다.

<효과>

따라서, 본 발명은 기존 테스트 장비의 클럭을 2배로 증가시켜 고속 반도체 등의 디바이스를 테스트 할 수 있도록 기존 구조(회로)를 그대로 유지하면서 소자간의 펄스시간 지연을 이용하여 입력되는 클럭신호보다 2배 빠른 주기를 갖는 클럭신호를 출력할 수 있는 바, 이는 고속 반도체의 속도 증가에 따른 신규 장비 투자비를 줄여 반도체 테스트 비용의 원가를 절감할 수 있도록 있는 효과가 있다.

반도체, 디바이스, 클럭, 더블링, 플립플롭, 시그널, 릴레이, 캐패시터

Description

고속 반도체 디바이스용 클럭 더블링 회로{Clock Doubling circuit for device}

본 발명은 CDS(Clock Doubling System)-클럭 더블링 시스템에 관한 것으로, 기존 테스트 장비의 클럭을 2배로 증가시켜 고속 반도체 등의 디바이스를 테스트 할 수 있도록 기존 구조(회로)를 그대로 유지하면서 소자간의 펄스시간 지연을 이용하여 입력되는 클럭신호보다 2배 빠른 주기를 갖는 클럭신호를 출력할 수 있는 바, 이는 고속 반도체의 속도 증가에 따른 신규 장비 투자비를 줄여 반도체 테스트 비용의 원가를 절감할 수 있도록 있는 것을 특징으로 하는 고속 반도체 디바이스용 클럭 더블링 회로에 관한 것이다.

일반적으로, 현재 많은 반도체 디바이스들은 고속으로 동작되도록 설계되는 추세에 있다. 특히, 반도체 디바이스의 입력으로 사용되는 클럭 신호들은 빠른 속도가 요구된다.

따라서, 이러한 고속의 반도체 디바이스들을 테스트하기 위해서는 고속의 클 럭 신호를 생성할 수 있는 테스트 장비가 사용되어야 한다.

그러나, 고속의 클럭 신호를 생성할 수 있는 테스트 장비는 매우 고가이기 때문에 장비의 구입을 위해서는 많은 비용이 발생된다.

또한, 종래의 저속 테스트 장비들은 고속의 반도체 디바이스를 테스트하는데는 사용될 수 없으므로 라이프 사이클이 짧아 효용 가치가 떨어지게 된다는 문제점이 발생된다.

이러한, 저속 테스트 장비들은 시스템의 특성상 동작 속도가 빨라질 경우 시스템 동작에 무리가 와서 정상적인 동작이 불가능할수도 있다는 문제점과 추가의 발진기 구입 역시 번거롭다는 문제점이 있어왔다.

다시 말해, 종전 주파수 250MHz 2배 500MHz로 점프시켜 반도체 디바이스 검사시 향상된 속도 제공 반도체의 클럭 속도에 따른 동작 상태를 테스트 실행시 테스트 장비의 기본 클럭 속도에 의해 반도체의 클럭 속도에 따른 특성을 테스트 하는데 제약을 받는다.

예를 들어 최대 1GHz 의 클럭을 테스트 할 수 있는 테스트 장비는 반도체 클럭 1GHz 미만의 제품만 테스트 할 수 있다.

상기의 테스트 장비의 제약으로 인해 보다 빠른 속도의 반도체가 개발되었을시 기존의 반도체 테스트 장비로는 대응이 안되므로, 보다 빠른 속도의 반도체를 테스트 할 수 있는 장비를 신규로 투자해야만 한다.

본 발명은 상술한 문제점을 해결하기 위한 것으로, 그 기술적 요지는 CDS(Clock Doubling System)-클럭 더블링 시스템에 관한 것으로, 기존 테스트 장비의 클럭을 2배로 증가시켜 고속 반도체 등의 디바이스를 테스트 할 수 있도록 기존 구조(회로)를 그대로 유지하면서 소자간의 펄스시간 지연을 이용하여 입력되는 클럭신호보다 2배 빠른 주기를 갖는 클럭신호를 출력할 수 있는 바, 이는 고속 반도체의 속도 증가에 따른 신규 장비 투자비를 줄여 반도체 테스트 비용의 원가를 절감할 수 있도록 있는 것을 특징으로 하는 고속 반도체 디바이스용 클럭 더블링 회로를 제공함에 그 목적이 있다.

이러한 목적을 달성하기 위해 본 발명은 테스트 장비로부터 공급되는 VCC 및 VEE의 전원공급부(100)와; 상기 테스트 장비로부터 공급되어 설정된 주기를 갖는 제1클럭 시그널(FIX "H") 및 제2클럭 시그널(CLK, /CLK)을 입력받는 클럭 시그널부(200)와; 상기 제1클럭 시그널(FIX "H") 및 제2클럭 시그널(CLK, /CLK)을 배타적논리합(Exclusive XOR)으로 2배의 주파수를 생성시켜 연산한 후 출력하도록 형성되는 더블 플립플롭(300)과; 상기 더블 플립플롭(300)의 사용 또는 비사용을 선택하도록 형성되는 릴레이부(400)와; 상기 테스트 장비로부터 공급되는 제1,2클럭 시그널을 원하는 위치만큼 지연시키도록 형성되는 저항소자(500)와; 상기 테스트 장비 로부터 공급되는 전압의 노이즈를 제거하도록 형성되는 바이패스 캐패시터(600)가; 구성되어 이루어진다.

이와 같이, 본 발명은 기존 테스트 장비의 클럭을 2배로 증가시켜 고속 반도체 등의 디바이스를 테스트 할 수 있도록 기존 구조(회로)를 그대로 유지하면서 소자간의 펄스시간 지연을 이용하여 입력되는 클럭신호보다 2배 빠른 주기를 갖는 클럭신호를 출력할 수 있는 바, 이는 고속 반도체의 속도 증가에 따른 신규 장비 투자비를 줄여 반도체 테스트 비용의 원가를 절감할 수 있도록 있는 효과가 있다.

다음은 첨부된 도면을 참조하며 본 발명을 보다 상세히 설명하겠다.

먼저, 도 1 내지 도 3에 도시된 바와 같이, 본 발명은 CDS(Clock Doubling System)-클럭 더블링 시스템에 관한 것으로, 기존 테스트 장비의 클럭을 2배로 증가시켜 고속 반도체 등의 디바이스를 테스트 할 수 있도록 기존 구조(회로)를 그대로 유지하면서 소자간의 펄스시간 지연을 이용하여 입력되는 클럭신호보다 2배 빠른 주기를 갖는 클럭신호를 출력할 수 있는 바, 이는 고속 반도체의 속도 증가에 따른 신규 장비 투자비를 줄여 반도체 테스트 비용의 원가를 절감할 수 있도록 구성된다.

이에 본 발명의 클럭 더블링 회로는 도 1에 도시된 바와 같이, 테스트 장비 로부터 공급되는 VCC 및 VEE의 전원공급부(100)와; 상기 테스트 장비로부터 공급되어 설정된 주기를 갖는 제1클럭 시그널(FIX "H") 및 제2클럭 시그널(CLK, /CLK)을 입력받는 클럭 시그널부(200)와; 상기 제1클럭 시그널(FIX "H") 및 제2클럭 시그널(CLK, /CLK)을 배타적논리합(Exclusive XOR)으로 2배의 주파수를 생성시켜 연산한 후 출력하도록 형성되는 더블 플립플롭(300)과; 상기 더블 플립플롭(300)의 사용 또는 비사용을 선택하도록 형성되는 릴레이부(400)와; 상기 테스트 장비로부터 공급되는 제1,2클럭 시그널을 원하는 위치만큼 지연시키도록 형성되는 저항소자(500)와; 상기 테스트 장비로부터 공급되는 전압의 노이즈를 제거하도록 형성되는 바이패스 캐패시터(600)가; 구성되어 이루어진다.

이러한, CDS(Clock Doubling System)클럭 더블링 시스템은 기존 테스트 장비의 클럭을 2배로 증가시켜 반도체에 공급하여 테스트 할 수 있도록 하여 반도체의 속도 증가에 따른 신규 장비 투자비를 줄여 반도체 테스트 비용의 원가를 절감할 수 있도록 하였다.

저속의 반도체 디바이스를 테스트할 수 있는 테스터의 경우에는 직접 디유티로 인가되는 소스 클럭 신호 패턴을 나타낸다 각각 인아웃 및 인아웃을 통하여 입출력되는 데이타 패턴을 비교할 때 고속의 클럭 신호를 생성한다.

이러한 경우에 디유티는 클럭 발생기로부터 출력되는 신호의 2주기마다 테스터로부터 테스트 데이타를 입력받고, 테스트된 데이터를 출력한다.

이러한 과정을 통하여 저속의 테스터로 고속 클러킹 디바이스를 테스트하고자 할 때, 가장 중요하게 고려되어야 할 클럭 모니터링 신호를 검사함으로써 정상 동작 여부를 확인한다.

따라서, 테스트 결과가 페일인 경우에 클럭 발생기에 의한 불량인지 실제적인 디유티 자체의 불량인지를 쉽게 검출할 수 있다. 부가적으로 보다 정확한 테스트를 위해서는 오실로스코프 및 지터 미터등과 같은 계측기들을 이용하여 클럭 발생기에서 입출력되는 클럭 신호의 상태를 정확히 검사하는 것도 가능하다.

또한, 상기 반복 동작 후에 매치가 이루어져서 클럭 모니터링 신호가 원래의 레벨을 찾고 클럭 발생기가 정상 동작하게 되는 시점을 나타낸다.

따라서, 매치가 이루어지기 전까지는 테스터로부터 입력단자가 출력되는 데이타도 존재하지 않는다.

그러나, 매치가 이루어진 후에는 클럭 발생기가 정상 동작하는 것으로 판단되어 입력단자 입출력 단자 및 출력단자를 통하여 데이타 입력 및 출력이 이루어진다.

이러한, 본 발명의 클럭-더블링(Clock-Doubling) 회로는도 2에 도시된 바와 같이, 기 설정된 주기를 갖는 제1클럭 시그널(FIX "H")과 제2클럭 시그널(CLK, /CLK)에 응답하여 상기 입력신호를 더블 플립플롭의 배타적논리합 수단에 의해 2배 속도의 주파수를 출력하도록 형성된다.

다시 말해, 도 3은 본 발명에 따른 클럭-더블링 회로의 타이밍도로서, 제1클럭 시그널(FIX "H")과 제2클럭 시그널(CLK, /CLK) 및 이들을 배타적논리합으로 연산하도록 형성되는 더블 플립플롭으로 구성된다.

이러한 배타적논리합 회로는 제1클럭 시그널(FIX "H")과 제2클럭 시그널(CLK, /CLK)이 서로 다르면 하이, 서로 같으면 로우로 펄스 폭을 반파 앞당겨 구동되도록 형성되어 2배속 디바이스에 적극 대응되어 테스트 할 수 있도록 형성된다.

결국, 상기 타이밍도에 잘 나타나 있듯이, 제1클럭 시그널(FIX "H")의 한 주기동안 제2클럭 시그널(CLK, /CLK)은 반파 앞당겨져 구동되도록 형성되어 서로 다르면 하이 서로 같으면 로우 형태로 2배속 펄스가 구동되도록 형성된다.

상술한 바와 같이, 본 발명에 따른 클럭-더블링 회로는 아주 간단한 구조를 가지면서도 소자간의 펄스시간 지연을 이용함으로서, 입력되는 클럭신호보다 2배 빠른 주기를 갖는 클럭신호를 아주 용이하게 출력할 수 있다는 커다란 잇점이 있다.

본 발명은 상술한 특정의 바람직한 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 고안이 속하는 기술분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변형실시가 가능한 것은 물론이고, 그와 같은 변경은 청구범위 기재의 범위 내에 있게 된다.

도 1은 본 발명에 따른 더블 플립플롭 수단을 나타낸 블럭도,

도 2는 본 발명에 따른 더블 클러킹 주파수를 나타낸 타이밍도,

도 3은 본 발명에 따른 더블 클럭 시스템의 회로도이다.

<도면의 주요부호에 대한 설명>

100 ... 전원공급부 200 ... 클럭 시그널부

300 ... 더블 플립플롭 400 ... 릴레이부

500 ... 저항소자 600 ... 캐패시터

Claims (1)

1. 테스트 장비로부터 공급되는 VCC 및 VEE의 전원공급부(100)와;

   상기 테스트 장비로부터 공급되어 설정된 주기를 갖는 제1클럭 시그널(FIX "H") 및 제2클럭 시그널(CLK, /CLK)을 입력받는 클럭 시그널부(200)와;

   상기 제1클럭 시그널(FIX "H") 및 제2클럭 시그널(CLK, /CLK)을 배타적논리합(Exclusive XOR)으로 2배의 주파수를 생성시켜 연산한 후 출력하도록 형성되는 더블 플립플롭(300)과;

   상기 더블 플립플롭(300)의 사용 또는 비사용을 선택하도록 형성되는 릴레이부(400)와;

   상기 테스트 장비로부터 공급되는 제1,2클럭 시그널을 원하는 위치만큼 지연시키도록 형성되는 저항소자(500)와;

   상기 테스트 장비로부터 공급되는 전압의 노이즈를 제거하도록 형성되는 바이패스 캐패시터(600)가;

   구성되어 이루어진 것을 특징으로 하는 고속 반도체 디바이스용 클럭 더블링 회로.

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