CN116131821A - 一种高精度延迟时钟校准电路及芯片 - Google Patents

一种高精度延迟时钟校准电路及芯片 Download PDF

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Abstract

本发明公开了一种高精度延迟时钟校准电路及芯片。该延迟时钟校准电路包括脉冲扩展单元、延迟时间检测单元和校准状态机逻辑单元。其中，外部原始时钟信号和延迟时钟信号输入端口分别与脉冲扩展单元的两个输入端连接，脉冲扩展单元的输出端与延迟时间检测单元的输入端连接；脉冲扩展单元和延迟时间检测单元的控制端分别与校准状态机逻辑单元的控制端连接，校准状态机逻辑单元的另一个控制端与外部延迟时钟电路连接。该延迟时钟校准电路能够实现对待校准延迟时钟的实时测量和校准，从而使数字电路系统中的延迟时钟信号能够在受到外界环境影响，例如温度变化或电源电压变化的情况下，不会发生延迟时间的漂移。

Description

一种高精度延迟时钟校准电路及芯片
技术领域
本发明涉及一种高精度延迟时钟校准电路，同时也涉及包括该延迟时钟校准电路的集成电路芯片，属于集成电路技术领域。
背景技术
在数字通信系统中，时钟同步的作用是使数字通信网中所有交换设备和传输设备的时钟频率都控制在预定的容限范围之内，从而使通过网内各节点设备的数字流实现正确、有效的传递与交换。延迟时钟是指频率相同的两个或多个时钟信号之间，在相位上依次保持某一相等的延迟时间。通常，在集成电路中对时钟信号精度的要求非常高，用以确保通信系统的高质量通讯以及工控系统的高精度PWM(脉宽调制)驱动等。
当延迟时钟信号受到外界环境的影响，例如温度变化或电源电压变化时，其延迟时间会发生漂移，因此，需要延迟时钟校准电路对其进行延迟时间的实时校准。
在现有技术中，通常时钟校准是通过RTC(实时时钟)进行校准，需要统计电路输出的系统时钟周期数，计算实时时钟的校准参数，并将获得的校准参数发送给校准处理电路进行校准。采用RTC进行时钟校准，由于计算电路的工作频率低，因此存在校准时间长、校准精度低等问题。
在授权公告号为CN 106612111B的中国发明专利中，公开了一种高精度延迟时钟校准的系统及方法。该高精度延迟时钟校准系统包括与非门、与门、延时芯片、多路选择器和处理模块；所述与门的输出端通过延时芯片与多路选择器的输入端电性连接，所述处理模块的延时控制端与延时芯片电性连接，所述处理模块的选择控制端与多路选择器电性连接，所述处理模块的控制开关端与与非门的输入端电性连接，所述与非门的输出端与与门的输入端电性连接。该高精度延迟时钟校准系统采用脉冲振荡计数方法实现脉宽测量，然后进行延时计算，最后调整延时芯片达到延时校准的目的，其可以实时的进行校准，排除了温度及其他外界对延时芯片的影响，从而实现高精度测量的效果。
发明内容
本发明所要解决的首要技术问题在于提供一种高精度延迟时钟校准电路。
本发明所要解决的另一技术问题在于提供一种包括该延迟时钟校准电路的集成电路芯片。
为了实现上述目的，本发明采用下述的技术方案：
根据本发明实施例的第一方面，提供一种高精度延迟时钟校准电路，包括脉冲扩展单元、延迟时间检测单元和校准状态机逻辑单元；其中，
所述脉冲扩展单元用于根据延迟时钟信号及其原始时钟信号生成扩展脉冲信号，输出至所述延迟时间检测单元；
所述延迟时间检测单元用于检测所述扩展脉冲信号的宽度，并将检测结果输出至所述校准状态机逻辑单元；
所述校准状态机逻辑单元用于根据检测结果实时校准所述延迟时钟信号。
其中较优地，所述脉冲扩展单元由第一寄存器RS1、第二寄存器RS2、第一反相器INV1、第二反相器INV2和第一或门OR1组成；其中，
所述原始时钟信号输入端与第一寄存器RS1的时钟端连接，所述延迟时钟信号输入端与第二寄存器RS2的时钟端连接；第一寄存器RS1的输入端与第一反相器INV1的输入端连接，第一反相器INV1的输出端与第一寄存器RS1的输出端连接，同时，第一寄存器RS1的输出端与第一或门OR1的第一输入端连接；第二寄存器RS2的输入端与第二反相器INV2的输入端连接，第二反相器INV2的输出端与第二寄存器RS2的输出端连接，同时，第二寄存器RS2的输出端与第一或门OR1的第二输入端连接，第一或门OR1的输出端与所述脉冲扩展单元的输出端连接。
其中较优地，所述脉冲扩展单元产生的扩展脉冲信号宽度T1与延迟时钟信号的延迟时间Δt满足如下公式：
Δt＝T1-T
其中，T为原始时钟信号和延迟时钟信号的周期。
其中较优地，所述脉冲扩展单元由第三寄存器RS3、第四寄存器RS4、第一比较器Comp1、第一计数器Coun1和第二或门OR2组成；其中，
所述原始时钟信号输入端与第三寄存器(RS3)的时钟端及第一计数器Coun1的输入端连接，第一计数器Coun1的输出端与第一比较器Comp1的第二输入端连接，系统给定值信号输入端与第一比较器Comp1的第一输入端连接，第一比较器Comp1的输出端与第三寄存器RS3的输入端连接，第三寄存器RS3的输出端与第二或门OR2的第一输入端及第四寄存器RS4的输入端连接；所述延迟时钟信号输入端与第四寄存器RS4的时钟端连接，第四寄存器RS4的输出端与第二或门OR2的第二输入端连接，第二或门OR2的输出端与所述脉冲扩展单元的输出端连接。
其中较优地，所述脉冲扩展单元产生的扩展脉冲信号宽度T1与延迟时钟信号的延迟时间Δt满足如下公式：
Δt＝T1-n*T
其中，T为原始时钟信号和延迟时钟信号的周期；n为系统给定值，且n为大于1的正整数。
其中较优地，所述延迟时间检测单元由第五寄存器RS5、第六寄存器RS6、第三反相器INV3、第一门控时钟GCK1、第二门控时钟GCK2、第二计数器Coun2、第三计数器Coun3和第二比较器Comp2构成；其中，
所述扩展脉冲信号输入端一方面与第五寄存器RS5的时钟端连接，另一方面通过第三反相器INV3与第六寄存器RS6的时钟端连接；第一系统时钟信号输入端与第一门控时钟GCK1的时钟端连接，第二系统时钟信号输入端与第二门控时钟GCK2的时钟端连接；第五寄存器RS5的输入端与电源高电平端连接，第五寄存器RS5的输出端与第一门控时钟GCK1的使能端连接，第一门控时钟GCK1的输出端与第二计数器Coun2的输入端连接，第二计数器Coun2的输出端与第二比较器Comp2的第一输入端及所述延迟时间检测单元的第一输出端连接；第六寄存器RS6的输入端与电源高电平端连接，第六寄存器RS6的输出端与第二门控时钟GCK2的使能端连接，第二门控时钟GCK2的输出端与第三计数器Coun3的输入端连接，第三计数器Coun3的输出端与第二比较器Comp2的第二输入端连接；第二比较器Comp2的输出端分别与第五寄存器RS5和第六寄存器RS6的复位端以及所述延迟时间检测单元的第二输出端连接。
其中较优地，在所述延迟时间检测单元中，增加第一格雷码计数器Gray1和第二格雷码计数器Gray2；其中，第一格雷码计数器Gray1连接于所述第二计数器Coun2之后，第二格雷码计数器Gray2连接于所述第三计数器Coun3之后，用于提高检测结果的可靠性。
其中较优地，所述延迟时间检测单元所检测的所述扩展脉冲信号宽度T1满足如下公式：
T1＝m(T01-T02)
其中，T01为第一系统时钟信号的周期；T02为第二系统时钟信号的周期；m为第二计数器(Coun2)和第三计数器(Coun3)的计数值相等时的计数值。
其中较优地，所述第一系统时钟信号和所述第二系统时钟信号均为由锁相环产生的同源时钟信号；当所述第一系统时钟信号和所述第二系统时钟信号的周期之差减小时，所述延迟时间检测单元的检测精度提高。
根据本发明实施例的第二方面，提供一种集成电路芯片，其中包括上述高精度延迟时钟校准电路。
与现有技术相比较，本发明所提供的高精度延迟时钟校准电路，通过采用由待测延迟时钟信号成生扩展脉冲的技术方案，以及利用两个高频率同源的系统时钟信号对扩展脉冲进行宽度检测的技术方案，实现了对待测延迟时钟的实时测量和校准，从而使数字电路系统中的延迟时钟信号能够在受到外界环境影响，例如温度变化或电源电压变化的情况下，不会发生延迟时间的漂移。该延迟时钟校准电路具有结构设计巧妙合理、设计成本较低、校准精度高以及快速校准等有益效果。
附图说明
图1为本发明提供的高精度延迟时钟校准电路的结构示意图；
图2为本发明实施例中，脉冲扩展单元第一方案的电路原理图；
图3为本发明实施例中，脉冲扩展单元第一方案的时序对照图；
图4为本发明实施例中，脉冲扩展单元第二方案的电路原理图；
图5为本发明实施例中，脉冲扩展单元第二方案的时序对照图；
图6为本发明实施例中，延迟时间检测单元第一方案的电路原理图；
图7为本发明实施例中，延迟时间检测单元第一方案的时序对照图；
图8为本发明实施例中，延迟时间检测单元第二方案的电路原理图。
具体实施方式
下面结合附图和具体实施例对本发明的技术方案做进一步的详细说明。
如图1所示，本发明提供的一种高精度延迟时钟校准电路包括脉冲扩展单元、延迟时间检测单元和校准状态机逻辑单元。其中，外部原始时钟信号和延迟时钟信号输入端口分别与脉冲扩展单元的两个输入端连接，脉冲扩展单元的输出端与延迟时间检测单元的输入端连接；脉冲扩展单元和延迟时间检测单元的控制端分别与校准状态机逻辑单元的控制端连接，校准状态机逻辑单元的另一个控制端与外部延迟时钟电路连接。
脉冲扩展单元用于根据待检校准延迟时钟信号及其原始时钟信号生成宽度扩展的脉冲信号，输出至延迟时间检测单元。
如图2所示，在本发明的一个实施例中，脉冲扩展单元由第一寄存器RS1、第二寄存器RS2、第一反相器INV1、第二反相器INV2和第一或门OR1组成。其中，第一寄存器RS1的时钟端CK与原始时钟信号输入端连接，第二寄存器RS2的时钟端CK与延迟时钟信号输入端连接；第一寄存器RS1的输入端D与第一反相器INV1的输入端连接，第一反相器INV1的输出端与第一寄存器RS1的输出端Q连接，同时，第一寄存器RS1的输出端Q与第一或门OR1的第一输入端连接；第二寄存器RS2的输入端D与第二反相器INV2的输入端连接，第二反相器INV2的输出端与第二寄存器RS2的输出端Q连接，同时，第二寄存器RS2的输出端Q与第一或门OR1的第二输入端连接，第一或门OR1的输出端与脉冲扩展单元的输出端连接。
该脉冲扩展单元中的输入端和输出端脉冲信号的时序对照如图3所示，在一个时钟信号周期内，当原始时钟信号触发第一寄存器RS1时，第一寄存器RS1的输出端信号为高电平，使得第一或门OR1的输出端信号也为高电平。同理，当延迟时钟信号触发第二寄存器RS2时，第二寄存器RS2的输出端信号为高电平，使得第一或门OR1的输出端继续保持高电平，最终在输出端得到宽度扩展的脉冲信号。
在本实施例中，延迟时钟信号的延迟时间Δt为：
Δt＝T1-T                         (1)
其中，T为原始时钟信号和延迟时钟信号的周期，T1为扩展脉冲信号的宽度，Δt为延迟时钟信号相对于原始时钟信号的延迟时间。
因此，在检测延迟时钟信号相对于原始时钟信号的延迟时间时，只需要检测出扩展脉冲信号的宽度即可。
如图4所示，在本发明的另一个实施例中，脉冲扩展单元由第三寄存器RS3、第四寄存器RS4、第一比较器Comp1、第一计数器Coun1和第二或门OR2组成。其中，原始时钟信号输入端与第三寄存器RS3的时钟端CK及第一计数器Coun1的输入端连接，第一计数器Coun1的输出端与第一比较器Comp1的第二输入端连接，系统给定值信号输入端与第一比较器Comp1的第一输入端连接，第一比较器Comp1的输出端与第三寄存器RS3的输入端D连接，第三寄存器RS3的输出端Q与第二或门OR2的第一输入端及第四寄存器RS4的输入端D连接；延迟时钟信号输入端与第四寄存器RS4的时钟端CK连接，第四寄存器RS4的输出端Q与第二或门OR2的第二输入端连接，第二或门OR2的输出端与脉冲扩展单元的输出端连接。
该脉冲扩展单元的输入端和输出端脉冲信号的时序对照如图5所示，原始时钟信号触发第三寄存器RS3的同时，第一计数器Coun1开始计数，第一计数器Coun1的输出值与系统给定值通过第一比较器Comp1进行比较，当第一计数器Coun1的输出值小于系统给定值时，第一比较器Comp1输出高电平，使第三寄存器RS3的输入端为高电平，此时，第三寄存器RS3的输出端、第二或门OR2的输出端以及第四寄存器RS4的输入端均为高电平；同时，延迟时钟信号触发第四寄存器RS4，使第四寄存器RS4的输出端和第二或门OR2的输出端均为高电平。经过多个时钟周期后，当第一计数器Coun1的输出值等于系统给定值时，第一比较器Comp1输出低电平，第三寄存器RS3的输出端变为低电平，第四寄存器RS4的输出端和第二或门OR2的输出端经过一个延迟时间后也变为低电平。最终在或门输出端得到宽度扩展的脉冲信号。
在本实施例中，延迟时钟信号的延迟时间Δt为：
Δt＝T1-n*T                         (2)
其中，T为原始时钟信号和延迟时钟信号的周期，T1为扩展脉冲信号的宽度，Δt为延迟时钟信号相对于原始时钟信号的延迟时间，n为系统给定值，且n为大于1的正整数。。
因此，在检测延迟时钟信号相对于原始时钟信号的延迟时间Δt时，只需要检测出扩展脉冲信号的宽度即可。
在本实施例中，计数器和比较器的作用是产生一个多周期宽度的脉冲信号，使得输出扩展脉冲信号的宽度为多个时钟周期加上延迟时间，有利于延迟时间检测电路的信号采集，提高信号采集精度。
延迟时间检测单元用于检测脉冲扩展单元输出的扩展脉冲信号的宽度，检测结果提供至校准状态机逻辑单元，通过计算得到延迟时钟信号相对于原始时钟信号的延迟时间时。
如图6所示，在本发明的一个实施例中，延迟时间检测单元由第五寄存器RS5、第六寄存器RS6、第三反相器INV3、第一门控时钟GCK1、第二门控时钟GCK2、第二计数器Coun2、第三计数器Coun3和第二比较器Comp2构成。其中，待检测的扩展脉冲信号输入端一方面与第五寄存器RS5的时钟端CK连接，另一方面通过第三反相器INV3与第六寄存器RS6的时钟端CK连接；第一系统时钟信号输入端与第一门控时钟GCK1的时钟端CK连接，第二系统时钟信号输入端与第二门控时钟GCK2的时钟端CK连接；第五寄存器RS5的输入端D与电源高电平端连接，第五寄存器RS5的输出端Q与第一门控时钟GCK1的使能端EN连接，第一门控时钟GCK1的输出端ECK与第二计数器Coun2的输入端连接，第二计数器Coun2的输出端与第二比较器Comp2的第一输入端及延迟时间检测单元的第一输出端连接；第六寄存器RS6的输入端D与电源高电平端连接，第六寄存器RS6的输出端Q与第二门控时钟GCK2的使能端EN连接，第二门控时钟GCK2的输出端ECK与第三计数器Coun3的输入端连接，第三计数器Coun3的输出端与第二比较器Comp2的第二输入端连接；第二比较器Comp2的输出端分别与第五寄存器RS5和第六寄存器RS6的复位端(置零)R以及延迟时间检测单元的第二输出端连接。
该延迟时间检测单元中各脉冲信号的时序对照如图7所示。当待检测的扩展脉冲信号输入时，在该脉冲信号的上升沿时刻，第五寄存器RS5输出高电平信号，开启第一门控时钟GCK1输出第一系统时钟信号，第二计数器Coun2开始计数；在待检测的扩展脉冲信号下降沿时刻，第三反相器INV3输出高电平信号，使第六寄存器RS6输出高电平信号，开启第二门控时钟GCK2输出第二系统时钟信号，第三计数器Coun3开始计数；当第二计数器Coun2的计数值与第三计数器Coun3的计数值相等时，第二比较器Comp2输出低电平信号，使第五寄存器RS5和第六寄存器RS6均进行复位置零，其输出端均为低电平。此时记录第二计数器Coun2或者第三计数器Coun3中的计数值m，进行待检测扩展脉冲信号的宽度计算，待检测扩展脉冲信号的宽度T1为：
T1＝m(T01-T02)  (3)
其中，T01为第一系统时钟信号的周期；T02为第二系统时钟信号的周期；m为第二计数器Coun2与第三计数器Coun3的计数值相等时的计数值。
假设，第一系统时钟信号频率为250MHz，周期T01＝4ns；第二系统时钟信号频率为251MHz，周期T02＝3.984ns；当第二计数器Coun2的计数值与第三计数器Coun3的计数值相等时，该计数值n＝100。则所检测的扩展脉冲信号的宽度T1＝100(4-3.984)＝1.6ns。
在本发明的实施例中，延迟时间检测单元所输入的第一系统时钟信号和第二系统时钟信号为同源时钟信号，均由PLL(锁相环)产生。第一系统时钟信号和第二系统时钟信号的周期之差，决定了延迟时间检测单元的检测精度。例如：第一系统时钟信号为100MHz(周期为10Ns)，第二系统时钟信号为101MHz(周期为9.9Ns)，则延迟时间检测单元的检测精度为100Ps(皮秒)。
如图8所示，在本发明的另一个实施例中，延迟时间检测单元由第五寄存器RS5、第六寄存器RS6、第三反相器INV3、第一门控时钟GCK1、第二门控时钟GCK2、第二计数器Coun2、第三计数器Coun3、第一格雷码计数器Gray1、第二格雷码计数器Gray2和第二比较器Comp2构成。
与前述延迟时间检测单元的实施例相比，本实施例在计数器部分增加了一级格雷码计数器，延迟时间检测单元的第二计数器Coun2和第三计数器Coun3开始计数工作过后，分别通过两个格雷码计数器将计数值转换为格雷码数据，第二比较器Comp2比较两个格雷码数据。
前述延迟时间检测单元中，由于第二计数器Coun2和第三计数器Coun3不在一个时钟域内工作，第二比较器Comp2比较两个计数器的计数值时会有出现错误比较结果的概率。因此，为避免出现错误的比较结果增加一级格雷码计数器，该格雷码计数可以保证每个数据之间只有一个Bit进行翻转，可以保证比较器不会产生错误的比较结果。本实施例的其他工作原理与上述实施例相同，故在此就不再赘述了。
校准状态机逻辑单元用于根据时间延迟检测单元的检测结果，计算待检测的扩展脉冲信号的宽度，并与设定理想值进行比较，并输出比较结果。校准状态机逻辑单元由状态寄存器和组合逻辑电路构成。
当检测脉冲的宽度不符合设定理想值时，校准状态机逻辑单元调整外部延迟时钟电路的延迟级抽头改变延迟时钟信号的延迟时间后，重新进行扩展脉冲生成以及脉冲延迟时间检测，直到检测结果符合设定理想值。
本发明实施例还提供一种集成电路芯片，该集成电路芯片包括上述高精度延迟时钟校准电路，用于集成电路中为系统延迟时钟提供实时校准。对于该集成电路芯片中的高精度延迟时钟校准电路的具体结构，在此就不再赘述了。
综上所述，与现有技术相比较，本发明所提供的高精度延迟时钟校准电路，通过采用由待测延迟时钟信号成生扩展脉冲的技术方案，以及利用两个高频率同源的系统时钟信号对扩展脉冲进行宽度检测的技术方案，实现了对待测延迟时钟的实时测量和校准，从而使数字电路系统中的延迟时钟信号能够在受到外界环境影响，例如温度变化或电源电压变化的情况下，不会发生延迟时间的漂移。该延迟时钟校准电路具有结构设计巧妙合理、设计成本较低、校准精度高以及快速校准等有益效果。
以上对本发明所提供的一种高精度延迟时钟校准电路及芯片进行了详细的说明。对本领域的一般技术人员而言，在不背离本发明实质内容的前提下对它所做的任何显而易见的改动，都将属于本发明专利权的保护范围。

Claims (10)

1.一种高精度延迟时钟校准电路，其特征在于包括脉冲扩展单元、延迟时间检测单元和校准状态机逻辑单元；其中，
所述脉冲扩展单元用于根据延迟时钟信号及其原始时钟信号生成扩展脉冲信号，输出至所述延迟时间检测单元；
所述延迟时间检测单元用于检测所述扩展脉冲信号的宽度，并将检测结果输出至所述校准状态机逻辑单元；
所述校准状态机逻辑单元用于根据检测结果实时校准所述延迟时钟信号。
2.如权利要求1所述的高精度延迟时钟校准电路，其特征在于：
所述脉冲扩展单元由第一寄存器(RS1)、第二寄存器(RS2)、第一反相器(INV1)、第二反相器(INV2)和第一或门(OR1)组成；其中，
所述原始时钟信号输入端与第一寄存器(RS1)的时钟端连接，所述延迟时钟信号输入端与第二寄存器(RS2)的时钟端连接；第一寄存器(RS1)的输入端与第一反相器(INV1)的输入端连接，第一反相器(INV1)的输出端与第一寄存器(RS1)的输出端连接，同时，第一寄存器(RS1)的输出端与第一或门(OR1)的第一输入端连接；第二寄存器(RS2)的输入端与第二反相器(INV2)的输入端连接，第二反相器(INV2)的输出端与第二寄存器(RS2)的输出端连接，同时，第二寄存器(RS2)的输出端与第一或门(OR1)的第二输入端连接，第一或门(OR1)的输出端与所述脉冲扩展单元的输出端连接。
3.如权利要求2所述的高精度延迟时钟校准电路，其特征在于：
所述脉冲扩展单元产生的扩展脉冲信号宽度T1与延迟时钟信号的延迟时间Δt满足如下公式：
Δt＝T1-T
其中，T为原始时钟信号和延迟时钟信号的周期。
4.如权利要求1所述的高精度延迟时钟校准电路，其特征在于：
所述脉冲扩展单元由第三寄存器(RS3)、第四寄存器(RS4)、第一比较器(Comp1)、第一计数器(Coun1)和第二或门(OR2)组成；其中，
所述原始时钟信号输入端与第三寄存器(RS3)的时钟端及第一计数器(Coun1)的输入端连接，第一计数器(Coun1)的输出端与第一比较器(Comp1)的第二输入端连接，系统给定值信号输入端与第一比较器(Comp1)的第一输入端连接，第一比较器(Comp1)的输出端与第三寄存器(RS3)的输入端连接，第三寄存器(RS3)的输出端与第二或门(OR2)的第一输入端及第四寄存器(RS4)的输入端连接；所述延迟时钟信号输入端与第四寄存器(RS4)的时钟端连接，第四寄存器(RS4)的输出端与第二或门(OR2)的第二输入端连接，第二或门(OR2)的输出端与所述脉冲扩展单元的输出端连接。
5.如权利要求4所述的高精度延迟时钟校准电路，其特征在于：
所述脉冲扩展单元产生的扩展脉冲信号宽度T1与延迟时钟信号的延迟时间Δt满足如下公式：
Δt＝T1-n*T
其中，T为原始时钟信号和延迟时钟信号的周期；n为系统给定值，且n为大于1的正整数。
6.如权利要求1所述的高精度延迟时钟校准电路，其特征在于：
所述延迟时间检测单元由第五寄存器(RS5)、第六寄存器(RS6)、第三反相器(INV3)、第一门控时钟(GCK1)、第二门控时钟(GCK2)、第二计数器(Coun2)、第三计数器(Coun3)和第二比较器(Comp2)构成；其中，
所述扩展脉冲信号输入端一方面与第五寄存器(RS5)的时钟端连接，另一方面通过第三反相器(INV3)与第六寄存器(RS6)的时钟端连接；第一系统时钟信号输入端与第一门控时钟(GCK1)的时钟端连接，第二系统时钟信号输入端与第二门控时钟(GCK2)的时钟端连接；第五寄存器(RS5)的输入端与电源高电平端连接，第五寄存器(RS5)的输出端与第一门控时钟(GCK1)的使能端连接，第一门控时钟(GCK1)的输出端与第二计数器(Coun2)的输入端连接，第二计数器(Coun2)的输出端与第二比较器(Comp2)的第一输入端及所述延迟时间检测单元的第一输出端连接；第六寄存器(RS6)的输入端与电源高电平端连接，第六寄存器(RS6)的输出端与第二门控时钟(GCK2)的使能端连接，第二门控时钟(GCK2)的输出端与第三计数器(Coun3)的输入端连接，第三计数器(Coun3)的输出端与第二比较器(Comp2)的第二输入端连接；第二比较器(Comp2)的输出端分别与第五寄存器(RS5)和第六寄存器(RS6)的复位端以及所述延迟时间检测单元的第二输出端连接。
7.如权利要求6所述的高精度延迟时钟校准电路，其特征在于：
在所述延迟时间检测单元中，增加第一格雷码计数器(Gray1)和第二格雷码计数器(Gray2)；其中，第一格雷码计数器(Gray1)连接于所述第二计数器(Coun2)之后，第二格雷码计数器(Gray2)连接于所述第三计数器(Coun3)之后，用于提高检测结果的可靠性。
8.如权利要求6或7任意一项所述的高精度延迟时钟校准电路，其特征在于：
所述延迟时间检测单元所检测的所述扩展脉冲信号宽度T1满足如下公式：
T1＝m(T01-T02)
其中，T01为第一系统时钟信号的周期；T02为第二系统时钟信号的周期；m为第二计数器(Coun2)和第三计数器(Coun3)的计数值相等时的计数值。
9.如权利要求6～8中任意一项所述的高精度延迟时钟校准电路，其特征在于：
所述第一系统时钟信号和所述第二系统时钟信号均为由锁相环产生的同源时钟信号；当所述第一系统时钟信号和所述第二系统时钟信号的周期之差减小时，所述延迟时间检测单元的检测精度提高。
10.一种集成电路芯片，其特征在于包括权利要求1～9中任意一项所述高精度延迟时钟校准电路。
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