JP2853945B2

JP2853945B2 - 半導体集積回路装置

Info

Publication number: JP2853945B2
Application number: JP4345022A
Authority: JP
Inventors: 啓一川名
Original assignee: Kawasaki Steel Corp
Current assignee: JFE Steel Corp
Priority date: 1992-12-25
Filing date: 1992-12-25
Publication date: 1999-02-03
Anticipated expiration: 2014-02-03
Also published as: JPH06194409A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体集積回路装置、
特に、入力回路のしきい値電圧を容易に測定することが
可能な半導体集積回路装置に関する。

【０００２】

【従来の技術】従来、完成した半導体集積回路装置の試
験は、一般にＬＳＩテスタと呼ばれる試験装置を用いて
行われている。製造ラインから出てきた半導体集積回路
装置の性能試験だけでなく、ユーザにおいても、必要に
よりこのＬＳＩテスタを用いて半導体集積回路装置の機
能の確認や入力しきい値電圧、及び遅延時間等の試験が
行われている。

【０００３】このうち、入力しきい値電圧の試験は、入
力電圧を変動させて機能試験を行い、機能試験をパスす
る電圧の範囲から入力しきい値電圧を測定していた。

【０００４】このような測定方法では、内部回路によっ
て入力信号の競合によって正確な値が測定できないこと
がある。また入力信号の変化が外部への出力端子の信号
変化として現れない場合には、その入力端子の入力しき
い値電圧を測定するための外部出力端子が必要となる。
その結果集積回路装置全体の端子数を増加させる一因と
なり、パッケージによっては端子数の制限により入力し
きい値電圧の測定ができない入力端子が出てくる可能性
があった。

【０００５】このような問題を解決するための従来の改
良された半導体集積回路装置の例が、特開平２−２９１
１６４号公報に記載されている。ここに記載されている
半導体集積回路装置の回路図が図７に示されている。図
７に示されているように、外部からの信号を入力する入
力端子Ｐ１、Ｐ２、…ＰＮには、入力バッファＩ１、Ｉ
２、…ＩＮがそれぞれ接続されており、外部からの信号
はこれらの入力バッファＩ１、Ｉ２…ＩＮを介して内部
論理回路に供給されている。更に、各入力バッファＩ
１、Ｉ２…ＩＮには、対応して２入力ＮＡＮＤゲートＱ
１、Ｑ２、ＱＮが設けられており、それぞれの入力バッ
ファの出力が対応する２入力ＮＡＮＤゲートの一方の入
力端子に接続されている。

【０００６】２入力ＮＡＮＤゲートＱ１の他方の入力端
子は電源端子ＶDDに接続されており、出力端子は隣接す
るＮＡＮＤゲートＱ２の他方の入力端子に接続されてい
る。以下、同様にして、ＮＡＮＤゲートＱ２の出力端子
は、ＮＡＮＤゲートＱ３の他方の入力端子に、ＮＡＮＤ
ゲートＱＮ−１の出力端子はＮＡＮＤゲートＱＮの他方
の入力端子に接続されている。そして、最後のＮＡＮＤ
ゲートＱＮの出力端子は外部出力端子ＳＯを介して外部
に取り出されている。

【０００７】このような構成により、各入力端子（各入
力バッファ）の入力しきい値電圧を求めることが可能で
ある。以下、その動作を説明する。図８には、この従来
の改良された半導体集積回路装置の動作を表すタイムチ
ャートが示されている。図８に示されている例は、入力
端子Ｐ１の入力しきい値電圧を検査する際のタイムチャ
ートである。まず、検査の対象である入力端子Ｐ１以外
の入力端子Ｐ２、Ｐ３、…ＰＮに印加する信号を全て
「Ｈ」に設定する。すると、ＮＡＮＤゲートＱ２、Ｑ
３、…ＱＮのＡ入力端子には全て「Ｈ」が印加される。
そのため、ＮＡＮＤゲートＱ２、Ｑ３、…ＱＮは、それ
ぞれのＢ入力端子に印加される信号を反転して出力す
る。その結果、入力端子Ｐ１に入力する信号が「Ｈ」か
ら「Ｌ」、又は「Ｌ」から「Ｈ」へ変化すると即ちＮＡ
ＮＤゲートＱ１の出力端子が「Ｌ」から「Ｈ」又は
「Ｈ」から「Ｌ」へ変化すると、それに伴って、ＮＡＮ
ＤゲートＱ２、…ＱＮの出力状態は反転する。図９に示
されているタイムチャートは、入力端子Ｐ１に印加され
ている信号が「Ｈ」から「Ｌ」へ変化する際の各種信号
の変化を表している。図９から理解されるように、入力
端子Ｐ１の信号が変化することによって、各ＮＡＮＤゲ
ートの出力端子に表れる信号が反転し、最後のＮＡＮＤ
ゲートＱＮの出力端子に現れ、外部出力端子ＳＯを介し
て外部に検出される。

【０００８】従って、入力端子Ｐ１に印加される信号が
何ボルトかで外部出力端子ＳＯに表れる信号が変化した
かを検査することにより、入力端子Ｐ１の入力しきい値
電圧を測定することが可能である。

【０００９】以下、同様にして、各入力端子Ｐ２、Ｐ
３、…ＰＮの入力しきい値電圧をそれぞれ測定すること
が可能である。

【００１０】

【発明が解決しようとする課題】従来の半導体集積回路
装置においては上述したように各入力端子にそれぞれ対
応させてＮＡＮＤゲートを備え、それらの間を接続する
ことにより、各入力端子の入力しきい値電圧を測定する
ことができた。

【００１１】しかしながら、このＮＡＮＤゲート間の配
線は、図９に示されているようにＬＳＩチップの中をか
なり長い距離にわたって上下左右に横断して張り巡らさ
れるおそれがある。これは、入力バッファは外部からの
入力信号を増幅する回路であるため、ＬＳＩチップの周
辺付近のＩ／Ｏ部の近傍に入力バッファが設けられるこ
とが多いからである。

【００１２】このような状態を避けるには、予めＬＳＩ
チップ上の実際の配置を考慮しながら回路設計を行う必
要があるが、回路の設計を行う際に実際のＬＳＩチップ
上の配置を考慮しながら回路設計を行うことは極めて困
難である。

【００１３】本発明は上記課題に鑑みなされたもので、
その目的は、ＬＳＩチップ上に、長距離の配線を設ける
ことなく各入力端子の入力しきい値電圧を測定すること
が可能な半導体集積回路装置を得ることである。

【００１４】

【課題を解決するための手段】第１の本発明は上記課題
を解決するために、外部からの信号を入力する入力端子
ごとに設けられている入力バッファ回路と、前記各入力
バッファ回路ごとに設けられているＭＯＳ型トランジス
タであって、それぞれ対応する前記入力バッファ回路の
出力端子にゲートが接続されているＭＯＳ型トランジス
タと、外部の測定装置に接続されるべき検査出力端子
と、一方端が電源端子に接続され、他方端が前記検査出
力端子に接続されている抵抗素子と、を含み、前記抵抗
素子の前記他方端は、全ての前記ＭＯＳ型トランジスタ
のドレイン端子に共通に接続され、全ての前記ＭＯＳ型
トランジスタのソース端子は、接地されていることを特
徴とする半導体集積回路装置である。

【００１５】第２の本発明は上記課題を解決するため
に、外部からの信号を入力する入力端子ごとに設けられ
ている入力バッファ回路と、前記各入力バッファ回路ご
とに設けられている定電流回路であって、対応する前記
入力バッファ回路の出力端子にイネイブル端子がそれぞ
れ接続されている定電流回路と、全ての前記定電流回路
の出力端子が接続され、外部の測定装置に前記定電流回
路からの電流を出力する検査出力端子と、を含み、前記
各定電流回路は、対応する前記入力バッファ回路の出力
端子に表れる信号が所定の値である場合にイネイブルさ
れ、所定の電流をその出力端子から出力することを特徴
とする半導体集積回路装置である。

【００１６】

【作用】第１の本発明におけるＭＯＳ型トランジスタの
ドレイン端子は、一方端が電源端子に接続されている抵
抗素子の他方端に共通に接続されている。従って、前記
抵抗素子の他方端には、全てのＭＯＳ型トランジスタの
ドレイン端子の出力信号がワイアードＯＲされて表れ
る。即ち、この抵抗素子の他方端に接続されている検査
出力端子には、いずれか１個のＭＯＳ型トランジスタが
ＯＮ作動していれば、接地電位が表れる。

【００１７】第２の本発明における定電流回路は、イネ
イブルされると、検査出力端子に所定の定電流を供給す
る。従って、この検査出力端子に流れる電流を計測する
ことにより、何個の定電流回路が入力バッファ回路の出
力信号によってイネイブルされたかを知ることができ
る。

【００１８】

【実施例】以下、本発明の好適な実施例を図面に基づい
て説明する。

【００１９】実施例１実施例１による半導体集積回路装置の回路図が図１に示
されている。図１に示されているように、本実施例にお
いても外部から各入力端子Ｐ１、Ｐ２、…ＰＮに入力す
る信号は、入力バッファＩ１、Ｉ２、Ｉ３、…ＩＮを介
して内部論理回路２２に供給されている。本実施例にお
いて特徴的なことは、各入力バッファＩ１、Ｉ２、Ｉ
３、…ＩＮの出力端子がそれぞれゲートに接続されてい
るＭＯＳ型トランジスタＴｒ１、Ｔｒ２、Ｔｒ３、…Ｔ
ｒＮが備えられていることである。これらのＭＯＳ型ト
ランジスタＴｒ１、Ｔｒ２、Ｔｒ３、…ＴｒＮのソース
端子は全て接地されている。また、全てのドレイン端子
は抵抗Ｒの一端に共通に接続されている。この抵抗Ｒの
他方端は電源端子ＶDDに接続されている。即ち、この抵
抗Ｒと全てのドレイン端子との共通接続点には、各ＭＯ
Ｓ型トランジスタＴｒ１、Ｔｒ２、Ｔｒ３、…ＴｒＮの
出力のワイアードＯＲされた信号が表れる。ここに現れ
た信号は検査信号バッファ２０を介して検査出力端子Ｓ
Ｏに出力されている。

【００２０】従って、１個またはそれ以上の個数のＭＯ
Ｓ型トランジスタＴｒ（１、２、３、…Ｎ）が、入力バ
フッファＩ（１、２、３、…Ｎ）の出力端子が「１」に
なることによりＯＮ作動すれば、前記検査出力端子ＳＯ
の出力は「０」となる。そして、全てのＭＯＳ型トラン
ジスタＴｒ（１、２、３、…Ｎ）がＯＦＦ作動している
ときのみに、検査出力端子ＳＯの出力は「１」となる。

【００２１】なお、従来の技術においては、信号の値を
「Ｈ」と「Ｌ」との２種類として説明したが、本実施例
においては、これらを「１」と「０」の２種類として説
明する。

【００２２】上に述べたような構成の半導体集積回路装
置の動作を図２を用いて説明する。図２には、本実施例
の半導体集積回路装置において各入力端子Ｐ（１、２、
３、…Ｎ）の入力しきい値電圧を試験する際に各入力端
子Ｐ（１、２、３、…Ｎ）に供給する信号のパターンが
示されている。まず、図２の上段に示されているように
パターン１を各入力端子Ｐ（１、２、３、…Ｎ）に供給
する。即ち、入力端子Ｐ１以外の入力端子に全て「０」
を供給し、この状態で、入力端子Ｐ１に「０」から
「１」に変化する信号を与える。すると、入力端子Ｐ１
に供給されている信号が入力バッファＩ１の入力しきい
値電圧を越えたときには入力バッファＩ１の出力端子が
「１」になり、ＭＯＳ型トランジスタＴｒ１がＯＮ作動
する。この結果、検査出力端子ＳＯの出力信号は「０」
となる。このようにして、入力端子Ｐ１に供給する信号
の電圧を低い電圧から高い電圧に徐々に変化させ、検査
出力端子ＳＯに表れる信号に変化が生じる入力電圧の値
を計測する。これによって、その入力端子における入力
しきい値電圧を測定することが可能である。

【００２３】以下、このような工程を入力端子Ｐ１から
ＰＮまで繰り返すことにより各入力端子における入力し
きい値電圧の測定が可能である。図２には、このための
パターンが示されており、入力端子Ｐ２における入力し
きい値電圧を検査するためには図２のパターン２を、入
力端子Ｐ３における入力しきい値電圧を測定するために
はパターン３を、それぞれ適用する。以下、この工程を
図２に示されているパターンＮまで繰り返すことにより
全ての入力端子Ｐ（１、２、…Ｎ）における入力しきい
値電圧を全て測定することが可能である。

【００２４】本実施例において特徴的なことはＭＯＳ型
トランジスタＴｒ（１、２、…Ｎ）のドレイン端子が全
て共通に抵抗Ｒに接続されていること、即ちワイアード
ＯＲされていることである。ワイアードＯＲ接続である
ため、各ＭＯＳ型トランジスタＴｒ（１、２、３、…
Ｎ）を接続する順番を考慮する必要はない。このこと
が、本実施例において種々の作用効果を奏する点であ
る。すなわち、上述したように従来の半導体集積回路装
置においては隣接するＮＡＮＤゲートをそれぞれ順番に
接続する必要があり、そのためＬＳＩチップの中を、比
較的長距離にわたって配線が行われてしまったのである
が、本実施例においてはワイアードＯＲ接続のため、順
番に接続する必要がない。従って、ＬＳＩチップ上に配
線する際の自由度が高まり、ＬＳＩチップを縦断するよ
うな長距離の配線を防止することができる。

【００２５】以上述べたように本実施例によれば、ＬＳ
Ｉチップ上を横断するような長距離の配線をしなくと
も、各入力端子の入力しきい値電圧をそれぞれ簡易に測
定することが可能となる半導体集積回路装置が得られ
る。

【００２６】実施例２本実施例２による半導体集積回路装置の回路図が図３に
示されている。図３に示されているように、各入力端子
Ｐ（１、２、…Ｎ）の入力バッファＩ（１、２、…Ｎ）
の出力端子には、その出力端子に表れる信号によってイ
ネイブル・ディスエイブルされる定電流回路が接続され
ている。例えば、入力バッファＩ１には、トランジスタ
Ｔｒ２１ａ、ｂ、ｃの３つのトランジスタからなる定電
流回路が接続されている。トランジスタＴｒ２１ｂ、ｃ
は電流ミラー回路を構成し、ダイオード接続されたトラ
ンジスタＴｒ２１ｂに流れる電流がトランジスタＴｒ２
１ａによって制御されている。そして、トランジスタＴ
ｒ２１ｂに流れる電流と同一の大きさの電流がトランジ
スタＴｒ２１ｃに流れる。

【００２７】トランジスタＴｒ２１ａのゲート端子が、
入力バッファＩ１の出力端子に接続されているため、こ
の定電流回路のイネイブル・ディスエイブルが入力バッ
ファＩ１の出力信号によって制御されている。すなわ
ち、入力バッファＩ１の出力信号が「０」である場合に
は定電流回路はディスエイブルされ、入力バッファＩ１
の出力信号が「１」である場合にはイネイブルされる。
その他の入力端子Ｐ（２、…Ｎ）の入力バッファＩ
（１、…Ｎ）の出力端子にも、同様の定電流回路が接続
されている。各定電流回路の出力電流は全てＩｏの大き
さに設定され、全ての出力端子は共通に接続され、電流
バッファ２４を介して検査出力端子ＳＯに接続されてい
る。

【００２８】本実施例において特徴的なことは、検査出
力端子ＳＯから出力される電流の大きさが、出力が
「１」となっている入力バッファＩ（１、…Ｎ）の個数
に比例していることである。従って、単に入力バッファ
Ｉの出力端子に表れる信号が反転したか否かだけでな
く、出力信号が「１」となっている入力バッファＩ
（１、…Ｎ）の個数を知ることが可能である。

【００２９】本実施例による半導体集積回路装置におい
て入力しきい値電圧を試験する際の入力端子Ｐ（１、…
Ｎ）に供給する信号のパターンの例が図４に示されてい
る。まず、本実施例の半導体集積回路装置の入力端子Ｐ
２…ＰＮには全て「０」の信号を入力し、入力端子Ｐ１
にのみ「０」から「１」に変化する信号を与える。する
と、検査出力端子ＳＯに表れる電流の大きさは入力端子
Ｐ１に印加される信号が入力しきい値電圧を越えたとき
に０からＩｏへ変化する。従って、この変化を検出した
際の入力端子Ｐ１に印加されている電圧を調べれば、入
力端子Ｐ１の入力しきい値電圧が判明する。このような
信号のパターンが図４のパターン１として示されてい
る。以下同様にして入力端子Ｐ２…ＰＮに対してもその
入力しきい値電圧が検査されるわけであるが、本実施例
においては検査が終了した入力端子Ｐに印加される信号
は「１」に保持される。これは、本実施例においては検
査出力端子に出力される信号が電流信号であるため、そ
の大きさを計測することにより出力信号が「１」となる
入力バッファＩの個数を知ることができるからである。
例えば、図４に示されているパターン２においては、入
力端子Ｐ１に印加される信号はパターン１の通り「１」
に保持され、入力端子Ｐ３…ＰＮに印加される信号が
「０」に維持され、入力端子Ｐ２に印加される信号を
「０」から「１」に変化させる。このパターン２におい
ては、検査出力端子ＳＯに表れる電流信号は、入力端子
Ｐ２に印加される信号が入力しきい値電圧を越えた際
に、電流の大きさがＩｏから２Ｉｏに変化するであろ
う。したがって、電流の大きさのＩｏから２Ｉｏへの変
化を検出することにより、入力端子Ｐ２に対する入力し
きい値電圧を求めることができる。以下、同様にして入
力端子ＰＮまで全ての入力端子Ｐに対する入力しきい値
電圧が検査される。

【００３０】図５に、本実施例の半導体集積回路装置に
おける他の試験の方法を説明するグラフが示されてい
る。この方法によれば、全ての入力端子Ｐ（１、…Ｎ）
に対して同一の電圧が一斉に印加される。そしてこの印
加されている信号の電圧を徐々に上昇させながら、検査
出力端子ＳＯの出力電流を観察する方法である。図５に
は、その観察の結果の一例が示されている。まず、横軸
は全ての入力端子Ｐに印加される入力電圧であり、縦軸
は検査出力端子ＳＯに表れる出力電流の値である。な
お、図５に示されている例においては、入力端子の個数
は１０個としている。図５から理解されるように、全て
の入力端子Ｐに印加される入力電圧が１．８ボルトに達
すると、検査出力端子ＳＯに表れる出力電流は２Ｉｏと
なり、入力電圧が１．９ボルトに達すると出力電流は８
Ｉｏとなる。そして、入力電圧が２．０ボルトに達する
と出力電流は１０Ｉｏとなる。このグラフから分かるこ
とは、各入力端子Ｐ（１…１０）の入力バッファＩ（１
…１０）の入力しきい値電圧のばらつきである。すなわ
ち図５に示されているグラフから所定の入力電圧に対し
て、その出力電圧が「１」となっている入力バッファの
個数が計算され、その差分を採ることにより、入力しき
い値電圧ごとの入力バッファの個数が計算される。その
計算結果を表したものが図６に示されているヒストグラ
ムである。例えば、図５に示されているように、入力電
圧が１．８ボルトに達したときに検査出力端子ＳＯから
の出力電流が２Ｉｏであることから、図６に示されてい
るようなしきい値電圧が１．８ボルトとなる入力端子Ｐ
の個数は２個であることが分かる。この図６に示されて
いるヒストグラムの横軸はしきい値電圧であり、縦軸は
対応するしきい値電圧を有する入力端子Ｐの入力バッフ
ァＩの個数である。同様にして、入力電圧が１．９ボル
トに達すると、図５に示されているように検査出力端子
ＳＯの出力電流は８Ｉｏとなることから、図６に示され
ているようにしきい値電圧が１．９ボルトである入力バ
ッファは６個であることが分かる。更に、同様にしてし
きい値電圧が２．０ボルトである入力バッファの個数は
２個であることが計算される。

【００３１】一般に、実際の半導体集積回路装置の製品
の検査においては、各入力端子それぞれのしきい値電圧
を個別に計測するよりも、全体としてのしきい値電圧及
びそのばらつきを知ることが統計上重要である。従っ
て、図５及び図６に示されている方法によれば各入力端
子Ｐの入力バッファＩの入力しきい値電圧を個別に測定
するよりも迅速に半導体集積回路装置全体の入力しきい
値電圧及びそのばらつきを測定することが可能であるの
で生産工程における検査において極めて好適である。

【００３２】以上述べたように本実施例によれば、各入
力バッファＩ（１…Ｎ）の出力信号に応じてイネイブル
・ディスエイブルされる定電流回路をそれぞれ設けたの
で、出力端子の状態が「１」となっている入力バッファ
Ｉの個数を知ることができる。従って、入力端子Ｐの入
力バッファＩの入力しきい値電圧を個別に測定すること
はもちろん、半導体集積回路装置全体としての入力しき
い値電圧及びそのばらつきを迅速に計測することも可能
である。

【００３３】

【発明の効果】以上述べたように、第１の本発明によれ
ばＬＳＩチップ上を長距離にわたって横断する配線をす
ることなく、個別の入力端子の入力バッファの入力しき
い値電圧をそれぞれ測定することが可能である。従っ
て、各入力端子の入力しきい値電圧を測定可能な半導体
集積回路であって、ＬＳＩチップ上の配線の制約の少な
い半導体集積回路装置が得られるという効果を有する。

【００３４】第２の本発明によれば、出力信号が「１」
となっている入力バッファの個数に比例した電流が検査
出力端子から得られる半導体集積回路装置が得られる。
従って、その半導体集積回路装置に含まれる入力バッフ
ァのしきい値電圧のばらつきを一度に求めることが可能
な半導体集関回路装置が得られるという効果を有する。

【図面の簡単な説明】

【図１】本実施例１の半導体集積回路装置の回路図であ
る。

【図２】本実施例１の半導体集積回路装置の入力しきい
値電圧を測定する際に各入力端子に印加される信号のパ
ターンを表す図である。

【図３】本実施例２による半導体集積回路装置の回路図
である。

【図４】本実施例２の半導体集積回路装置の入力しきい
値電圧を測定する際に各入力端子に印加される信号のパ
ターンを示す図である。

【図５】本実施例２の半導体集積回路装置の入力端子に
全て同一の入力信号を印加した際の出力電流の変化の例
を示す図である。

【図６】図５に示されている出力電流の変化に基づいて
入力バッファのしきい値電圧の分布を表すヒストグラム
である。

【図７】従来の半導体集積回路の回路図である。

【図８】従来の半導体集積回路の動作を表すタイムチャ
ートである。

【図９】従来の半導体集積回路の不具合を示す図であ
る。

【符号の説明】

２０検査信号バッファ２２内部論理回路２４電流バッファ２８テストモードバッファＰ（１、２、…Ｎ）入力端子Ｉ（１、２、…Ｎ）入力バッファＴｒ（１、２、…Ｎ）ＭＯＳ型トランジスタ

Claims

(57)【特許請求の範囲】

【請求項１】外部からの信号を入力する入力端子ごと
に設けられている入力バッファ回路と、前記各入力バッファ回路ごとに設けられているＭＯＳ型
トランジスタであって、それぞれ対応する前記入力バッ
ファ回路の出力端子にゲートが接続されているＭＯＳ型
トランジスタと、外部の測定装置に接続されるべき検査出力端子と、一方端が電源端子に接続され、他方端が前記検査出力端
子に接続されている抵抗素子と、を含み、前記抵抗素子の前記他方端は、全ての前記ＭＯＳ型トラ
ンジスタのドレイン端子に共通に接続され、全ての前記ＭＯＳ型トランジスタのソース端子は、接地
されていることを特徴とする半導体集積回路装置。
【請求項２】外部からの信号を入力する入力端子ごと
に設けられている入力バッファ回路と、前記各入力バッファ回路ごとに設けられている定電流回
路であって、対応する前記入力バッファ回路の出力端子
にイネイブル端子がそれぞれ接続されている定電流回路
と、全ての前記定電流回路の出力端子が接続され、外部の測
定装置に前記定電流回路からの電流を出力する検査出力
端子と、を含み、前記各定電流回路は、対応する前記入力バッファ回路の
出力端子に表れる信号が所定の値である場合にイネイブ
ルされ、所定の電流をその出力端子から出力することを
特徴とする半導体集積回路装置。