JPH06109815A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH06109815A JPH06109815A JP4259191A JP25919192A JPH06109815A JP H06109815 A JPH06109815 A JP H06109815A JP 4259191 A JP4259191 A JP 4259191A JP 25919192 A JP25919192 A JP 25919192A JP H06109815 A JPH06109815 A JP H06109815A
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- JP
- Japan
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- input
- circuit
- high voltage
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Abstract
(57)【要約】
【目的】半導体集積回路のＢＴ（バーンイン・テスト）
において、入力端子数に影響される事なく、最少の外付
け部品点数でＢＴを行なう。 【構成】高電圧検出回路２の電圧レベル判定結果信号に
より、Ｐ型トランジスタＱ１〜Ｑ５で、インバータＧ
１，Ｇ２，Ｇ４〜Ｇ６の入力を電源電位ＶＤＤに固定
し、ＢＴを行なう。
において、入力端子数に影響される事なく、最少の外付
け部品点数でＢＴを行なう。 【構成】高電圧検出回路２の電圧レベル判定結果信号に
より、Ｐ型トランジスタＱ１〜Ｑ５で、インバータＧ
１，Ｇ２，Ｇ４〜Ｇ６の入力を電源電位ＶＤＤに固定
し、ＢＴを行なう。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路に関し、
特にバーンインテスト（以下ＢＴと称す）時の外付け回
路部品を簡略化し、汎用性の高いＢＴ用ボード（以下Ｂ
Ｔ板と称す）を構成出来るようにした半導体集積回路に
関する。
特にバーンインテスト（以下ＢＴと称す）時の外付け回
路部品を簡略化し、汎用性の高いＢＴ用ボード（以下Ｂ
Ｔ板と称す）を構成出来るようにした半導体集積回路に
関する。
【０００２】
【従来の技術】従来の半導体集積回路のＢＴは、図３に
示すように、半導体集積回路（以下ＩＣと称す）１の各
入力端子３１〜３７を、それぞれ抵抗Ｒ２〜Ｒ７で電源
電位ＶＤＤに固定し、ＧＮＤ電位は直接ＧＮＤ端子３８
に、電源は電流制限用抵抗Ｒ１を通して端子３１に供給
し、ＢＴを行っていた。ＩＣ１は、６個のインバータＧ
１〜Ｇ６で構成されるＭＯＳＩＣであり、インバータＧ
１〜Ｇ６の各入力には、抵抗Ｒ２〜Ｒ７を通して電源電
位ＶＤＤを印加して、インバータＧ１〜Ｇ６の入力にＨ
レベルを入力し、出力として出力端子４０〜４５にＬレ
ベルすなわちＧＮＤ電位を得る。
示すように、半導体集積回路（以下ＩＣと称す）１の各
入力端子３１〜３７を、それぞれ抵抗Ｒ２〜Ｒ７で電源
電位ＶＤＤに固定し、ＧＮＤ電位は直接ＧＮＤ端子３８
に、電源は電流制限用抵抗Ｒ１を通して端子３１に供給
し、ＢＴを行っていた。ＩＣ１は、６個のインバータＧ
１〜Ｇ６で構成されるＭＯＳＩＣであり、インバータＧ
１〜Ｇ６の各入力には、抵抗Ｒ２〜Ｒ７を通して電源電
位ＶＤＤを印加して、インバータＧ１〜Ｇ６の入力にＨ
レベルを入力し、出力として出力端子４０〜４５にＬレ
ベルすなわちＧＮＤ電位を得る。
【０００３】インバータＧ１〜Ｇ６は、図４に示すよう
に、いずれもＰ型トランジスタＱＰとＮ型トランジスタ
ＱＮとで構成され、入力ＩＮにＨレベルが印加されるの
で、Ｐ型トランジスタＱＰはオフ、Ｎ型トランジスタＱ
Ｎはオンし、Ｐ型トランジスタＱＰのソース・ドレイン
に電圧が印加され、エージングが行われる事になる。
に、いずれもＰ型トランジスタＱＰとＮ型トランジスタ
ＱＮとで構成され、入力ＩＮにＨレベルが印加されるの
で、Ｐ型トランジスタＱＰはオフ、Ｎ型トランジスタＱ
Ｎはオンし、Ｐ型トランジスタＱＰのソース・ドレイン
に電圧が印加され、エージングが行われる事になる。
【０００４】
【発明が解決しようとする課題】図３において、抵抗Ｒ
２〜Ｒ７でインバータＧ２〜Ｇ７の入力を電源電位ＶＤ
Ｄに固定せずにオープン状態にすると、Ｐ型トランジス
タＱＰ，Ｎ型トランジスタＱＮの各トランジスタのゲー
ト電位は不定となり、場合によっては両トランジスタＱ
Ｐ，ＱＮが同時オンとなり、過大な貫通電流が流れ、Ｉ
Ｃ１の信頼性を劣化させる原因となる。
２〜Ｒ７でインバータＧ２〜Ｇ７の入力を電源電位ＶＤ
Ｄに固定せずにオープン状態にすると、Ｐ型トランジス
タＱＰ，Ｎ型トランジスタＱＮの各トランジスタのゲー
ト電位は不定となり、場合によっては両トランジスタＱ
Ｐ，ＱＮが同時オンとなり、過大な貫通電流が流れ、Ｉ
Ｃ１の信頼性を劣化させる原因となる。
【０００５】このため、入力端子３２〜３７の電位を固
定させる抵抗Ｒ２〜Ｒ７は必ず必要となる。又抵抗削減
のため、各入力端子３２〜３７を直接電源電位ＶＤＤに
接続すると、ＢＴ中に劣化によって入力の耐圧が無くな
った時に、過大電流が入力に流れ込み、ＢＴ用電源電圧
の低下や最悪時には、電源の破壊、ＢＴ板の焼失といっ
た状況になる恐れがあり、電流を制限する抵抗Ｒ２〜Ｒ
７は省略する事は出来ない。
定させる抵抗Ｒ２〜Ｒ７は必ず必要となる。又抵抗削減
のため、各入力端子３２〜３７を直接電源電位ＶＤＤに
接続すると、ＢＴ中に劣化によって入力の耐圧が無くな
った時に、過大電流が入力に流れ込み、ＢＴ用電源電圧
の低下や最悪時には、電源の破壊、ＢＴ板の焼失といっ
た状況になる恐れがあり、電流を制限する抵抗Ｒ２〜Ｒ
７は省略する事は出来ない。
【０００６】この電流制限用抵抗は、入力端子の数だけ
必要であり、又１枚のＢＴ板上には多数のＩＣ１が搭載
されるので、使用する抵抗も莫大なものになる。
必要であり、又１枚のＢＴ板上には多数のＩＣ１が搭載
されるので、使用する抵抗も莫大なものになる。
【０００７】さらに図５に示すように、同じ形状のパッ
ケージで電源，ＧＮＤピン配置も、図３と同じＩＣで
も、内部回路が２ＮＡＮＤゲートＧ１１〜Ｇ１４で構成
されていると、電流制限用抵抗Ｒ１１〜Ｒ１８を接続す
る回路が、図３に示すＩＣ配列と違う為、ＢＴ板を別に
用意する必要があり、ＢＴ板の種類が増加し、ＢＴ費用
が増大するといった欠点があった。
ケージで電源，ＧＮＤピン配置も、図３と同じＩＣで
も、内部回路が２ＮＡＮＤゲートＧ１１〜Ｇ１４で構成
されていると、電流制限用抵抗Ｒ１１〜Ｒ１８を接続す
る回路が、図３に示すＩＣ配列と違う為、ＢＴ板を別に
用意する必要があり、ＢＴ板の種類が増加し、ＢＴ費用
が増大するといった欠点があった。
【０００８】本発明の目的は、前記欠点が解決され、Ｂ
Ｔ板を共用できるようにした半導体集積回路を提供する
ことにある。
Ｔ板を共用できるようにした半導体集積回路を提供する
ことにある。
【０００９】
【課題を解決するための手段】本発明の半導体集積回路
の構成は、前述の欠点を解消するために、外部からの高
電圧を検出して制御信号を発生する電圧検出回路と、所
定回路の入力を前記電圧検出回路の出力により電源また
はＧＮＤ電位に固定する手段と、前記所定回路を前記電
圧検出回路の出力により出力許可状態にする手段とを備
えることを特徴とする。
の構成は、前述の欠点を解消するために、外部からの高
電圧を検出して制御信号を発生する電圧検出回路と、所
定回路の入力を前記電圧検出回路の出力により電源また
はＧＮＤ電位に固定する手段と、前記所定回路を前記電
圧検出回路の出力により出力許可状態にする手段とを備
えることを特徴とする。
【００１０】
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明の半導体集積回路を示す回路図であ
る。図１において、本実施例は、電源電位ＶＤＤが電流
制限用抵抗Ｒ１を通して端子７に供給され、ＧＮＤ電位
は直接ＧＮＤ端子８に接続されている。
る。図１は本発明の半導体集積回路を示す回路図であ
る。図１において、本実施例は、電源電位ＶＤＤが電流
制限用抵抗Ｒ１を通して端子７に供給され、ＧＮＤ電位
は直接ＧＮＤ端子８に接続されている。
【００１１】図１において、本実施例は、インバータＧ
１〜Ｇ６の他に、Ｐ型ＭＯＳトランジスタＱ１〜Ｑ５が
設けられ、各ゲートを制御する高電圧検出回路２が設け
られている。高電圧ＶＨは抵抗Ｒ０，端子３を介して、
高電圧検出回路２に印加される。各トランジスタＱ１〜
Ｑ５のドレイン又はソースには、抵抗Ｒ１，端子７を介
して、定電圧ＶＤＤが印加される。即ち、バーンインテ
ストには、２個の抵抗Ｒ０，Ｒ１と、端子７，３，８が
使用されることになる。
１〜Ｇ６の他に、Ｐ型ＭＯＳトランジスタＱ１〜Ｑ５が
設けられ、各ゲートを制御する高電圧検出回路２が設け
られている。高電圧ＶＨは抵抗Ｒ０，端子３を介して、
高電圧検出回路２に印加される。各トランジスタＱ１〜
Ｑ５のドレイン又はソースには、抵抗Ｒ１，端子７を介
して、定電圧ＶＤＤが印加される。即ち、バーンインテ
ストには、２個の抵抗Ｒ０，Ｒ１と、端子７，３，８が
使用されることになる。
【００１２】いま、高電圧検出回路２に電流制限用抵抗
Ｒ０，端子３を通して高電圧ＶＨを印加すると、高電圧
検出回路２は電圧レベル判定結果信号として各Ｐ型ＭＯ
ＳトランジスタＱ１〜Ｑ５のゲートにＬレベルを出力す
る。この電圧レベル判定結果信号により、Ｐ型ＭＯＳト
ランジスタＱ１〜Ｑ５はすべてオンとなり、インバータ
Ｇ１，Ｇ２，Ｇ４，Ｇ５，Ｇ６のゲート電位は、電源電
位ＶＤＤに固定される。インバータＧ３のゲートには高
電圧が印加されており、インバータＧ１，Ｇ２，Ｇ４，
Ｇ５，Ｇ６は外部の電流制限用抵抗なしで、ゲート電位
を固定する事が出来、少ない外部部品点数でＢＴを行な
うことが出来る。
Ｒ０，端子３を通して高電圧ＶＨを印加すると、高電圧
検出回路２は電圧レベル判定結果信号として各Ｐ型ＭＯ
ＳトランジスタＱ１〜Ｑ５のゲートにＬレベルを出力す
る。この電圧レベル判定結果信号により、Ｐ型ＭＯＳト
ランジスタＱ１〜Ｑ５はすべてオンとなり、インバータ
Ｇ１，Ｇ２，Ｇ４，Ｇ５，Ｇ６のゲート電位は、電源電
位ＶＤＤに固定される。インバータＧ３のゲートには高
電圧が印加されており、インバータＧ１，Ｇ２，Ｇ４，
Ｇ５，Ｇ６は外部の電流制限用抵抗なしで、ゲート電位
を固定する事が出来、少ない外部部品点数でＢＴを行な
うことが出来る。
【００１３】図６は、本発明の第２の実施例のＩＣを示
す回路図である。図６において、本実施例も、高電圧検
出回路２が設けられ、端子３に入力が接続され、その出
力はＰ型ＭＯＳトランジスタＱ１１〜Ｑ１３，Ｑ１５〜
Ｑ１７を介して、ＮＡＮＤゲートＧ１１，Ｇ１３，Ｇ１
４の各入力に接続されている。定電圧ＶＤＤは抵抗Ｒ１
を介して端子７に、高電圧ＶＨは抵抗Ｒ０を介して端子
３に、接地電位はＧＮＤ端子８を介して各々印加されて
いる。
す回路図である。図６において、本実施例も、高電圧検
出回路２が設けられ、端子３に入力が接続され、その出
力はＰ型ＭＯＳトランジスタＱ１１〜Ｑ１３，Ｑ１５〜
Ｑ１７を介して、ＮＡＮＤゲートＧ１１，Ｇ１３，Ｇ１
４の各入力に接続されている。定電圧ＶＤＤは抵抗Ｒ１
を介して端子７に、高電圧ＶＨは抵抗Ｒ０を介して端子
３に、接地電位はＧＮＤ端子８を介して各々印加されて
いる。
【００１４】又、図６に示す様に、内部回路が２ＮＡＮ
ＤゲートＧ１１〜Ｇ１４で構成されるＩＣ１において
も、高電圧検出回路３の電圧レベル判定結果信号によ
り、Ｐ型トランジスタＱ１１〜Ｑ１７がオンし、２ＮＡ
ＮＤゲートＧ１１〜Ｇ１４の入力を電源電位ＶＤＤに固
定するので、外付け回路は図１に示した実施例と同一に
なり、同じＢＴ板で入力数の異なるＩＣのＢＴを行う事
ができる。
ＤゲートＧ１１〜Ｇ１４で構成されるＩＣ１において
も、高電圧検出回路３の電圧レベル判定結果信号によ
り、Ｐ型トランジスタＱ１１〜Ｑ１７がオンし、２ＮＡ
ＮＤゲートＧ１１〜Ｇ１４の入力を電源電位ＶＤＤに固
定するので、外付け回路は図１に示した実施例と同一に
なり、同じＢＴ板で入力数の異なるＩＣのＢＴを行う事
ができる。
【００１５】図２は本発明の第３の実施例のＩＣの入出
力部を示す回路図である。図２において、本実施例で
は、複数の入力端子Ｉ１〜Ｉｎと、複数の入出力端子Ｉ
Ｏ１〜ＩＯｍとを有している。
力部を示す回路図である。図２において、本実施例で
は、複数の入力端子Ｉ１〜Ｉｎと、複数の入出力端子Ｉ
Ｏ１〜ＩＯｍとを有している。
【００１６】まず、通常の使用状態では、高電圧入力端
子Ｉ１には、ＧＮＤ電位から電源電位ＶＤＤまでの、通
常の電圧レベルが印加されており、高電圧検出回路２
は、電圧レベル判定結果信号として、Ｈレベルを出力す
る。電圧レベル判定結果信号は、Ｐ型トランジスタＱＩ
２〜ＱＩｎのゲートに接続されており、各トランジスタ
はオフし、入力端子Ｉ２〜Ｉｎは電位的にオープンとな
り、外部からの入力信号レベルが直接入力される。
子Ｉ１には、ＧＮＤ電位から電源電位ＶＤＤまでの、通
常の電圧レベルが印加されており、高電圧検出回路２
は、電圧レベル判定結果信号として、Ｈレベルを出力す
る。電圧レベル判定結果信号は、Ｐ型トランジスタＱＩ
２〜ＱＩｎのゲートに接続されており、各トランジスタ
はオフし、入力端子Ｉ２〜Ｉｎは電位的にオープンとな
り、外部からの入力信号レベルが直接入力される。
【００１７】入出力端子ＩＯ１〜ＩＯｍの、出力バッフ
ァＢｕ１〜Ｂｕｍの出力制御ゲート２ＮＡＮＤゲートＧ
１０の出力は、電圧レベル判定結果信号がＨレベルなの
で、図示しない内部回路からの制御信号ＣＴＤ（反転
値）の信号となる。例えば、入出力端子ＩＯ１〜ＩＯｍ
を出力モードで使用する時は、図示しない内部回路から
の制御信号ＣＴＢ（反転値）は、Ｌレベルになり、ＮＡ
ＮＤゲートＧ１０のもう一方の入力は、Ｈレベルになっ
ているので、ＮＡＮＤゲートＧ１０の出力は制御信号Ｃ
ＴＬの反転信号Ｈが出力され、出力バッファＢｕ１〜Ｂ
ｕｍの制御ゲートに入力され、出力バッファＢｕ１〜Ｂ
ｕｍはすべてオンとなり、端子ＩＯ１〜ＩＯｍは出力端
子として動作する。
ァＢｕ１〜Ｂｕｍの出力制御ゲート２ＮＡＮＤゲートＧ
１０の出力は、電圧レベル判定結果信号がＨレベルなの
で、図示しない内部回路からの制御信号ＣＴＤ（反転
値）の信号となる。例えば、入出力端子ＩＯ１〜ＩＯｍ
を出力モードで使用する時は、図示しない内部回路から
の制御信号ＣＴＢ（反転値）は、Ｌレベルになり、ＮＡ
ＮＤゲートＧ１０のもう一方の入力は、Ｈレベルになっ
ているので、ＮＡＮＤゲートＧ１０の出力は制御信号Ｃ
ＴＬの反転信号Ｈが出力され、出力バッファＢｕ１〜Ｂ
ｕｍの制御ゲートに入力され、出力バッファＢｕ１〜Ｂ
ｕｍはすべてオンとなり、端子ＩＯ１〜ＩＯｍは出力端
子として動作する。
【００１８】また入力モードで使用する場合は、制御信
号ＣＴＬ（反転値）はＨレベルとなり、出力バッファＢ
ｕ１〜Ｂｕｍの制御ゲートにＬレベルが入力され、出力
バッファＢｕ１〜Ｂｕｍはすべてオフとなり、入出力端
子ＩＯ１〜ＩＯｍに外部から入力された信号は、入力バ
ッファＧＯ１〜ＧＯｍを通して内部回路に入力され、入
出力端子ＩＯ１〜ＩＯｍは入力端子として動作する。
号ＣＴＬ（反転値）はＨレベルとなり、出力バッファＢ
ｕ１〜Ｂｕｍの制御ゲートにＬレベルが入力され、出力
バッファＢｕ１〜Ｂｕｍはすべてオフとなり、入出力端
子ＩＯ１〜ＩＯｍに外部から入力された信号は、入力バ
ッファＧＯ１〜ＧＯｍを通して内部回路に入力され、入
出力端子ＩＯ１〜ＩＯｍは入力端子として動作する。
【００１９】ＢＴを行う場合は、高電圧入力端子Ｉ１に
高電圧を印加すると、高電圧検出回路２は、電圧レベル
判定結果としてＬレベルを出力する。電圧レベル判定結
果信号はＰ型トランジスタＱＩ２〜ＱＩｎのゲートに入
力しており、Ｐ型トランジスタＱＩ２〜ＱＩｎはすべて
オンし、入力バッファＧＩ２〜ＧＩｎのゲートを電源電
位ＶＤＤに固定する。さらに、ゲートＧ１０の出力は制
御信号ＣＴＬ（反転値）に無関係にＨレベルとなるの
で、出力バッファＢｕ１〜Ｂｕｍはすべてオンし、入力
バッファＧＯ１〜ＧＯｍには、出力バッファの出力レベ
ルが印加され、ＧＮＤ電位又は電源電位ＶＤＤのいずれ
かが印加される事になる。
高電圧を印加すると、高電圧検出回路２は、電圧レベル
判定結果としてＬレベルを出力する。電圧レベル判定結
果信号はＰ型トランジスタＱＩ２〜ＱＩｎのゲートに入
力しており、Ｐ型トランジスタＱＩ２〜ＱＩｎはすべて
オンし、入力バッファＧＩ２〜ＧＩｎのゲートを電源電
位ＶＤＤに固定する。さらに、ゲートＧ１０の出力は制
御信号ＣＴＬ（反転値）に無関係にＨレベルとなるの
で、出力バッファＢｕ１〜Ｂｕｍはすべてオンし、入力
バッファＧＯ１〜ＧＯｍには、出力バッファの出力レベ
ルが印加され、ＧＮＤ電位又は電源電位ＶＤＤのいずれ
かが印加される事になる。
【００２０】この時、図示はしていないが、外付け回路
部品は、電源端子の電流制限抵抗と、高電圧端子の電流
制限抵抗の２つの外付けのみであり、非常に少ない部品
で全端子の電位を固定し、ＢＴを行う事が出来る。
部品は、電源端子の電流制限抵抗と、高電圧端子の電流
制限抵抗の２つの外付けのみであり、非常に少ない部品
で全端子の電位を固定し、ＢＴを行う事が出来る。
【００２１】
【発明の効果】以上説明したように、本発明によれば、
ＢＴを行う場合の外付け部品が、電源端子の電流制限用
抵抗と、高電圧検出端子の電流制限抵抗の２つの抵抗し
かなく、たとえＩＣの入力端子数が増加しても、これ以
外の部品を必要としないので、部品数が少なくて済み、
また同一パッケージで、電源端子，ＧＮＤ端子，高電圧
入力端子の３つの端子を共通にすれば、異なる製品で同
じＢＴ板を使用できるので、ＢＴ板を共用化でき、ＢＴ
板の交換等の余分な作業時間も不要になり、結果として
ＢＴ費用を低減することが出来るという効果が得られ
る。
ＢＴを行う場合の外付け部品が、電源端子の電流制限用
抵抗と、高電圧検出端子の電流制限抵抗の２つの抵抗し
かなく、たとえＩＣの入力端子数が増加しても、これ以
外の部品を必要としないので、部品数が少なくて済み、
また同一パッケージで、電源端子，ＧＮＤ端子，高電圧
入力端子の３つの端子を共通にすれば、異なる製品で同
じＢＴ板を使用できるので、ＢＴ板を共用化でき、ＢＴ
板の交換等の余分な作業時間も不要になり、結果として
ＢＴ費用を低減することが出来るという効果が得られ
る。
【図１】本発明の第１の実施例の半導体集積回路を示す
回路図である。
回路図である。
【図２】本発明の第３の実施例の回路図である。
【図３】従来のＢＴの構成を示す回路図である。
【図４】インバータの回路図である。
【図５】従来のＢＴの構成を示す回路図である。
【図６】本発明の第２の実施例の回路図である。
１０ ＩＣ ２０ 高電圧検出回路 ＱＮ Ｎ型トランジスタ Ｑ１〜Ｑ５，Ｑ１１〜Ｑ１７，ＱＩ２〜ＱＩｎ，ＱＰ
Ｐ型トランジスタ Ｒ０〜Ｒ７，Ｒ１１〜Ｒ１８ 電流制限用抵抗 Ｇ１〜Ｇ６，ＧＩ１〜ＧＩｎ，Ｇ０１〜Ｇ０ｍ イン
バータ １〜６，３２〜３７ 入力端子 １１〜１６，４０〜４５ 出力端子 ７ テスト端子 ８，３８ ＧＮＤ端子 Ｂｕ１〜Ｂｕｍ 入力バッファ Ｇ１１〜Ｇ１４ ２入力ＮＡＮＤゲート
Ｐ型トランジスタ Ｒ０〜Ｒ７，Ｒ１１〜Ｒ１８ 電流制限用抵抗 Ｇ１〜Ｇ６，ＧＩ１〜ＧＩｎ，Ｇ０１〜Ｇ０ｍ イン
バータ １〜６，３２〜３７ 入力端子 １１〜１６，４０〜４５ 出力端子 ７ テスト端子 ８，３８ ＧＮＤ端子 Ｂｕ１〜Ｂｕｍ 入力バッファ Ｇ１１〜Ｇ１４ ２入力ＮＡＮＤゲート
Claims (2)
- 【請求項１】 外部からの高電圧を検出して制御信号を
発生する電圧検出回路と、所定回路の入力を前記電圧検
出回路の出力により電源またはＧＮＤ電位に固定する手
段と、前記所定回路を前記電圧検出回路の出力により出
力許可状態にする手段とを備えることを特徴とする半導
体集積回路。 - 【請求項２】 所定回路が、ＮＡＮＤゲート又はインバ
ータである請求項１に記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4259191A JPH06109815A (ja) | 1992-09-29 | 1992-09-29 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4259191A JPH06109815A (ja) | 1992-09-29 | 1992-09-29 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06109815A true JPH06109815A (ja) | 1994-04-22 |
Family
ID=17330642
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4259191A Pending JPH06109815A (ja) | 1992-09-29 | 1992-09-29 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06109815A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7256597B2 (en) * | 2005-09-08 | 2007-08-14 | Texas Instruments Incorporated | Device design-for-test and burn-in-board with minimal external components and increased testing capacity |
| JP2012042281A (ja) * | 2010-08-17 | 2012-03-01 | Fuji Electric Co Ltd | 半導体集積回路および半導体集積回路に対するゲートスクリーニング試験の方法 |
-
1992
- 1992-09-29 JP JP4259191A patent/JPH06109815A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7256597B2 (en) * | 2005-09-08 | 2007-08-14 | Texas Instruments Incorporated | Device design-for-test and burn-in-board with minimal external components and increased testing capacity |
| JP2012042281A (ja) * | 2010-08-17 | 2012-03-01 | Fuji Electric Co Ltd | 半導体集積回路および半導体集積回路に対するゲートスクリーニング試験の方法 |
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| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20001003 |