JP3491719B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/1731—Optimisation thereof
- H03K19/1732—Optimisation thereof by limitation or reduction of the pin/gate ratio
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Semiconductor Integrated Circuits (AREA)
- Tests Of Electronic Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路の
外部へ出力する信号を駆動するための出力バッファを有
する出力回路部分の電源供給経路の、半導体集積回路の
パッケージに設けられた電源ピンあるいはグランドピン
の少なくとも一部が、主として論理演算を行う内部回路
部分の電源供給経路に対して独立して設けられた半導体
集積回路に係り、特に、半導体集積回路のテスト等の特
殊状態ではない通常状態での半導体集積回路の性能低下
を抑えると共に、同時に、このような特殊状態で用いる
信号や、新たに追加する機能に用いる信号等に利用す
る、半導体集積回路のパッケージに設けられるピンを削
減し、これによって、半導体集積回路のコスト削減を図
ることができる半導体集積回路に関する。
外部へ出力する信号を駆動するための出力バッファを有
する出力回路部分の電源供給経路の、半導体集積回路の
パッケージに設けられた電源ピンあるいはグランドピン
の少なくとも一部が、主として論理演算を行う内部回路
部分の電源供給経路に対して独立して設けられた半導体
集積回路に係り、特に、半導体集積回路のテスト等の特
殊状態ではない通常状態での半導体集積回路の性能低下
を抑えると共に、同時に、このような特殊状態で用いる
信号や、新たに追加する機能に用いる信号等に利用す
る、半導体集積回路のパッケージに設けられるピンを削
減し、これによって、半導体集積回路のコスト削減を図
ることができる半導体集積回路に関する。
【０００２】
【従来の技術】ＬＳＩ（large scale integrated circu
it）等の半導体集積回路では、高集積化、多機能化が進
んでおり、これらに伴って製造された集積回路が正しく
動作するか否かのテストの労力やコストが益々増大され
ている。このような半導体集積回路のテストを行うため
には、テストに用いる独特の信号を備えるのが一般的で
ある。例えば、半導体集積回路のテストの便宜を図るた
め、テストモードに切り換えるモード切換信号を入力す
るためのピンや、半導体集積回路外部から何らかのテス
ト用の信号を入力すめためのピン、あるいは、テスト中
の半導体集積回路内部の信号を該半導体集積回路外部へ
モニタのために出力するためのピンが必要となる。
it）等の半導体集積回路では、高集積化、多機能化が進
んでおり、これらに伴って製造された集積回路が正しく
動作するか否かのテストの労力やコストが益々増大され
ている。このような半導体集積回路のテストを行うため
には、テストに用いる独特の信号を備えるのが一般的で
ある。例えば、半導体集積回路のテストの便宜を図るた
め、テストモードに切り換えるモード切換信号を入力す
るためのピンや、半導体集積回路外部から何らかのテス
ト用の信号を入力すめためのピン、あるいは、テスト中
の半導体集積回路内部の信号を該半導体集積回路外部へ
モニタのために出力するためのピンが必要となる。
【０００３】このような半導体集積回路のテストに用い
られるピンは、本来の目的のテストが終了すれば、該半
導体集積回路の実際の使用時（通常動作モード）では不
要となる。又、該通常動作モードで不要となるピンが多
いと、様々な問題が生じ、例えば半導体集積回路パッケ
ージの小型化が困難となってしまったりする。
られるピンは、本来の目的のテストが終了すれば、該半
導体集積回路の実際の使用時（通常動作モード）では不
要となる。又、該通常動作モードで不要となるピンが多
いと、様々な問題が生じ、例えば半導体集積回路パッケ
ージの小型化が困難となってしまったりする。
【０００４】ここで、本発明は、対象とする半導体集積
回路テストを具体的に限定するものではない。又、文字
通りの半導体集積回路テストに限定するものではなく、
テスト状態と類似した特殊状態に関するものでもよい。
ここで、一般的な半導体集積回路テストでは、何等かの
テスト信号を入力や出力、あるいは双方向で入出力する
ためのピンを必要とする。
回路テストを具体的に限定するものではない。又、文字
通りの半導体集積回路テストに限定するものではなく、
テスト状態と類似した特殊状態に関するものでもよい。
ここで、一般的な半導体集積回路テストでは、何等かの
テスト信号を入力や出力、あるいは双方向で入出力する
ためのピンを必要とする。
【０００５】例えば、ＬＳＩ等の半導体集積回路の試験
方法として、スタンバイ電流測定がある。このスタンバ
イ電流測定は、測定対象となる半導体集積回路に入力さ
れる論理状態や、出力される論理状態、又場合によって
はその内部の論理状態を定常状態とし、その時の電源電
流を測定するというものである。ＣＭＯＳ（complement
ary metal oxide semiconductor ）型の半導体集積回路
では、これに用いられるＭＯＳ（metal oxide semicond
uctor ）トランジスタのオフ時のリーク電流を測定する
ことができ、これによって劣化又は故障してしまってい
るＭＯＳトランジスタの有無を判定することができる。
方法として、スタンバイ電流測定がある。このスタンバ
イ電流測定は、測定対象となる半導体集積回路に入力さ
れる論理状態や、出力される論理状態、又場合によって
はその内部の論理状態を定常状態とし、その時の電源電
流を測定するというものである。ＣＭＯＳ（complement
ary metal oxide semiconductor ）型の半導体集積回路
では、これに用いられるＭＯＳ（metal oxide semicond
uctor ）トランジスタのオフ時のリーク電流を測定する
ことができ、これによって劣化又は故障してしまってい
るＭＯＳトランジスタの有無を判定することができる。
【０００６】半導体集積回路の欠陥の発生については、
例えば、製造過程において洗浄が不十分であったり異物
が付着してしまっていると、その半導体集積回路の動作
特性が低下してしまったり、更には後日完全な不良状態
となってしまう場合がある。このように表面に異物が付
着してしまったものでは、例えば前記スタンバイ電流測
定方法によって、リーク電流を検出することで不良判定
を行うことができる。このようにリーク電流検出するこ
とで、動作特性が低下してしまったり、あるいは動作特
性が低下する恐れがあるもの等について、その不良判定
を行う。
例えば、製造過程において洗浄が不十分であったり異物
が付着してしまっていると、その半導体集積回路の動作
特性が低下してしまったり、更には後日完全な不良状態
となってしまう場合がある。このように表面に異物が付
着してしまったものでは、例えば前記スタンバイ電流測
定方法によって、リーク電流を検出することで不良判定
を行うことができる。このようにリーク電流検出するこ
とで、動作特性が低下してしまったり、あるいは動作特
性が低下する恐れがあるもの等について、その不良判定
を行う。
【０００７】このようなスタンバイ電流測定方法は、Ｉ
DDQ テストあるいは定常電流ＩDDQ測定テスト等とも呼
ばれる。又、このようなテストに採用される評価用のテ
ストパターンは、例えば、ユーザが作成した多数の機能
テスト用のテストパターンから選択されるものである。
しかしながら、このような評価用テストパターンのう
ち、後述するように例えばプルアップ抵抗へ流れてしま
う電流等、何等かの原因で前述のようなリーク電流に比
べて大きな電流が流れる場合、この大きな電流に埋もれ
るリーク電流を十分検出することができない。又、プル
ダウン抵抗を用いたものも、このプルダウン抵抗に電流
が流れる場合、前述のようなリーク電流を十分検出する
ことができない。従って、このように大きな電流が流れ
てしまうテストパターンや、回路の動作が不安定になっ
てしまう回路パターンは用いることができない。
DDQ テストあるいは定常電流ＩDDQ測定テスト等とも呼
ばれる。又、このようなテストに採用される評価用のテ
ストパターンは、例えば、ユーザが作成した多数の機能
テスト用のテストパターンから選択されるものである。
しかしながら、このような評価用テストパターンのう
ち、後述するように例えばプルアップ抵抗へ流れてしま
う電流等、何等かの原因で前述のようなリーク電流に比
べて大きな電流が流れる場合、この大きな電流に埋もれ
るリーク電流を十分検出することができない。又、プル
ダウン抵抗を用いたものも、このプルダウン抵抗に電流
が流れる場合、前述のようなリーク電流を十分検出する
ことができない。従って、このように大きな電流が流れ
てしまうテストパターンや、回路の動作が不安定になっ
てしまう回路パターンは用いることができない。
【０００８】即ち、プルアップ抵抗を用いる回路では、
プルアップされている箇所の論理状態をＨ状態としなが
ら、前述のようなスタンバイ電流測定を行わなければな
らない。あるいは、プルダウン抵抗を用いる回路では、
そのプルダウンされている箇所の論理状態をＬ状態とし
ながら、前述のようなスタンバイ電流測定を行わなけれ
ばならない。このため、このようなスタンバイ電流測定
に用いるテストパターンを作成することは非常に困難で
ある。
プルアップされている箇所の論理状態をＨ状態としなが
ら、前述のようなスタンバイ電流測定を行わなければな
らない。あるいは、プルダウン抵抗を用いる回路では、
そのプルダウンされている箇所の論理状態をＬ状態とし
ながら、前述のようなスタンバイ電流測定を行わなけれ
ばならない。このため、このようなスタンバイ電流測定
に用いるテストパターンを作成することは非常に困難で
ある。
【０００９】更に、スタンバイ電流測定によってトラン
ジスタ等の劣化や故障をより確実に見出すためには、各
ノードをＨ状態にもＬ状態にも設定しながら、静的電流
を測定できることが望ましい。しかしながら、このよう
にＨ状態やＬ状態とした場合に、前述のようにプルアッ
プ抵抗に電流が流れてしまうと、このために静的電流を
測定することができなくなってしまう。
ジスタ等の劣化や故障をより確実に見出すためには、各
ノードをＨ状態にもＬ状態にも設定しながら、静的電流
を測定できることが望ましい。しかしながら、このよう
にＨ状態やＬ状態とした場合に、前述のようにプルアッ
プ抵抗に電流が流れてしまうと、このために静的電流を
測定することができなくなってしまう。
【００１０】このため、特開平４−１５２７１４では、
このようなスタンバイ電流測定の際に、前記プルアップ
抵抗や前記プルダウン抵抗に電流が流れてしまうことを
防止するため、これらプルアップ抵抗あるいはプルダウ
ン抵抗を前記スタンバイ電流測定の際に切り離すよう制
御する制御用信号端子を設けるという技術が開示されて
いる。該特開平４−１５２７１４では、前記制御用信号
端子へ入力される信号に従ってオンオフする、例えばＰ
チャネルＭＯＳトランジスタやＮチャネルＭＯＳトラン
ジスタにて、前記スタンバイ電流測定の際に前記プルア
ップ抵抗や前記プルダウン抵抗を切り離すようにしてい
る。このため、前記スタンバイ電流測定の際、これらプ
ルアップ抵抗やプルダウン抵抗に電流が流れてしまうこ
とがないため、より自由なテストパターンの選択が可能
となっている。
このようなスタンバイ電流測定の際に、前記プルアップ
抵抗や前記プルダウン抵抗に電流が流れてしまうことを
防止するため、これらプルアップ抵抗あるいはプルダウ
ン抵抗を前記スタンバイ電流測定の際に切り離すよう制
御する制御用信号端子を設けるという技術が開示されて
いる。該特開平４−１５２７１４では、前記制御用信号
端子へ入力される信号に従ってオンオフする、例えばＰ
チャネルＭＯＳトランジスタやＮチャネルＭＯＳトラン
ジスタにて、前記スタンバイ電流測定の際に前記プルア
ップ抵抗や前記プルダウン抵抗を切り離すようにしてい
る。このため、前記スタンバイ電流測定の際、これらプ
ルアップ抵抗やプルダウン抵抗に電流が流れてしまうこ
とがないため、より自由なテストパターンの選択が可能
となっている。
【００１１】一方、従来から、ＬＳＩ等の半導体集積回
路のテストを容易化するために、スキャンパス方式と呼
ばれる方式が用いられている。これは、回路中の全ての
フリップフロップを、テスト時に通常の回路接続から切
り離して、１つの長大なシフトレジスタに切り換えると
いうものである。又、この方式では、テスト中の各フリ
ップフロップへのアクセスは、全てのフリップフロップ
を１つのシフトレジスタとして動作させながら行う。
路のテストを容易化するために、スキャンパス方式と呼
ばれる方式が用いられている。これは、回路中の全ての
フリップフロップを、テスト時に通常の回路接続から切
り離して、１つの長大なシフトレジスタに切り換えると
いうものである。又、この方式では、テスト中の各フリ
ップフロップへのアクセスは、全てのフリップフロップ
を１つのシフトレジスタとして動作させながら行う。
【００１２】例えば、全てのフリップフロップを１つの
シフトレジスタとして動作させながら、所望のテストパ
ターンをシリアルに入力する。あるいは、それぞれのフ
リップフロップの論理状態を読み出す際には、全てのフ
リップフロップを１つのシフトレジスタとして動作させ
ながら、それぞれの論理状態を順次シフトさせながら読
み出す。
シフトレジスタとして動作させながら、所望のテストパ
ターンをシリアルに入力する。あるいは、それぞれのフ
リップフロップの論理状態を読み出す際には、全てのフ
リップフロップを１つのシフトレジスタとして動作させ
ながら、それぞれの論理状態を順次シフトさせながら読
み出す。
【００１３】一般的に、論理回路は、フリップフロップ
やカウンタ等の順序回路と、ゲート等の組合せ回路とに
分けることができる。このようなスキャンパステスト法
では、テスト対象となる論理回路を、このような順序回
路の部分と、組合せ回路の部分とに分けてテストするこ
とができる。
やカウンタ等の順序回路と、ゲート等の組合せ回路とに
分けることができる。このようなスキャンパステスト法
では、テスト対象となる論理回路を、このような順序回
路の部分と、組合せ回路の部分とに分けてテストするこ
とができる。
【００１４】一方、従来から行われているＬＳＩ等の半
導体集積回路のテスト方法として、いわゆるバウンダリ
スキャンレジスタを用いたものがある。
導体集積回路のテスト方法として、いわゆるバウンダリ
スキャンレジスタを用いたものがある。
【００１５】これは、ユーザ回路等のテスト対象となる
論理回路の入力あるいは出力、更にはその内部に、バウ
ンダリスキャンレジスタを予め接続しておくというもの
である。又、このようなテスト対象の論理回路の入力や
出力等の論理状態の設定、あるいはその論理状態の読み
出しの際には、前記バウンダリスキャンレジスタを介し
てアクセスする。
論理回路の入力あるいは出力、更にはその内部に、バウ
ンダリスキャンレジスタを予め接続しておくというもの
である。又、このようなテスト対象の論理回路の入力や
出力等の論理状態の設定、あるいはその論理状態の読み
出しの際には、前記バウンダリスキャンレジスタを介し
てアクセスする。
【００１６】一般的な前記バウンダリスキャンレジスタ
は、主として、フリップフロップとマルチプレクサとに
より構成される。又、論理状態の設定の際には、個々の
バウンダリスキャンレジスタ内のマルチプレクサを切り
換えることによって、多数のバウンダリスキャンレジス
タを、１つの長大なシフトレジスタに構成する。従っ
て、このようなシフトレジスタとして構成されたものに
対して、シリアルなデータパターンを順次シフトしなが
ら入力することにより、個々のバウンダリスキャンレジ
スタの論理状態の設定を行うことができる。
は、主として、フリップフロップとマルチプレクサとに
より構成される。又、論理状態の設定の際には、個々の
バウンダリスキャンレジスタ内のマルチプレクサを切り
換えることによって、多数のバウンダリスキャンレジス
タを、１つの長大なシフトレジスタに構成する。従っ
て、このようなシフトレジスタとして構成されたものに
対して、シリアルなデータパターンを順次シフトしなが
ら入力することにより、個々のバウンダリスキャンレジ
スタの論理状態の設定を行うことができる。
【００１７】一方、個々の前記バウンダリスキャンレジ
スタの論理状態を読み出す際には、内部のマルチプレク
サを切り換えることによって、同様に、多数のバウンダ
リスキャンレジスタを１つの長大なシフトレジスタとし
て構成する。又、このようにシフトレジスタとして構成
されたものから、シリアルにデータを順次シフトさせな
がら、個々の前記バウンダリスキャンレジスタの論理状
態を順次半導体集積回路の外部へ読み出す。
スタの論理状態を読み出す際には、内部のマルチプレク
サを切り換えることによって、同様に、多数のバウンダ
リスキャンレジスタを１つの長大なシフトレジスタとし
て構成する。又、このようにシフトレジスタとして構成
されたものから、シリアルにデータを順次シフトさせな
がら、個々の前記バウンダリスキャンレジスタの論理状
態を順次半導体集積回路の外部へ読み出す。
【００１８】以上、ＬＳＩ等の半導体集積回路のテスト
方法として、前記スタンバイ電流測定方法と、スキャン
パス方式と、バウンダリスキャンレジスタを用いたテス
ト法とについて言及した。本発明はこれらのものに限定
されるものではないが、これらを含め、大抵の半導体集
積回路のテスト方法では、テスト中には独特の信号を用
いるものである。
方法として、前記スタンバイ電流測定方法と、スキャン
パス方式と、バウンダリスキャンレジスタを用いたテス
ト法とについて言及した。本発明はこれらのものに限定
されるものではないが、これらを含め、大抵の半導体集
積回路のテスト方法では、テスト中には独特の信号を用
いるものである。
【００１９】例えば、前記スキャンパス方式にあって
は、前述のように被テスト対象となる回路中の全てのフ
リップフロップを長大なシフトレジスタに切り換えるた
めの信号が少なくとも必要である。又、前記バウンダリ
スキャンレジスタを用いるテスト方法では、バウンダリ
スキャンレジスタが有する前記マルチプレクサを切り換
えるための信号が必要となる。又、前記スタンバイ電流
測定においても、一般的には、例えば前述した特開平４
−１５２７１４のように、テストのために専用の信号が
必要となるものである。
は、前述のように被テスト対象となる回路中の全てのフ
リップフロップを長大なシフトレジスタに切り換えるた
めの信号が少なくとも必要である。又、前記バウンダリ
スキャンレジスタを用いるテスト方法では、バウンダリ
スキャンレジスタが有する前記マルチプレクサを切り換
えるための信号が必要となる。又、前記スタンバイ電流
測定においても、一般的には、例えば前述した特開平４
−１５２７１４のように、テストのために専用の信号が
必要となるものである。
【００２０】ここで、特開平６−７７３３０では、図１
に示すような回路によって、半導体集積回路のテストに
用いる信号のピンを削減するという技術が開示されてい
る。
に示すような回路によって、半導体集積回路のテストに
用いる信号のピンを削減するという技術が開示されてい
る。
【００２１】この特開平６−７７３３０では、まず、所
定の回路動作を行う動作モードとテスト用の回路動作を
行うテストモードとを切り換えるモード切換ピンΦと、
所定の電位が印加される電源ピンＶＤＤ及びグランドピ
ンＧＮＤとを備える。該特開平６−７７３３０では、こ
れらのピンに加えて、更に、前記動作モードにおいて前
記電源ピンもしくはグランドピンと並列的に前記所定電
位が印加される（図１ではＶＤＤ／ＴＩＮであり、電源
ピンＶＤＤと並列）と共に、前記テストモードにおいて
スイッチ回路２２によって前記電源ピンもしくはグラン
ドピンとは切り離されてテスト用信号が入力若しくは出
力される電源／テストピン１６を備えている。
定の回路動作を行う動作モードとテスト用の回路動作を
行うテストモードとを切り換えるモード切換ピンΦと、
所定の電位が印加される電源ピンＶＤＤ及びグランドピ
ンＧＮＤとを備える。該特開平６−７７３３０では、こ
れらのピンに加えて、更に、前記動作モードにおいて前
記電源ピンもしくはグランドピンと並列的に前記所定電
位が印加される（図１ではＶＤＤ／ＴＩＮであり、電源
ピンＶＤＤと並列）と共に、前記テストモードにおいて
スイッチ回路２２によって前記電源ピンもしくはグラン
ドピンとは切り離されてテスト用信号が入力若しくは出
力される電源／テストピン１６を備えている。
【００２２】なお、この図１において、符号２４は電源
ラインである。又、符号２０は２つのダイオードで構成
される保護回路である。符号２６はテストモードで内部
回路へ信号を供給するためのゲート回路である。
ラインである。又、符号２０は２つのダイオードで構成
される保護回路である。符号２６はテストモードで内部
回路へ信号を供給するためのゲート回路である。
【００２３】このように特開平６−７７３３０では、電
源ライン２４やグランドラインと電源／テストピン１６
との間にスイッチ回路２２（テスト切換スイッチ）を設
置し、テストモードでは、電源／テストピン１６をテス
ト入力端子へ切り換える。一方、通常動作モードでは、
該電源／テストピン１６を電源を供給するための電源ピ
ンやグランドピンに切り換えるようにしている。このた
め、半導体集積回路のテスト等の特殊状態で用いるピン
は通常動作モードでも電源供給に活用されるため、結果
として通常動作モード時に不要となるピンを削減するこ
とが可能となっている。
源ライン２４やグランドラインと電源／テストピン１６
との間にスイッチ回路２２（テスト切換スイッチ）を設
置し、テストモードでは、電源／テストピン１６をテス
ト入力端子へ切り換える。一方、通常動作モードでは、
該電源／テストピン１６を電源を供給するための電源ピ
ンやグランドピンに切り換えるようにしている。このた
め、半導体集積回路のテスト等の特殊状態で用いるピン
は通常動作モードでも電源供給に活用されるため、結果
として通常動作モード時に不要となるピンを削減するこ
とが可能となっている。
【００２４】
【発明が解決しようとする課題】しかしながら、この特
開平６−７７３３０では通常動作モードにおいて、電源
／テストピン１６が電源供給のピンに用いられるもの
の、この電源供給経路にスイッチ回路２２が挿入されて
しまっている。例えオン状態であったとしても、このよ
うなスイッチ回路２２には何等かのオン抵抗が存在し、
電圧降下によって電源供給のレギュレーションが低下し
てしまうという問題がある。又、このようなスイッチ回
路２２に、図１に示される如くＰチャネルＭＯＳトラン
ジスタとＮチャネルＭＯＳトランジスタとをソース及び
ドレインで互いに並列接続したものを用いた場合、ソー
ス及びドレイン間でＭＯＳトランジスタ特有の電圧降下
が生じてしまい、十分な電源供給が行われなくなってし
まうという問題がある。
開平６−７７３３０では通常動作モードにおいて、電源
／テストピン１６が電源供給のピンに用いられるもの
の、この電源供給経路にスイッチ回路２２が挿入されて
しまっている。例えオン状態であったとしても、このよ
うなスイッチ回路２２には何等かのオン抵抗が存在し、
電圧降下によって電源供給のレギュレーションが低下し
てしまうという問題がある。又、このようなスイッチ回
路２２に、図１に示される如くＰチャネルＭＯＳトラン
ジスタとＮチャネルＭＯＳトランジスタとをソース及び
ドレインで互いに並列接続したものを用いた場合、ソー
ス及びドレイン間でＭＯＳトランジスタ特有の電圧降下
が生じてしまい、十分な電源供給が行われなくなってし
まうという問題がある。
【００２５】このように、従来、半導体集積回路のテス
ト等の特殊状態で用いる信号や、新たに追加する機能に
用いる信号等に利用する、半導体集積回路のパッケージ
に設けられるピンを、このような特殊状態ではない通常
状態での電源供給等に利用する場合、半導体集積回路の
何等かの性能低下が生じてしまうものであった。
ト等の特殊状態で用いる信号や、新たに追加する機能に
用いる信号等に利用する、半導体集積回路のパッケージ
に設けられるピンを、このような特殊状態ではない通常
状態での電源供給等に利用する場合、半導体集積回路の
何等かの性能低下が生じてしまうものであった。
【００２６】本発明は、前記従来の問題点を解決するべ
くなされたもので、半導体集積回路のテスト等の特殊状
態ではない通常状態での半導体集積回路の性能低下を抑
えると共に、同時に、このような特殊状態で用いる信号
や、新たに追加する機能に用いる信号等に利用する、半
導体集積回路のパッケージに設けられるピンを削減し、
これによって、半導体集積回路のコスト削減等を図るこ
とができる半導体集積回路を提供することを目的とす
る。
くなされたもので、半導体集積回路のテスト等の特殊状
態ではない通常状態での半導体集積回路の性能低下を抑
えると共に、同時に、このような特殊状態で用いる信号
や、新たに追加する機能に用いる信号等に利用する、半
導体集積回路のパッケージに設けられるピンを削減し、
これによって、半導体集積回路のコスト削減等を図るこ
とができる半導体集積回路を提供することを目的とす
る。
【００２７】
【課題を解決するための手段】本発明は、外部へ出力す
る信号を駆動するための出力バッファの電源供給経路が
接続される、パッケージに設けられた電源ピンあるいは
グランドピンの少なくとも一部が、内部回路部分の電源
供給経路に対して独立して設けられた半導体集積回路に
おいて、これら独立した電源ピンあるいはグランドピン
の少なくとも一部を、通常動作モードではないテストモ
ードで、前記内部回路に対する信号入出力ピンとして用
いるようにしたことにより、前記課題を解決したもので
ある。又、前記半導体集積回路において、前記信号入出
力ピンとして用いられる電源ピンあるいはグランドピン
が電源供給経路となる出力バッファを、通常動作モード
ではないテストモードで、前記内部回路からの信号の出
力端子として用いるようにしたことにより、同じく前記
課題を解決したものである。
る信号を駆動するための出力バッファの電源供給経路が
接続される、パッケージに設けられた電源ピンあるいは
グランドピンの少なくとも一部が、内部回路部分の電源
供給経路に対して独立して設けられた半導体集積回路に
おいて、これら独立した電源ピンあるいはグランドピン
の少なくとも一部を、通常動作モードではないテストモ
ードで、前記内部回路に対する信号入出力ピンとして用
いるようにしたことにより、前記課題を解決したもので
ある。又、前記半導体集積回路において、前記信号入出
力ピンとして用いられる電源ピンあるいはグランドピン
が電源供給経路となる出力バッファを、通常動作モード
ではないテストモードで、前記内部回路からの信号の出
力端子として用いるようにしたことにより、同じく前記
課題を解決したものである。
【００２８】 又、前記半導体集積回路において、前記
出力バッファが、通常動作モードで内部信号に従って、
Ｈ状態を出力する場合には出力駆動のＰチャネルＭＯＳ
トランジスタがオン状態となり、一方、Ｌ状態を出力す
る場合には出力駆動のＮチャネルＭＯＳトランジスタが
オン状態となるＣＭＯＳ論理ゲートであり、又、通常動
作モードではないテストモードであるか否かの信号を入
力するテストモード入力ピンを備え、前記テストモード
の場合には、前記ＣＭＯＳ論理ゲートの前記Ｐチャネル
ＭＯＳトランジスタ又は前記ＮチャネルＭＯＳトランジ
スタの一方を、前記内部信号にかかわらず常時オフ状態
とする電源供給停止回路を備え、前記テストモードの場
合は、前記ＣＭＯＳ論理ゲートを用いた出力バッファの
出力をオープンドレイン方式とするようにしたことによ
り、同じく前記課題を解決したものである。
出力バッファが、通常動作モードで内部信号に従って、
Ｈ状態を出力する場合には出力駆動のＰチャネルＭＯＳ
トランジスタがオン状態となり、一方、Ｌ状態を出力す
る場合には出力駆動のＮチャネルＭＯＳトランジスタが
オン状態となるＣＭＯＳ論理ゲートであり、又、通常動
作モードではないテストモードであるか否かの信号を入
力するテストモード入力ピンを備え、前記テストモード
の場合には、前記ＣＭＯＳ論理ゲートの前記Ｐチャネル
ＭＯＳトランジスタ又は前記ＮチャネルＭＯＳトランジ
スタの一方を、前記内部信号にかかわらず常時オフ状態
とする電源供給停止回路を備え、前記テストモードの場
合は、前記ＣＭＯＳ論理ゲートを用いた出力バッファの
出力をオープンドレイン方式とするようにしたことによ
り、同じく前記課題を解決したものである。
【００２９】 更に、前記半導体集積回路において、前
記テストモードの場合に、前記内部信号にかかわらず常
時オフ状態とされる、前記ＣＭＯＳ論理ゲートの前記Ｐ
チャネルＭＯＳトランジスタ又は前記ＮチャネルＭＯＳ
トランジスタの動作を補うための、他経路から電源が供
給されるＭＯＳトランジスタを備えるようにしたことに
より、まず前記課題を解決すると共に、更にテストモー
ドでの前記出力バッファの出力を、オープンドレイン方
式ではない、通常のＬ状態又はＨ状態を出力する一般的
な方式の出力としたものである。
記テストモードの場合に、前記内部信号にかかわらず常
時オフ状態とされる、前記ＣＭＯＳ論理ゲートの前記Ｐ
チャネルＭＯＳトランジスタ又は前記ＮチャネルＭＯＳ
トランジスタの動作を補うための、他経路から電源が供
給されるＭＯＳトランジスタを備えるようにしたことに
より、まず前記課題を解決すると共に、更にテストモー
ドでの前記出力バッファの出力を、オープンドレイン方
式ではない、通常のＬ状態又はＨ状態を出力する一般的
な方式の出力としたものである。
【００３０】以下、本発明の作用について簡単に説明す
る。
る。
【００３１】近年の半導体集積回路では、主として論理
演算を行う内部回路部分の電源供給経路（以降、内部回
路電源供給経路と称する）に対して、半導体集積回路の
外部へ出力する信号を駆動するための出力バッファを有
する出力回路部分の電源供給経路（以降、出力回路電源
供給経路と称する）の少なくとも一部が独立されてい
る。例えば、半導体集積回路パッケージに備えられた共
通の電源ピン及びグランドピンを用い、半導体集積回路
のチップに設けられた共通の電源パッド及びグランドパ
ッドを用いるものの、該チップ上の配線では内部回路電
源供給経路と出力回路電源供給経路とは独立した配線を
用いるものもある。特に、本発明では、半導体集積回路
パッケージの電源ピンについても、又これ以降のチップ
のパッドや配線についても、内部回路電源供給経路と出
力回路電源供給経路とを独立して設けた半導体集積回路
を対象としている。このように内部回路電源供給経路と
出力回路電源供給経路とを少なくとも一部独立して設け
るのは、これら内部回路電源供給経路及び出力回路電源
供給経路間でノイズ等の相互干渉の悪影響が生じてしま
う恐れがあるためである。
演算を行う内部回路部分の電源供給経路（以降、内部回
路電源供給経路と称する）に対して、半導体集積回路の
外部へ出力する信号を駆動するための出力バッファを有
する出力回路部分の電源供給経路（以降、出力回路電源
供給経路と称する）の少なくとも一部が独立されてい
る。例えば、半導体集積回路パッケージに備えられた共
通の電源ピン及びグランドピンを用い、半導体集積回路
のチップに設けられた共通の電源パッド及びグランドパ
ッドを用いるものの、該チップ上の配線では内部回路電
源供給経路と出力回路電源供給経路とは独立した配線を
用いるものもある。特に、本発明では、半導体集積回路
パッケージの電源ピンについても、又これ以降のチップ
のパッドや配線についても、内部回路電源供給経路と出
力回路電源供給経路とを独立して設けた半導体集積回路
を対象としている。このように内部回路電源供給経路と
出力回路電源供給経路とを少なくとも一部独立して設け
るのは、これら内部回路電源供給経路及び出力回路電源
供給経路間でノイズ等の相互干渉の悪影響が生じてしま
う恐れがあるためである。
【００３２】ここで、従来技術として幾つか言及したも
の等、半導体集積回路のテストには、通常動作時と同様
の高速動作が求められるものと、これに対して、通常の
動作時より遅い動作速度に下げても特に問題とならない
ものに分けられることに本発明は着目している。これ
は、内部回路部分は実際の速度で動作させることが一般
的にテストの重要な要件であるものの、大半の素子の故
障検出には、特に速い動作速度が求められることはな
く、別途、遅い動作速度でも可能なテストでよいことに
よる。
の等、半導体集積回路のテストには、通常動作時と同様
の高速動作が求められるものと、これに対して、通常の
動作時より遅い動作速度に下げても特に問題とならない
ものに分けられることに本発明は着目している。これ
は、内部回路部分は実際の速度で動作させることが一般
的にテストの重要な要件であるものの、大半の素子の故
障検出には、特に速い動作速度が求められることはな
く、別途、遅い動作速度でも可能なテストでよいことに
よる。
【００３３】内部回路電源供給経路専用の電源ピン及び
グランドピンに対して、出力回路電源供給経路の電源ピ
ン及びグランドピンが独立して設けられる場合、一般的
には、このような出力回路電源供給経路の電源ピン及び
グランドピンはそれぞれ複数設けられている。これは、
このように複数設けた方が電源供給のレギュレーション
が向上されるためであり、出力回路部分の出力バッファ
が半導体集積回路の外部の配線を駆動するための能力を
維持して、所定の出力遅延を維持するためであり、求め
られる仕様の遅延時間以内に出力値をＨ状態やＬ状態に
確定させるためである。
グランドピンに対して、出力回路電源供給経路の電源ピ
ン及びグランドピンが独立して設けられる場合、一般的
には、このような出力回路電源供給経路の電源ピン及び
グランドピンはそれぞれ複数設けられている。これは、
このように複数設けた方が電源供給のレギュレーション
が向上されるためであり、出力回路部分の出力バッファ
が半導体集積回路の外部の配線を駆動するための能力を
維持して、所定の出力遅延を維持するためであり、求め
られる仕様の遅延時間以内に出力値をＨ状態やＬ状態に
確定させるためである。
【００３４】従って、上述のようにテスト時に出力回路
部分の動作を速くする必要が無い場合、又、例えばテス
ト時の出力回路の負荷が軽い場合、このように複数設け
られている、出力回路電源供給経路の電源ピンやグラン
ドピンの数を削減することもできる。本発明はこのよう
な点に想到することにより完成されたものである。
部分の動作を速くする必要が無い場合、又、例えばテス
ト時の出力回路の負荷が軽い場合、このように複数設け
られている、出力回路電源供給経路の電源ピンやグラン
ドピンの数を削減することもできる。本発明はこのよう
な点に想到することにより完成されたものである。
【００３５】本発明においては、出力回路電源供給経路
の一部となる、半導体集積回路のパッケージに設けられ
た電源ピンあるいはグランドピンの少なくとも一部を、
テスト信号ピン、即ち、テスト信号入力ピンやテスト信
号出力ピン、更には双方向のテスト信号入出力ピンとし
て、通常動作モードではないテストモードで用いるよう
にしている。
の一部となる、半導体集積回路のパッケージに設けられ
た電源ピンあるいはグランドピンの少なくとも一部を、
テスト信号ピン、即ち、テスト信号入力ピンやテスト信
号出力ピン、更には双方向のテスト信号入出力ピンとし
て、通常動作モードではないテストモードで用いるよう
にしている。
【００３６】これにより、テストモードで必要なテスト
信号ピンを提供することができると共に、通常動作モー
ドでは不要となるテスト信号ピンを出力回路電源供給経
路として用いることができ、通常動作モードで不必要な
ピンが生じてしまうことがない。又、テストモードでは
出力回路電源供給経路の電源ピンあるいはグランドピン
の少なくとも一方の数が減少されるものの、前述のよう
に動作速度が多少低下しても、特に問題とはならない場
合が多く、又、出力負荷が軽く動作速度低下の心配が無
い場合が多い。又、後述する実施例の如くテストモード
では出力バッファの出力をオープンドレイン方式とすれ
ば、このような出力回路の電源が不要となってしまうた
め、出力回路電源供給経路の電源ピンやグランドピンを
全てテスト信号ピンに用いることも考えることができ
る。
信号ピンを提供することができると共に、通常動作モー
ドでは不要となるテスト信号ピンを出力回路電源供給経
路として用いることができ、通常動作モードで不必要な
ピンが生じてしまうことがない。又、テストモードでは
出力回路電源供給経路の電源ピンあるいはグランドピン
の少なくとも一方の数が減少されるものの、前述のよう
に動作速度が多少低下しても、特に問題とはならない場
合が多く、又、出力負荷が軽く動作速度低下の心配が無
い場合が多い。又、後述する実施例の如くテストモード
では出力バッファの出力をオープンドレイン方式とすれ
ば、このような出力回路の電源が不要となってしまうた
め、出力回路電源供給経路の電源ピンやグランドピンを
全てテスト信号ピンに用いることも考えることができ
る。
【００３７】このように、本発明によれば、半導体集積
回路のテスト等の特殊状態ではない通常状態での半導体
集積回路の性能低下を抑えると共に、同時に、このよう
な特殊状態で用いる信号や、新たに追加する機能に用い
る信号等に利用する、半導体集積回路のパッケージに設
けられるピンを削減し、これによって、半導体集積回路
のコスト削減等を図ることができるという優れた効果を
得ることができる。
回路のテスト等の特殊状態ではない通常状態での半導体
集積回路の性能低下を抑えると共に、同時に、このよう
な特殊状態で用いる信号や、新たに追加する機能に用い
る信号等に利用する、半導体集積回路のパッケージに設
けられるピンを削減し、これによって、半導体集積回路
のコスト削減等を図ることができるという優れた効果を
得ることができる。
【００３８】
【発明の実施の形態】以下、図を用いて本発明の実施の
形態を詳細に説明する。
形態を詳細に説明する。
【００３９】まず、図２は、本発明が適用された第１実
施形態の半導体集積回路の発明適用部分を中心とした論
理回路図である。
施形態の半導体集積回路の発明適用部分を中心とした論
理回路図である。
【００４０】この図２においては、テストモードである
か否かの信号を入力するためのテストモード入力ピンΦ
が備えられている。又、テストモードではない通常動作
モードでは、出力回路部分５の電源供給経路、即ち、出
力回路電源供給経路の一部となり、一方、テストモード
では、テストに関する何等かの信号を入力するために用
いられる出力回路電源／テスト信号入力ピンＯＶＤＤ／
ＴＩＮが備えられている。更に、内部回路部分３から入
力された信号に基づき、出力回路部分５が半導体集積回
路の外部へ信号を出力するための出力ピンＵが備えられ
ている。
か否かの信号を入力するためのテストモード入力ピンΦ
が備えられている。又、テストモードではない通常動作
モードでは、出力回路部分５の電源供給経路、即ち、出
力回路電源供給経路の一部となり、一方、テストモード
では、テストに関する何等かの信号を入力するために用
いられる出力回路電源／テスト信号入力ピンＯＶＤＤ／
ＴＩＮが備えられている。更に、内部回路部分３から入
力された信号に基づき、出力回路部分５が半導体集積回
路の外部へ信号を出力するための出力ピンＵが備えられ
ている。
【００４１】又、この図２では、主として論理演算を行
う内部回路部分３が示されている。更に、半導体集積回
路の外部へ出力する信号を駆動するための出力バッファ
を有する出力回路部分５が示されている。この図２で
は、該出力回路部分５には、バッファゲートＩ１と、Ｏ
Ｒ論理ゲートＧ１と、ＰチャネルＭＯＳトランジスタＴ
Ｐ１と、ＮチャネルＭＯＳトランジスタＴＮ１とにより
構成される、便宜上、１つの出力バッファが示されてい
る。該出力回路部分５には、図示されない他の出力バッ
ファも備えられている。
う内部回路部分３が示されている。更に、半導体集積回
路の外部へ出力する信号を駆動するための出力バッファ
を有する出力回路部分５が示されている。この図２で
は、該出力回路部分５には、バッファゲートＩ１と、Ｏ
Ｒ論理ゲートＧ１と、ＰチャネルＭＯＳトランジスタＴ
Ｐ１と、ＮチャネルＭＯＳトランジスタＴＮ１とにより
構成される、便宜上、１つの出力バッファが示されてい
る。該出力回路部分５には、図示されない他の出力バッ
ファも備えられている。
【００４２】ここで、図２に示される前述の出力バッフ
ァの動作について説明する。
ァの動作について説明する。
【００４３】まず、テストモードではない通常動作モー
ドでは、テストモード入力ピンΦから入力される信号Ｓ
１はＬ状態である。又、このような通常動作モードで
は、出力回路電源／テスト信号入力ピンＯＶＤＤ／ＴＩ
Ｎからは、出力回路部分５のための電源が供給される。
ドでは、テストモード入力ピンΦから入力される信号Ｓ
１はＬ状態である。又、このような通常動作モードで
は、出力回路電源／テスト信号入力ピンＯＶＤＤ／ＴＩ
Ｎからは、出力回路部分５のための電源が供給される。
【００４４】又、内部回路部分３からの信号Ｓ１１に従
って、出力バッファは出力ピンＵに対する信号Ｓ１４を
駆動し、出力する。ここで、信号Ｓ１１がＬ状態であれ
ば、信号Ｓ１２はＨ状態となり、ＰチャネルＭＯＳトラ
ンジスタＴＰ１はオフ状態となり、ＮチャネルＭＯＳト
ランジスタＴＮ１はオン状態となり、信号Ｓ１４はＬ状
態となる。一方、信号Ｓ１１がＨ状態データあれば、信
号Ｓ１２はＬ状態となり、ＰチャネルＭＯＳトランジス
タＴＰ１はオン状態となり、ＮチャネルＭＯＳトランジ
スタＴＮ１はオフ状態となり、信号Ｓ１４はＨ状態とな
る。このように、本実施形態の通常動作モードでは、Ｐ
チャネルＭＯＳトランジスタＴＰ１及びＮチャネルＭＯ
ＳトランジスタＴＮ１はＣＭＯＳ論理ゲートとして動作
する。
って、出力バッファは出力ピンＵに対する信号Ｓ１４を
駆動し、出力する。ここで、信号Ｓ１１がＬ状態であれ
ば、信号Ｓ１２はＨ状態となり、ＰチャネルＭＯＳトラ
ンジスタＴＰ１はオフ状態となり、ＮチャネルＭＯＳト
ランジスタＴＮ１はオン状態となり、信号Ｓ１４はＬ状
態となる。一方、信号Ｓ１１がＨ状態データあれば、信
号Ｓ１２はＬ状態となり、ＰチャネルＭＯＳトランジス
タＴＰ１はオン状態となり、ＮチャネルＭＯＳトランジ
スタＴＮ１はオフ状態となり、信号Ｓ１４はＨ状態とな
る。このように、本実施形態の通常動作モードでは、Ｐ
チャネルＭＯＳトランジスタＴＰ１及びＮチャネルＭＯ
ＳトランジスタＴＮ１はＣＭＯＳ論理ゲートとして動作
する。
【００４５】次に、このような出力バッファにおいてテ
ストモードであれば、テストモード入力ピンΦから入力
される信号Ｓ１はＨ状態となる。このとき、出力回路電
源／テスト信号入力ピンＯＶＤＤ／ＴＩＮからは、テス
トに用いる信号Ｓ２が内部回路部分３へ入力される。こ
のようなテストモードでは、信号Ｓ１がＨ状態であるた
め、ＯＲ論理ゲートＧ１が出力する信号Ｓ１３もＨ状態
となり、ＰチャネルＭＯＳトランジスタＴＰ１は常時オ
フ状態となる。即ち、該ＰチャネルＭＯＳトランジスタ
ＴＰ１は、内部回路部分３が出力する信号Ｓ１１にかか
わらず、常時オフ状態となる。このようにオフ状態であ
るため、通常動作モードでは出力回路部分５の電源供給
に用いられていたものの、このテストモードでは、信号
Ｓ２の入力に用いられている出力回路電源／テスト信号
入力ピンＯＶＤＤ／ＴＩＮからの、該信号Ｓ２による影
響は、出力回路部分５の出力バッファに対して無くな
る。
ストモードであれば、テストモード入力ピンΦから入力
される信号Ｓ１はＨ状態となる。このとき、出力回路電
源／テスト信号入力ピンＯＶＤＤ／ＴＩＮからは、テス
トに用いる信号Ｓ２が内部回路部分３へ入力される。こ
のようなテストモードでは、信号Ｓ１がＨ状態であるた
め、ＯＲ論理ゲートＧ１が出力する信号Ｓ１３もＨ状態
となり、ＰチャネルＭＯＳトランジスタＴＰ１は常時オ
フ状態となる。即ち、該ＰチャネルＭＯＳトランジスタ
ＴＰ１は、内部回路部分３が出力する信号Ｓ１１にかか
わらず、常時オフ状態となる。このようにオフ状態であ
るため、通常動作モードでは出力回路部分５の電源供給
に用いられていたものの、このテストモードでは、信号
Ｓ２の入力に用いられている出力回路電源／テスト信号
入力ピンＯＶＤＤ／ＴＩＮからの、該信号Ｓ２による影
響は、出力回路部分５の出力バッファに対して無くな
る。
【００４６】テストモードではこのようにＰチャネルＭ
ＯＳトランジスタＴＰ１は常時オフ状態であるものの、
ＮチャネルＭＯＳトランジスタＴＮ１については、信号
Ｓ１１がＬ状態であればオン状態となり、信号Ｓ１１が
Ｈ状態であればオフ状態となる。従って、このようなテ
ストモードでは、この出力バッファはオープンドレイン
方式で動作する。
ＯＳトランジスタＴＰ１は常時オフ状態であるものの、
ＮチャネルＭＯＳトランジスタＴＮ１については、信号
Ｓ１１がＬ状態であればオン状態となり、信号Ｓ１１が
Ｈ状態であればオフ状態となる。従って、このようなテ
ストモードでは、この出力バッファはオープンドレイン
方式で動作する。
【００４７】以上説明した通り、本実施形態によれば、
まず通常動作モードでは、出力回路電源／テスト信号入
力ピンＯＶＤＤ／ＴＩＮから出力回路部分５の電源を供
給しながら、該出力回路部分５の出力バッファを経て、
内部回路部分３からの信号Ｓ１１を出力ピンＵから半導
体集積回路の外部へ出力することができる。一方、テス
トモードでは、出力回路電源／テスト信号入力ピンＯＶ
ＤＤ／ＴＩＮから内部回路部分３へと、信号Ｓ２を半導
体集積回路外部から入力することができ、テストモード
で必要となる信号を入力するためのピンを提供すること
ができる。
まず通常動作モードでは、出力回路電源／テスト信号入
力ピンＯＶＤＤ／ＴＩＮから出力回路部分５の電源を供
給しながら、該出力回路部分５の出力バッファを経て、
内部回路部分３からの信号Ｓ１１を出力ピンＵから半導
体集積回路の外部へ出力することができる。一方、テス
トモードでは、出力回路電源／テスト信号入力ピンＯＶ
ＤＤ／ＴＩＮから内部回路部分３へと、信号Ｓ２を半導
体集積回路外部から入力することができ、テストモード
で必要となる信号を入力するためのピンを提供すること
ができる。
【００４８】なお、このようなテストモードでも、内部
回路部分３の信号Ｓ１１はオープンドレイン方式で動作
する出力バッファを経て出力ピンＵから出力することが
でき、論理状態の外部からのモニタという点では、何等
差し障りがない。このようにオープンドレイン方式の出
力であっても、テスト時に用いる集積回路テスタ側でこ
れに対応すれば、一般的には、通常の出力バッファを用
いた場合同様に内部回路の故障を検出することができ
る。
回路部分３の信号Ｓ１１はオープンドレイン方式で動作
する出力バッファを経て出力ピンＵから出力することが
でき、論理状態の外部からのモニタという点では、何等
差し障りがない。このようにオープンドレイン方式の出
力であっても、テスト時に用いる集積回路テスタ側でこ
れに対応すれば、一般的には、通常の出力バッファを用
いた場合同様に内部回路の故障を検出することができ
る。
【００４９】このように、本実施形態によれば、半導体
集積回路のテスト等の特殊状態ではない通常状態での半
導体集積回路の性能低下を抑えると共に、同時に、この
ような特殊状態で用いる信号や、新たに追加する機能に
用いる信号等に利用する、半導体集積回路のパッケージ
に設けられるピンを削減し、これによって、半導体集積
回路のコスト削減等を図ることができるという優れた効
果を得ることができる。
集積回路のテスト等の特殊状態ではない通常状態での半
導体集積回路の性能低下を抑えると共に、同時に、この
ような特殊状態で用いる信号や、新たに追加する機能に
用いる信号等に利用する、半導体集積回路のパッケージ
に設けられるピンを削減し、これによって、半導体集積
回路のコスト削減等を図ることができるという優れた効
果を得ることができる。
【００５０】次に、図３は、本発明が適用された第２実
施形態の半導体集積回路の特に本発明適用部分を中心と
した論理回路図である。
施形態の半導体集積回路の特に本発明適用部分を中心と
した論理回路図である。
【００５１】この図３においては、まず、前述の第１実
施形態と同様のテストモード入力ピンΦ及び出力ピンＵ
が備えられている。Φ１はテストモードであるか否かの
信号Ｓ１を入力するものであり、出力ピンＵは出力バッ
ファからの信号を出力するものである。又、この第２実
施形態では、テストモード入力ピンΦの信号Ｓ１がＬ状
態である通常動作モードにおいて、出力回路部分６の電
源を供給するための経路、即ち出力回路電源供給経路の
一部となるグランドピンとして用いられ、一方、テスト
モード入力ピンΦの信号Ｓ１がＨ状態となるテストモー
ドにおいて、テストに用いる信号を入力するために用い
られる、出力回路グランド／テスト信号入力ピンＯＧＮ
Ｄ／ＴＩＮが示されている。
施形態と同様のテストモード入力ピンΦ及び出力ピンＵ
が備えられている。Φ１はテストモードであるか否かの
信号Ｓ１を入力するものであり、出力ピンＵは出力バッ
ファからの信号を出力するものである。又、この第２実
施形態では、テストモード入力ピンΦの信号Ｓ１がＬ状
態である通常動作モードにおいて、出力回路部分６の電
源を供給するための経路、即ち出力回路電源供給経路の
一部となるグランドピンとして用いられ、一方、テスト
モード入力ピンΦの信号Ｓ１がＨ状態となるテストモー
ドにおいて、テストに用いる信号を入力するために用い
られる、出力回路グランド／テスト信号入力ピンＯＧＮ
Ｄ／ＴＩＮが示されている。
【００５２】又、この図３では、主として論理演算を行
う内部回路部分３と、該内部回路部分３からの信号に従
って半導体集積回路外部への信号を駆動し出力する出力
バッファを備える出力回路部分６とが示されている。な
お、該出力回路部分６については、この図では便宜上１
つの出力バッファが示されている。該出力バッファは、
バッファゲートＩ１と、ＡＮＤ論理ゲートＧ２と、Ｐチ
ャネルＭＯＳトランジスタＴＰ１と、ＮチャネルＭＯＳ
トランジスタＴＮ１とにより構成されている。
う内部回路部分３と、該内部回路部分３からの信号に従
って半導体集積回路外部への信号を駆動し出力する出力
バッファを備える出力回路部分６とが示されている。な
お、該出力回路部分６については、この図では便宜上１
つの出力バッファが示されている。該出力バッファは、
バッファゲートＩ１と、ＡＮＤ論理ゲートＧ２と、Ｐチ
ャネルＭＯＳトランジスタＴＰ１と、ＮチャネルＭＯＳ
トランジスタＴＮ１とにより構成されている。
【００５３】この図３において、まず通常動作モードで
は、テストモード入力ピンΦから入力される信号Ｓ１が
Ｌ状態となる。又、このような通常動作モードでは、出
力回路グランド／テスト信号入力ピンＯＧＮＤ／ＴＩＮ
からは、出力回路部分６の出力バッファに対して電源が
供給される。該出力回路グランド／テスト信号入力ピン
ＯＧＮＤ／ＴＩＮは、このように電源を供給するための
グランドピンとなる。
は、テストモード入力ピンΦから入力される信号Ｓ１が
Ｌ状態となる。又、このような通常動作モードでは、出
力回路グランド／テスト信号入力ピンＯＧＮＤ／ＴＩＮ
からは、出力回路部分６の出力バッファに対して電源が
供給される。該出力回路グランド／テスト信号入力ピン
ＯＧＮＤ／ＴＩＮは、このように電源を供給するための
グランドピンとなる。
【００５４】又、このような通常動作モードにおいて、
内部回路部分３が出力する信号Ｓ２１がＬ状態となる
と、バッファゲートＩ１が出力する信号Ｓ２２はＨ状態
となり、ＰチャネルＭＯＳトランジスタＴＰ１はオフ状
態となり、ＡＮＤ論理ゲートＧ２が出力する信号Ｓ２３
はＨ状態となり、ＮチャネルＭＯＳトランジスタＴＮ１
はオン状態となり、出力ピンＵからはＬ状態の信号Ｓ２
４が出力される。一方、内部回路部分３から出力される
信号Ｓ２１がＨ状態となると、信号Ｓ２２はＬ状態とな
り、ＰチャネルＭＯＳトランジスタＴＰ１はオン状態と
なり、信号Ｓ２３はＬ状態となり、ＮチャネルＭＯＳト
ランジスタＴＮ１はオフ状態となり、従って出力ピンＵ
からはＨ状態の信号Ｓ２４が出力される。このように、
本実施形態の通常動作モードでは、ＰチャネルＭＯＳト
ランジスタＴＰ１及びＮチャネルＭＯＳトランジスタＴ
Ｎ１はＣＭＯＳ論理ゲートとして動作する。
内部回路部分３が出力する信号Ｓ２１がＬ状態となる
と、バッファゲートＩ１が出力する信号Ｓ２２はＨ状態
となり、ＰチャネルＭＯＳトランジスタＴＰ１はオフ状
態となり、ＡＮＤ論理ゲートＧ２が出力する信号Ｓ２３
はＨ状態となり、ＮチャネルＭＯＳトランジスタＴＮ１
はオン状態となり、出力ピンＵからはＬ状態の信号Ｓ２
４が出力される。一方、内部回路部分３から出力される
信号Ｓ２１がＨ状態となると、信号Ｓ２２はＬ状態とな
り、ＰチャネルＭＯＳトランジスタＴＰ１はオン状態と
なり、信号Ｓ２３はＬ状態となり、ＮチャネルＭＯＳト
ランジスタＴＮ１はオフ状態となり、従って出力ピンＵ
からはＨ状態の信号Ｓ２４が出力される。このように、
本実施形態の通常動作モードでは、ＰチャネルＭＯＳト
ランジスタＴＰ１及びＮチャネルＭＯＳトランジスタＴ
Ｎ１はＣＭＯＳ論理ゲートとして動作する。
【００５５】一方、テストモード入力ピンΦからの信号
Ｓ１がＨ状態となるテストモードの場合、出力回路グラ
ンド／テスト信号入力ピンＯＧＮＤ／ＴＩＮは、テスト
モードで用いる信号の入力のピンとして用いられ、半導
体集積回路外部から内部回路部分３へ信号Ｓ３が入力さ
れる。又、このようなテストモードでは、テストモード
入力ピンΦの信号Ｓ１がＨ状態であるため、ＡＮＤ論理
ゲートＧ２が出力する信号Ｓ２３はＬ状態となり、Ｎチ
ャネルＭＯＳトランジスタＴＮ１は常時オフ状態とな
る。即ち、内部回路部分３が出力する信号Ｓ２１にかか
わらず、該ＮチャネルＭＯＳトランジスタＴＮ１は常時
オフ状態となる。又、このようなテストモードにおいて
も、ＰチャネルＭＯＳトランジスタＴＰ１は信号Ｓ２１
に従ってオンオフし、信号Ｓ２１がＬ状態であればオフ
状態となり、信号Ｓ２１がＨ状態であればオン状態とな
る。このように、本実施形態においてテストモードで
は、内部回路部分３の信号Ｓ２１は、ＰチャネルＭＯＳ
トランジスタＴＰ１によるオープンドレイン方式の出力
バッファによって、出力ピンＵへと出力される。
Ｓ１がＨ状態となるテストモードの場合、出力回路グラ
ンド／テスト信号入力ピンＯＧＮＤ／ＴＩＮは、テスト
モードで用いる信号の入力のピンとして用いられ、半導
体集積回路外部から内部回路部分３へ信号Ｓ３が入力さ
れる。又、このようなテストモードでは、テストモード
入力ピンΦの信号Ｓ１がＨ状態であるため、ＡＮＤ論理
ゲートＧ２が出力する信号Ｓ２３はＬ状態となり、Ｎチ
ャネルＭＯＳトランジスタＴＮ１は常時オフ状態とな
る。即ち、内部回路部分３が出力する信号Ｓ２１にかか
わらず、該ＮチャネルＭＯＳトランジスタＴＮ１は常時
オフ状態となる。又、このようなテストモードにおいて
も、ＰチャネルＭＯＳトランジスタＴＰ１は信号Ｓ２１
に従ってオンオフし、信号Ｓ２１がＬ状態であればオフ
状態となり、信号Ｓ２１がＨ状態であればオン状態とな
る。このように、本実施形態においてテストモードで
は、内部回路部分３の信号Ｓ２１は、ＰチャネルＭＯＳ
トランジスタＴＰ１によるオープンドレイン方式の出力
バッファによって、出力ピンＵへと出力される。
【００５６】以上説明した通り、本実施形態について
も、テストモード時に用いる信号Ｓ３は、通常動作モー
ドで出力回路部分６の電源供給に用いるピンを、信号入
力ピンに共用して用いることができる。又、テストモー
ドでは信号Ｓ２１を出力するための出力バッファがオー
プンドレイン方式となるものの、集積回路テスタでこれ
に対応するようにすれば何等問題を生じることもない。
従って、本実施形態によれば、半導体集積回路のテスト
等の特殊状態ではない通常状態での半導体集積回路の性
能低下を抑えると共に、同時に、このような特殊状態で
用いる信号や、新たに追加する機能に用いる信号等に利
用する、半導体集積回路のパッケージに設けられるピン
を削減し、これによって、半導体集積回路のコスト削減
等を図ることができるという優れた効果を得ることがで
きる。
も、テストモード時に用いる信号Ｓ３は、通常動作モー
ドで出力回路部分６の電源供給に用いるピンを、信号入
力ピンに共用して用いることができる。又、テストモー
ドでは信号Ｓ２１を出力するための出力バッファがオー
プンドレイン方式となるものの、集積回路テスタでこれ
に対応するようにすれば何等問題を生じることもない。
従って、本実施形態によれば、半導体集積回路のテスト
等の特殊状態ではない通常状態での半導体集積回路の性
能低下を抑えると共に、同時に、このような特殊状態で
用いる信号や、新たに追加する機能に用いる信号等に利
用する、半導体集積回路のパッケージに設けられるピン
を削減し、これによって、半導体集積回路のコスト削減
等を図ることができるという優れた効果を得ることがで
きる。
【００５７】図４は、本発明が適用された第３実施形態
の半導体集積回路の本発明適用部分を中心とした論理回
路図である。
の半導体集積回路の本発明適用部分を中心とした論理回
路図である。
【００５８】本実施形態の出力回路部分５Ａのこの図４
に示される出力バッファは、前述の図２の第１実施形態
の出力回路部分５の出力バッファに対して、ＯＲ論理ゲ
ートＧ２及びＰチャネルＭＯＳトランジスタＴＰ２を更
に備えるようにしたものである。ＰチャネルＭＯＳトラ
ンジスタＴＰ２のドレインは、図示されるように内部回
路部分３が用いている電源ＶＤＤに接続したり、あるい
は、他の出力バッファでテストモード時にも電源が外部
から供給される出力回路用の電源ＯＶＤＤへと接続され
る。
に示される出力バッファは、前述の図２の第１実施形態
の出力回路部分５の出力バッファに対して、ＯＲ論理ゲ
ートＧ２及びＰチャネルＭＯＳトランジスタＴＰ２を更
に備えるようにしたものである。ＰチャネルＭＯＳトラ
ンジスタＴＰ２のドレインは、図示されるように内部回
路部分３が用いている電源ＶＤＤに接続したり、あるい
は、他の出力バッファでテストモード時にも電源が外部
から供給される出力回路用の電源ＯＶＤＤへと接続され
る。
【００５９】本実施形態では、テストモード入力ピンΦ
の信号Ｓ１がＨ状態となるテストモード時においては、
ＯＲ論理ゲートＧ２は単なるバッファゲートになる。
の信号Ｓ１がＨ状態となるテストモード時においては、
ＯＲ論理ゲートＧ２は単なるバッファゲートになる。
【００６０】又、このようなテストモード時には、内部
回路部分３が出力する信号Ｓ１１がＬ状態であれば、バ
ッファゲートＩ１が出力する信号Ｓ１２がＨ状態とな
り、ＰチャネルＭＯＳトランジスタＴＰ２はオフ状態と
なる。このとき、ＮチャネルＭＯＳトランジスタＴＮ１
がオン状態となり、信号Ｓ１４はＬ状態となる。
回路部分３が出力する信号Ｓ１１がＬ状態であれば、バ
ッファゲートＩ１が出力する信号Ｓ１２がＨ状態とな
り、ＰチャネルＭＯＳトランジスタＴＰ２はオフ状態と
なる。このとき、ＮチャネルＭＯＳトランジスタＴＮ１
がオン状態となり、信号Ｓ１４はＬ状態となる。
【００６１】一方、信号Ｓ１１がＨ状態となると、信号
Ｓ１２はＬ状態となり、ＰチャネルＭＯＳトランジスタ
ＴＰ２はオン状態となり、これに対してＮチャネルＭＯ
ＳトランジスタＴＮ１はオフ状態となり、従って、信号
Ｓ１４はＨ状態となる。
Ｓ１２はＬ状態となり、ＰチャネルＭＯＳトランジスタ
ＴＰ２はオン状態となり、これに対してＮチャネルＭＯ
ＳトランジスタＴＮ１はオフ状態となり、従って、信号
Ｓ１４はＨ状態となる。
【００６２】このように、本実施形態においては、出力
回路電源／テスト信号入力ピンＯＶＤＤ／ＴＩＮから通
常動作モードで電源を供給されていた出力バッファの電
源は、テストモードでは他の電源から供給される。従っ
て、テストモード時にも、該出力バッファはＣＭＯＳ論
理ゲートとして動作するため、オープンドレイン方式と
はならない。
回路電源／テスト信号入力ピンＯＶＤＤ／ＴＩＮから通
常動作モードで電源を供給されていた出力バッファの電
源は、テストモードでは他の電源から供給される。従っ
て、テストモード時にも、該出力バッファはＣＭＯＳ論
理ゲートとして動作するため、オープンドレイン方式と
はならない。
【００６３】なお、通常はＰチャネルＭＯＳトランジス
タＴＰ２をＰチャネルＭＯＳトランジスタＴＰ１に比べ
小さいトランジスタにすることにより、テスト時の出力
バッファの動作速度は低下する。しかしながら、テスト
モード時に全体の動作速度を遅くしたり、出力回路部分
５Ａの出力負荷を軽くすれば、該出力回路部分５Ａの動
作速度が低下してしまったとしても、何等差し障りがな
い。あるいは、その低下を抑えることができる。
タＴＰ２をＰチャネルＭＯＳトランジスタＴＰ１に比べ
小さいトランジスタにすることにより、テスト時の出力
バッファの動作速度は低下する。しかしながら、テスト
モード時に全体の動作速度を遅くしたり、出力回路部分
５Ａの出力負荷を軽くすれば、該出力回路部分５Ａの動
作速度が低下してしまったとしても、何等差し障りがな
い。あるいは、その低下を抑えることができる。
【００６４】又、前述のようにテストモード時には出力
バッファが他の電源を用いるため、電源のレギュレーシ
ョンが若干低下することも考えられる。しかしながら、
テスト時にこの点を考慮することもでき、従って何等問
題を生じることもない。
バッファが他の電源を用いるため、電源のレギュレーシ
ョンが若干低下することも考えられる。しかしながら、
テスト時にこの点を考慮することもでき、従って何等問
題を生じることもない。
【００６５】図５は、本発明が適用された第４実施形態
の半導体集積回路回路の本発明適用部分を中心とした論
理回路図である。
の半導体集積回路回路の本発明適用部分を中心とした論
理回路図である。
【００６６】本実施形態の出力回路部分５Ｂの出力バッ
ファは、前述の図４の第３実施形態のＯＲ論理ゲートＧ
２及びＰチャネルＭＯＳトランジスタＴＰ２を、ダイオ
ードＤ１に置き換えたものである。このような本第４実
施形態についても、前述の第３実施形態と同様、テスト
モード時にも出力バッファをオープンドレイン方式とし
て動作させることなく、一般的なＣＭＯＳ論理ゲートと
して用いることができる。
ファは、前述の図４の第３実施形態のＯＲ論理ゲートＧ
２及びＰチャネルＭＯＳトランジスタＴＰ２を、ダイオ
ードＤ１に置き換えたものである。このような本第４実
施形態についても、前述の第３実施形態と同様、テスト
モード時にも出力バッファをオープンドレイン方式とし
て動作させることなく、一般的なＣＭＯＳ論理ゲートと
して用いることができる。
【００６７】図６は、本発明が適用された第５実施形態
の半導体集積回路の本発明適用部分を中心とした論理回
路図である。
の半導体集積回路の本発明適用部分を中心とした論理回
路図である。
【００６８】この図６の本実施形態は、図２の前述した
第１実施形態の出力回路電源／テスト信号入力ピンＯＶ
ＤＤ／ＴＩＮを、出力回路電源／テスト信号出力ピンＯ
ＶＤＤ／ＴＯＵＴとしている。即ち、本実施形態におい
て、まず通常動作モードでは、出力回路電源／テスト信
号出力ピンＯＶＤＤ／ＴＯＵＴから出力回路部分５の電
源を供給している。一方、テストモード時には、出力回
路電源／テスト信号出力ピンＯＶＤＤ／ＴＯＵＴは、内
部回路部分３Ａから出力される信号Ｓ３１をトライステ
ートバッファゲートＢ１を経て半導体集積回路外部へ出
力するために用いられている。又、該トライステートバ
ッファゲートＢ１を含む出力バッファ１２は、特にテス
トモード時に用いられるものである。
第１実施形態の出力回路電源／テスト信号入力ピンＯＶ
ＤＤ／ＴＩＮを、出力回路電源／テスト信号出力ピンＯ
ＶＤＤ／ＴＯＵＴとしている。即ち、本実施形態におい
て、まず通常動作モードでは、出力回路電源／テスト信
号出力ピンＯＶＤＤ／ＴＯＵＴから出力回路部分５の電
源を供給している。一方、テストモード時には、出力回
路電源／テスト信号出力ピンＯＶＤＤ／ＴＯＵＴは、内
部回路部分３Ａから出力される信号Ｓ３１をトライステ
ートバッファゲートＢ１を経て半導体集積回路外部へ出
力するために用いられている。又、該トライステートバ
ッファゲートＢ１を含む出力バッファ１２は、特にテス
トモード時に用いられるものである。
【００６９】このように、本実施形態によれば、通常動
作モードでは出力回路部分５の電源供給に用いられてい
るピンを、テストモードでテストに用いる信号の出力に
利用することができる。従って、本実施形態について
も、半導体集積回路のテスト等の特殊状態ではない通常
状態での半導体集積回路の性能低下を抑えると共に、同
時に、このような特殊状態で用いる信号や、新たに追加
する機能に用いる信号等に利用する、半導体集積回路の
パッケージに設けられるピンを削減し、これによって、
半導体集積回路のコスト削減等を図ることができるとい
う優れた効果を得ることができる。
作モードでは出力回路部分５の電源供給に用いられてい
るピンを、テストモードでテストに用いる信号の出力に
利用することができる。従って、本実施形態について
も、半導体集積回路のテスト等の特殊状態ではない通常
状態での半導体集積回路の性能低下を抑えると共に、同
時に、このような特殊状態で用いる信号や、新たに追加
する機能に用いる信号等に利用する、半導体集積回路の
パッケージに設けられるピンを削減し、これによって、
半導体集積回路のコスト削減等を図ることができるとい
う優れた効果を得ることができる。
【００７０】図７は、本発明が適用された第６実施形態
の半導体集積回路の本発明適用部分を中心とした論理回
路図である。
の半導体集積回路の本発明適用部分を中心とした論理回
路図である。
【００７１】本実施形態の出力回路電源／テスト信号入
力出力ピンＯＶＤＤ／ＴＥＳＴは、図２の前述の第１実
施形態の出力回路電源／テスト信号入力ピンＯＶＤＤ／
ＴＩＮに相当し、又図６の前述の第５実施形態の出力回
路電源／テスト信号出力ピンＯＶＤＤ／ＴＯＵＴに相当
する。本実施形態の出力回路電源／テスト信号入力出力
ピンＯＶＤＤ／ＴＥＳＴは、まず通常動作モードでは、
第１実施形態の出力回路電源／テスト信号入力ピンＯＶ
ＤＤ／ＴＩＮ及び第５実施形態の出力回路電源／テスト
信号出力ピンＯＶＤＤ／ＴＯＵＴと同様、出力回路部分
５の電源供給に用いられる。又、本実施形態の出力回路
電源／テスト信号入力出力ピンＯＶＤＤ／ＴＥＳＴは、
テストモード時には、出力バッファ１３のバッファゲー
トＢＢによって内部回路部分３Ｂへ信号Ｓ４３を入力す
るために用いられ、この点で第１実施形態の出力回路電
源／テスト信号入力ピンＯＶＤＤ／ＴＩＮと類似してい
る。又、本実施形態ではテストモード時に、出力バッフ
ァ１３のトライステートバッファゲートＢＡ及びＯＲ論
理ゲートＧ２を、内部回路部分３Ｂの信号Ｓ４２を出力
するために用いる。又、この信号Ｓ４２の出力の有効／
無効は、内部回路分３Ｂが出力する信号Ｓ４１によって
制御される。
力出力ピンＯＶＤＤ／ＴＥＳＴは、図２の前述の第１実
施形態の出力回路電源／テスト信号入力ピンＯＶＤＤ／
ＴＩＮに相当し、又図６の前述の第５実施形態の出力回
路電源／テスト信号出力ピンＯＶＤＤ／ＴＯＵＴに相当
する。本実施形態の出力回路電源／テスト信号入力出力
ピンＯＶＤＤ／ＴＥＳＴは、まず通常動作モードでは、
第１実施形態の出力回路電源／テスト信号入力ピンＯＶ
ＤＤ／ＴＩＮ及び第５実施形態の出力回路電源／テスト
信号出力ピンＯＶＤＤ／ＴＯＵＴと同様、出力回路部分
５の電源供給に用いられる。又、本実施形態の出力回路
電源／テスト信号入力出力ピンＯＶＤＤ／ＴＥＳＴは、
テストモード時には、出力バッファ１３のバッファゲー
トＢＢによって内部回路部分３Ｂへ信号Ｓ４３を入力す
るために用いられ、この点で第１実施形態の出力回路電
源／テスト信号入力ピンＯＶＤＤ／ＴＩＮと類似してい
る。又、本実施形態ではテストモード時に、出力バッフ
ァ１３のトライステートバッファゲートＢＡ及びＯＲ論
理ゲートＧ２を、内部回路部分３Ｂの信号Ｓ４２を出力
するために用いる。又、この信号Ｓ４２の出力の有効／
無効は、内部回路分３Ｂが出力する信号Ｓ４１によって
制御される。
【００７２】以上説明した通り、本実施形態によれば、
テストモード時に双方向で信号を入力したり出力するピ
ンとして、通常動作モードで出力回路部分５の電源供給
に用いているピンを利用することができる。従って、本
実施形態についても、半導体集積回路のテスト等の特殊
状態ではない通常状態での半導体集積回路の性能低下を
抑えると共に、同時に、このような特殊状態で用いる信
号や、新たに追加する機能に用いる信号等に利用する、
半導体集積回路のパッケージに設けられるピンを削減
し、これによって、半導体集積回路のコスト削減等を図
ることができるという優れた効果をえることができる。
テストモード時に双方向で信号を入力したり出力するピ
ンとして、通常動作モードで出力回路部分５の電源供給
に用いているピンを利用することができる。従って、本
実施形態についても、半導体集積回路のテスト等の特殊
状態ではない通常状態での半導体集積回路の性能低下を
抑えると共に、同時に、このような特殊状態で用いる信
号や、新たに追加する機能に用いる信号等に利用する、
半導体集積回路のパッケージに設けられるピンを削減
し、これによって、半導体集積回路のコスト削減等を図
ることができるという優れた効果をえることができる。
【００７３】
【発明の効果】以上説明した通り、本発明によれば、半
導体集積回路のテスト等の特殊状態ではない通常状態で
の半導体集積回路の性能低下を抑えると共に、同時に、
このような特殊状態で用いる信号や、新たに追加する機
能に用いる信号等に利用する、半導体集積回路のパッケ
ージに設けられるピンを削減し、これによって、半導体
集積回路のコスト削減等を図ることができるという優れ
た効果を得ることができる。
導体集積回路のテスト等の特殊状態ではない通常状態で
の半導体集積回路の性能低下を抑えると共に、同時に、
このような特殊状態で用いる信号や、新たに追加する機
能に用いる信号等に利用する、半導体集積回路のパッケ
ージに設けられるピンを削減し、これによって、半導体
集積回路のコスト削減等を図ることができるという優れ
た効果を得ることができる。
【図１】従来のパッケージに設けられるピンを通常動作
モードでは電源供給にテストモードではテスト信号入力
に用いる半導体集積回路の要部の論理回路図
モードでは電源供給にテストモードではテスト信号入力
に用いる半導体集積回路の要部の論理回路図
【図２】本発明が適用された第１実施形態の半導体集積
回路の本発明適用部分を中心とした論理回路図
回路の本発明適用部分を中心とした論理回路図
【図３】本発明が適用された第２実施形態の半導体集積
回路の本発明適用部分を中心とした論理回路図
回路の本発明適用部分を中心とした論理回路図
【図４】本発明が適用された第３実施形態の半導体集積
回路の本発明適用部分を中心とした論理回路図
回路の本発明適用部分を中心とした論理回路図
【図５】本発明が適用された第４実施形態の半導体集積
回路の本発明適用部分を中心とした論理回路図
回路の本発明適用部分を中心とした論理回路図
【図６】本発明が適用された第５実施形態の半導体集積
回路の本発明適用部分を中心とした論理回路図
回路の本発明適用部分を中心とした論理回路図
【図７】本発明が適用された第６実施形態の半導体集積
回路の本発明適用部分を中心とした論理回路図
回路の本発明適用部分を中心とした論理回路図
３、３Ａ、３Ｂ…内部回路部分
５、５Ａ、５Ｂ、６…出力回路部分
１２、１３…出力バッファ
１６…電源／テストピン
２０…保護回路
２２…スイッチ回路
２４…電源ライン
２６…ゲート回路
ＴＰ１、ＴＰ２…ＰチャネルＭＯＳトランジスタ
ＴＮ１、ＴＮ２…ＮチャネルＭＯＳトランジスタ
Ｇ１…ＯＲ論理ゲート
Ｇ２…ＡＮＤ論理ゲート
Ｉ１…バッファゲート
Ｄ１…ダイオード
Ｂ１、ＢＡ…トライステートバッファゲート
ＢＢ…バッファゲート
ＶＤＤ…電源（あるいは内部回路部分の電源）
ＯＶＤＤ…電源（出力回路部分のもの）
ＧＮＤ…グランド（あるいは内部回路部分のグランド）
ＯＧＮＤ…グランド（出力回路部分のもの）
Φ…テストモード入力ピン
ＯＶＤＤ／ＴＩＮ…出力回路電源／テスト信号入力ピン
ＯＧＮＤ／ＴＩＮ…出力回路グランド／テスト信号入力
ピン ＯＶＤＤ／ＴＯＵＴ…出力回路電源／テスト信号出力ピ
ン ＯＶＤＤ／ＴＥＳＴ…出力回路電源／テスト信号入出力
ピン Ｕ…出力ピン
ピン ＯＶＤＤ／ＴＯＵＴ…出力回路電源／テスト信号出力ピ
ン ＯＶＤＤ／ＴＥＳＴ…出力回路電源／テスト信号入出力
ピン Ｕ…出力ピン
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 27/04
Claims (4)
- 【請求項１】外部へ出力する信号を駆動するための出力
バッファの電源供給経路が接続される、パッケージに設
けられた電源ピンあるいはグランドピンの少なくとも一
部が、内部回路部分の電源供給経路に対して独立して設
けられた半導体集積回路において、 これら独立した電源ピンあるいはグランドピンの少なく
とも一部を、通常動作モードではないテストモードで、
前記内部回路に対する信号入出力ピンとして用いるよう
にしたことを特徴とする半導体集積回路。 - 【請求項２】請求項１において、前記信号入出力ピンと
して用いられる電源ピンあるいはグランドピンが電源供
給経路となる出力バッファを、通常動作モードではない
テストモードで、前記内部回路からの信号の出力端子と
して用いるようにしたことを特徴とする半導体集積回
路。 - 【請求項３】請求項１又は２において、 前記出力バッファが、通常動作モードで内部信号に従っ
て、Ｈ状態を出力する場合には出力駆動のＰチャネルＭ
ＯＳトランジスタがオン状態となり、一方、Ｌ状態を出
力する場合には出力駆動のＮチャネルＭＯＳトランジス
タがオン状態となるＣＭＯＳ論理ゲートであり、 又、通常動作モードではないテストモードであるか否か
の信号を入力するテストモード入力ピンを備え、前記 テストモードの場合には、前記ＣＭＯＳ論理ゲート
の前記ＰチャネルＭＯＳトランジスタ又は前記Ｎチャネ
ルＭＯＳトランジスタの一方を、前記内部信号にかかわ
らず常時オフ状態とする電源供給停止回路を備え、前記 テストモードの場合は、前記ＣＭＯＳ論理ゲートを
用いた出力バッファの出力をオープンドレイン方式とす
るようにしたことを特徴とする半導体集積回路。 - 【請求項４】請求項３において、前記 テストモードの場合に、前記内部信号にかかわらず
常時オフ状態とされる、前記ＣＭＯＳ論理ゲートの前記
ＰチャネルＭＯＳトランジスタ又は前記ＮチャネルＭＯ
Ｓトランジスタの動作を補うための、他経路から電源が
供給されるＭＯＳトランジスタを備えるようにしたこと
を特徴とする半導体集積回路。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32575595A JP3491719B2 (ja) | 1995-12-14 | 1995-12-14 | 半導体集積回路 |
| US08/766,341 US5936423A (en) | 1995-12-14 | 1996-12-16 | Semiconductor IC with an output circuit power supply used as a signal input/output terminal |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32575595A JP3491719B2 (ja) | 1995-12-14 | 1995-12-14 | 半導体集積回路 |
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Family
ID=18180280
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32575595A Expired - Fee Related JP3491719B2 (ja) | 1995-12-14 | 1995-12-14 | 半導体集積回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5936423A (ja) |
| JP (1) | JP3491719B2 (ja) |
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| US6346827B1 (en) | 1998-09-09 | 2002-02-12 | Altera Corporation | Programmable logic device input/output circuit configurable as reference voltage input circuit |
| US6472903B1 (en) | 1999-01-08 | 2002-10-29 | Altera Corporation | Programmable logic device input/output architecture with power bus segmentation for multiple I/O standards |
| DE19936606C1 (de) | 1999-08-04 | 2000-10-26 | Siemens Ag | Schaltungsanordnung zur Spannungsversorgung einer integrierten Schaltung über ein Pad mit Konfiguriermöglichkeit der integrierten Schaltung |
| US6831480B1 (en) | 2003-01-07 | 2004-12-14 | Altera Corporation | Programmable logic device multispeed I/O circuitry |
| US7307446B1 (en) | 2003-01-07 | 2007-12-11 | Altera Corporation | Integrated circuit output driver circuitry with programmable preemphasis |
| US6940302B1 (en) | 2003-01-07 | 2005-09-06 | Altera Corporation | Integrated circuit output driver circuitry with programmable preemphasis |
| CN100370614C (zh) * | 2003-03-31 | 2008-02-20 | 富士通株式会社 | 半导体集成电路装置及半导体集成电路装置的控制方法 |
| US7598779B1 (en) | 2004-10-08 | 2009-10-06 | Altera Corporation | Dual-mode LVDS/CML transmitter methods and apparatus |
| US7365570B2 (en) * | 2005-05-25 | 2008-04-29 | Micron Technology, Inc. | Pseudo-differential output driver with high immunity to noise and jitter |
| US7265587B1 (en) | 2005-07-26 | 2007-09-04 | Altera Corporation | LVDS output buffer pre-emphasis methods and apparatus |
| EP1776000A3 (en) * | 2005-10-12 | 2008-05-28 | Int Rectifier Corp | 8-leg integrated circuit for electronic ballast with power factor correction |
| US7953162B2 (en) * | 2006-11-17 | 2011-05-31 | Intersil Americas Inc. | Use of differential pair as single-ended data paths to transport low speed data |
| JP5116381B2 (ja) * | 2007-07-03 | 2013-01-09 | ルネサスエレクトロニクス株式会社 | テスト回路 |
| US7733118B2 (en) * | 2008-03-06 | 2010-06-08 | Micron Technology, Inc. | Devices and methods for driving a signal off an integrated circuit |
| US20130049843A1 (en) * | 2011-08-26 | 2013-02-28 | Mari Curbelo Alvaro Jorge | Reverse conduction mode self turn-off gate driver |
| CN104866401B (zh) * | 2015-05-29 | 2018-11-27 | 福州瑞芯微电子股份有限公司 | 片内信号获取方法及装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4996453A (en) * | 1989-07-28 | 1991-02-26 | Dallas Semiconductor | Power down circuit for low-power circuit with dual supply voltages |
| JPH04152714A (ja) * | 1990-10-16 | 1992-05-26 | Mitsubishi Electric Corp | Ｃｍｏｓゲートアレイ |
| US5221865A (en) * | 1991-06-21 | 1993-06-22 | Crosspoint Solutions, Inc. | Programmable input/output buffer circuit with test capability |
| JPH0677330A (ja) * | 1992-08-28 | 1994-03-18 | Kawasaki Steel Corp | 半導体集積回路 |
| US5585740A (en) * | 1993-12-10 | 1996-12-17 | Ncr Corporation | CMOS low output voltage bus driver with controlled clamps |
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- 1995-12-14 JP JP32575595A patent/JP3491719B2/ja not_active Expired - Fee Related
-
1996
- 1996-12-16 US US08/766,341 patent/US5936423A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09167828A (ja) | 1997-06-24 |
| US5936423A (en) | 1999-08-10 |
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